KR101420289B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 P형 산화물 반도체막이 적용된 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명은 반도체 소자에 있어서, 구리 금속이 함유된 일산화구리산화물; 주석 금속이 함유된 일산화주석산화물; 구리 및 주석 합금이 함유된 구리주석산화물; 및 니켈 주석 합금이 함유된 니켈주석산화물로 이루어진 군으로부터 선택된 적어도 하나의 P형 산화막을 기반으로 하는 P형 산화막을 포함한다.
본 발명에 따르면, P형 산화막을 이용하여 투명 또는 불투명 소자들을 용이하게 개발할 수 있다. 또한, 본 발명에 따르면 저온 공정이 가능한 산화막을 반도체 소자에 적용하므로, 제조 공정이 간단하고, 제조 단가가 낮다는 장점이 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, P형 산화막이 적용된 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명은 지식경제부의 정보통신산업원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호:2006-S-079-04, 과제명: 투명전자소자를 이용한 스마트 창].
최근 산화물이 다양한 분야에 적용되어 사용되고 있다. 산화물은 전자 또는 광전자 분야에서 투명 전도성 산화물(TCO)로 사용되거나, 광전자, 광학 소자들의 반사 방지 코팅막으로서 이용되고 있다. 이와 같은 산화물은 상온에서의 공정이 가능하다는 장점이 있다.
산화물 재료들을 이용한 능동형 N형 산화물 반도체 소자에 대해 H. Hosono의 연구가 처음 발표된 이래, 저온 또는 고온 공정으로 연구 영역이 확대되었으며, 나아가 비정질 상태의 능동형 N형 산화물 반도체 소자 또한 구현되었다.
그러나, 종래의 기술은 발광다이오드소자 또는 전계 발광소자와 같은 이종접합소자에 산화물 반도체를 적용하는데 제한되어 있으며, 액티브 매트릭스 구동, CMOS, 또는 저전압/고전압에서 구동되는 여러 논리소자에 P형 산화물 반도체를 적용하기 위한 기술에 대해서는 거의 알려진 바가 없다.
종래에 고온에서 처리된 SnO를 이용한 P형 산화물이 알려진바 있지만, 해당 P형 산화물에는 금속 주석이 함유되어 있지 않을 뿐만 아니라, 약 575℃의 고온에서 공정이 수행되기 때문에 공정 초반부터 다결정의 막 구조로 변한다는 문제점이 있다.
또한, P형 박막 트랜지스터의 채널막으로 일산화구리를 사용하는 방안이 제시되었으나, 해당 채널막이 600℃ 이상의 고온에서 처리되기 때문에 막 구조가 항상 다결정 형태를 갖게되는 문제점이 있다. 뿐만 아니라, 해당 채널막 내에 함유된 금속 구리가 존재하는지 여부가 밝혀지지 않았다.
이 밖에도 NiO를 P형 물질로 사용하여 P-N 접합 소자를 제조하는 방안이 제시되었으나, 고온에서 공정이 진행되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로서, 금속이 함유된 일 산화물을 기반으로 하는 P형 산화물 반도체막을 포함하는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 반도체 소자에 있어서, 구리 금속이 함유된 일산화구리산화막; 주석 금속이 함유된 일산화주석산화막; 구리 및 주석 합금이 함유된 구리주석산화막; 및 니켈 주석 합금이 함유된 니켈주석산화막으로 이루어진 군으로부터 선택된 적어도 하나의 P형 산화막을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 소자 제조 방법에 있어서, 기판상에, 구리 금속이 함유된 일산화구리산화막, 주석 금속이 함유된 일산화주석산화막, 구리 및 주석 합금이 함유된 구리주석산화막 및 니켈 주석 합금이 함유된 니켈주석산화막으로 이루어진 군으로부터 선택된 적어도 하나의 산화막을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 금속을 함유하는 P형 산화막을 채널막, 전극 등으로 이용하는 반도체 소자 및 그 제조 방법을 제공할 수 있다. 특히, 구리 금속이 함유된 일산화구리산화물; 주석 금속이 함유된 일산화주석산화물; 구리 및 주석 합금이 함유된 구리주석산화물; 및 니켈 주석 합금이 함유된 니켈주석산화물로 이루어진 군으로부터 선택된 적어도 하나의 산화물을 기반으로 하는 P형 산화막을 적용한 반도체 소자 및 그 제조 방법을 제공할 수 있다.
이와 같이 P형 특성을 갖는 무기물을 이용하는 경우, OLED 소자의 능동 구동에 유리하다는 장점이 있다. 또한, P형 금속 산화막을 이용하여 투명 또는 불투명 소자들을 용이하게 개발할 수 있다. 예를 들어, 본 발명에 따른 P형 산화막을 이용하면 투명 C-MOS 소자 제조가 가능하다.
또한, 본 발명에 따르면 저온 공정에 의해 반도체 소자를 제조하므로, 제조 공정이 간단하고, 제조 단가가 낮다는 장점이 있다. 특히, 상온 등의 저온에서도 공정이 가능하므로 고분자나 종이처럼 가격이 저렴하고 플렉서블한 기판을 사용할 수 있다는 장점이 있다. 따라서, 저온에서 저가의 공정 기술을 이용한 간단한 제조 공정에 의해 대면적의 제품을 생산할 수 있으며, 이를 통해 산화물만을 이용하여 저온 공정에서 제조 가능한 다양한 신소자들의 개발에 일조할 수 있다.
또한, 본 발명에 따른 P형 산화막은 기존의 전자, 광전자, 반도체 산업에서 사용되는 제조 기술, 예를 들어, RF 및 DC 스퍼터, 대면적 음극 스퍼터링, 저항 방식 또는 전자빔을 이용한 열증착 방식, 플라즈마 인핸스드 화학기상증착법(PECVD), 솔-젤(sol-gel) 방식, 잉크 젯 프린팅 기술을 사용하여 제조될 수 있으므로, 관련 R&D에 별도로 투자가 필요하지 않다는 장점이 있다.
본 발명의 결과물들을 활용하여 제작되는 소자들과 집적회로들은 전자, 반도체, 평판 디스플레이, 논리 회로, 기기 및 센서, 의료 및 바이오, 광전자, 마이크로/나노전자 산업 등에 적용 가능하다. 또한, 본 발명에 기반한 소자들은 스위치나 증폭기 같은 전계효과 소자를 이용하는 전자사업 전반에 즉시 적용이 가능한데, 정보지향회로(드라이버), 디스플레이, 논리회로(인버터 논리 게이트, AND-OR형 논리 게이트, NAND- NOR형 논리 게이트), 링 발진기, 쉬프트 레지스터, RFID, 스마트 라벨, 보안용 투명 전자기기 및 센서를 포함한 스마트 기기, 이종접합소자(MIS 다이오드), CMOS 소자, 기기 제작 산업, 의료 및/또는 식품산업(의료 부품, 제어회로 및 신호회로 스위칭), 국방산업(스텔스, 투명 디스플레이), 태양 전지, 바이오텍, 나노전자소자 등에 적용 가능하다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 구조를 나타내는 단면도
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 비대칭 CMOS 소자의 구성을 나타내는 도면
도 3은 본 발명의 일 실시예에 따른 스테거드 방식의 박막 트랜지스터의 구조를 나타내는 단면도
도 4는 본 발명의 일 실시예에 따른 비스테거드 비대칭 박막 트랜지스터의 구조를 나타내는 단면도
도 5는 본 발명의 일 실시예에 따른 스테거드 비대칭 박막 트랜지스터의 구조를 나타내는 단면도
도 6은 본 발명의 일 실시예에 따른 링 발진기의 구성을 나타내는 회로도
도 7은 본 발명의 일 실시예에 따른 P-N 접합 소자의 구조를 나타내는 단면도
도 8은 MIS 다이오드 소자의 구조를 나타내는 단면도
도 9a는 저항방식 열 증착기의 동작을 나타내는 도면
도 9b는 전자빔(e-beam) 방식 열 증착기의 동작을 나타내는 도면
도 9c는 스퍼터링 장치의 동작을 나타내는 도면
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 구리 금속이 함유된 일산화구리산화막[(OCu2)x+(Cu1-2)y, 0.05≤x<1 및 0.01≤y≤0.9]을 P형 산화물 박막 트랜지스터에 적용한 경우의 특성을 나타내는 그래프
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 주석 금속이 함유된 일산화주석산화물 [(OSn)z+(Sn1-2)w, 0.05≤z<1 및 0.01≤w≤0.9]을 P형 산화물 박막 트랜지스터에 적용한 경우의 특성을 나타내는 그래프
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 주석 금속이 함유된 일산화주석산화물 [(OSn)z+(Sn1-2)w, 0.05≤z<1 및 0.01≤w≤0.9]을 P형 산화물 박막 트랜지스터에 적용한 경우의 특성을 나타내는 그래프
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 구조를 나타내는 단면도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자(10)는 기판(11)상에 형성된 P형 산화막(12)을 포함한다. 여기서, P형 산화막은 이원계, 삼원계, 사원계와 같은 다조성 금속 산화물이 금속 또는 합금을 함유하여 P형 반도체 특성을 갖게 된 것으로서, 특히, 구리, 주석, 니켈 또는 이들 합금이 함유된 일산화산화물로 이루어질 수 있다.
기판(11)은 반도체 소자의 용도에 따라 절연체, 도전체 또는 반도체 기판일 수 있다. 예를 들어, 절연체 기판은 유리, 고분자, 셀룰로우스 종이 또는 바이오-유기 종이로 이루어질 수 있고, 도전체 기판은 스텐레스 스틸 또는 몰리브데늄으로 이루어질 수 있고, 반도체 기판은 단결정/다결정 실리콘 또는 산화물로 이루어질 수 있다. 여기서, 셀룰로우스 종이나 바이오-유기 종이는 기판이면서 동시에 절연막으로서의 역할을 수행할 수 있다.
또한, 기판(11)은 반도체 소자의 용도에 따라, 플렉서블(flexible) 기판 또는 논플랙서블(nonflexible) 기판일 수 있다. 예를 들어, 플렉서블 기판은 셀룰로오스 종이일 수 있고, 논플렉서블 기판은 유리, 실리콘, 고분자, 금속, 금속박(metal foil)으로 이루어질 수 있다. 여기서, 금속박은 표면에 절연체가 코팅된 것일 수 있다.
P형 산화막은 구리 금속이 함유된 일산화구리산화물, 주석 금속이 함유된 일산화주석산화물, 구리 및 주석 합금이 함유된 구리주석산화물, 및 니켈 주석 합금이 함유된 니켈주석산화물로 이루어진 군으로부터 선택된 적어도 하나의 산화물을 기반으로 한다.
여기서, 일산화구리산화물은 화학식 (OCu2)x+(Cu1 -2)y를 갖고 x 및 y는 0.05≤x<1, 0.01≤y≤0.9인 것이 바람직하고, 일산화주석산화물은 화학식 (OSn)z+(Sn1 -2)w를 갖고 z 및 w는 0.05≤z<1 및 0.01≤w≤0.9인 것이 바람직하고, 구리주석산화물은 화학식 (O-Cu-Sn)a+(Cuα-Snβ)b를 갖고 α 및 β는 0<α<2 및 0<β<2이고 a 및 b는 0.05≤a<1 및 0.01≤b≤0.9인 것이 바람직하며, 니켈주석산화물은 화학식 (O-Ni)a+(Niα-Snβ)b를 갖고 α 및 상 β는 0<α<2 및 0<β<2이고 a 및 상기 b는 0.05≤a<1 및 0.01≤b≤0.9인 것이 바람직하다.
위와 같은 조성을 갖는 P형 산화막은 조성 및 금속 함유물에 따라 비정질, 나노결정질 또는 다결정질 구조를 가지며, 화학량적 또는 비화학량적 조성을 갖는다. 원하는 구조의 P형 산화막을 형성하기 위해, 증착 공정시 자외선 또는 오존을 조사할 수 있다.
P형 산화막은 산소 함량에 따라 부도체, 도체 또는 반도체의 특성을 가질 수 있다. 예를 들어, 물리기상증착(PVD) 방식 또는 화학기상증착(CVD) 방식으로 P형 산화막을 형성하는 경우, 증착 공정시 산소 분압을 조절하여 P형 산화물의 전기 전도도를 조절할 수 있다. 또한, P형 산화막은 10-14 S/cm 내지 105 S/cm의 전기 전도도를 갖는 것이 바람직하다. 예를 들어, 전도도가 높은 P형 산화막은 수동 소자에 적용되어 오믹 콘택(에 사용될 수 있으며, 이때, p형 산화막의 투명도 변화 또한 가능하다. 또한, 전기전도도가 10-6S/cm 이하인 P형 산화막은 전자 또는 정공의 차단막(blocking layer)으로 사용될 수 있다.
P형 산화막의 비저항 값은 P형 산화막 형성시의 산소 분압에 따라 조절될 수 있다. 예를 들어, 박막 트랜지스터의 채널막으로서 P형 산화막을 형성하는 경우에는 1011 내지 100 Ωcm의 비저항 값을 갖는 것이 바람직하며, 박막 트랜지스터의 게이트 전극, 소스 및 드레인 전극으로 P형 산화막을 형성하는 경우에는 100 ~ 10-6 Ωcm의 비저항 값을 갖는 것이 바람직하다. 또한, 전기 저항이 큰 P형 산화막은 절연재로 사용될 수 있다.
P형 산화막의 두께는 적용되는 소자의 용도에 따라 조절될 수 있다. 예를 들어, 박막 트랜지스터의 채널막으로 사용될 경우에는 0.5nm 내지 100000nm의 두께로 형성되는 것이 바람직하며, 박막 트랜지스터의 게이트 전극, 소스 및 드레인 전극으로 사용될 경우에는 2nm 내지 1000000nm의 두께로 형성되는 것이 바람직하다.
P형 산화막 제조시, 필요에 따라 정공 캐리어 또는 정공 반송자를 제어하기 위한 불순물을 첨가할 수 있다. 예를 들어, P형 산화막의 전기전도도, 자유정공 개수를 정밀하기 제어하기 위하여, 지르코늄 또는 질소와 같은 불순물을 첨가할 수 있으며, 불순물은 전체 조성의 0.2%로 첨가되는 것이 바람직하다. 또한, 필요에 따라 기본 조성 상의 한가지 또는 두가지 원소를 대체할 수 있다. 즉, P형 산화막의 기본 조성 원소 중 한가지 내지 두가지를 불순물로 대체할 수 있다.
P형 산화막의 제조 공정은 상온 또는 200℃ 이하의 온도에서 수행되며, 필요에 따라 각 막을 형성한 후에 또는 소자의 제조 후에 250℃ 이하의 온도로 열처리 될 수 있다.
P형 산화막들은 주어진 조성에 1% 이내의 불순물을 더 포함할 수 있다. 이와 같이, P형 산화막에 불순물을 첨가하여 P형 산화막의 전자 결핍도를 제어할 수 있으며, 이를 통해, P형 산화막의 투명도를 조절할 수 있다. 따라서, 투명한 전도성 P형 산화막을 형성할 수 있으며, 이를 이용하여 투명 P형 전극으로 사용할 수 있다.
예를 들어, 105Pa 내지 10-6Pa의 압력에서 아르곤 가스 분위기에서 P형 산화막을 형성할 수 있다. 이때, 아르곤 가스의 분압은 10Pa 내지 10-5Pa 인 것이 바람직하다. 또한, 산소, 질소 또는 불소를 첨가할 수 있는데, 불소 첨가시 그 함량은 산소의 0.00 내지 0.99%인 것이 바람직하다. 증착 장치의 파워, 즉, 공정 에너지 함수는 0.1 W/cm2 내지 20 W/cm2의 공정 에너지의 함수인 것이 바람직하며, 소스와 기판 사이의 거리는 2cm 내지 50cm인 것이 바람직하다. 또한, P형 산화막을 형성한 후에, 50℃ 내지 250℃의 온도에서 20분 내지 6시간 동안 어닐링 공정을 수행할 수 있다.
이와 같이, 본 발명은 산화물들이 금속 또는 합금을 함유하도록 형성함으로써, 산화막이 p형 반도체 특성을 갖도록 한다. 반도체 특성을 갖는 P형 산화막은 수동 소자에 적용되어 오믹 콘택(ohmic contact)을 형성하거나, 박막 트랜지스터, CMOS 소자, P-N 접합소자, MIS 접합 소자, 발광 다이오드 소자, 광학 센서 등과 같은 능동 소자에 적용되어 P형 능동 채널막, P형 반도체막, 게이트 전극, 소스 및 드레인 전극 등으로 사용될 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 소자(10)는 기판(11)과 P형 산화막(13) 사이에 개재된 매칭막(matching layer;120)을 더 포함할 수 있다. 예를 들어, P형 산화막(13)이 채널막으로서 사용되는 경우, 게이트 절연막(미도시됨)과 채널막 사이에 매칭막(12)을 개재시킴으로써, 게이트 절연막과 채널막 간의 계면 특성을 향상시킴으로써, P형 트랜지스터의 특성을 향상시킬 수 있다. 매칭막(12)은 탄탈륨 펜톡사이드(Ta pentoxide)로 형성될 수 있으며, 매칭막(12)의 두께는 1nm 내지 1000nm인 것이 바람직하다.
또한, 본 발명의 일 실시예에 따른 반도체 소자(10)는 P형 산화막(13)의 상부에 형성된 보호막(14)을 더 포함할 수 있다. 보호막(14)은 후속 공정시 P형 산화막(13)의 특성 열화를 방지하기 위한 것으로서, SU-8, 고분자, 불화마그네슘, 산화규소 또는 질화규소를 포함하는 절연막으로 형성될 수 있다. 보호막(14)의 두께는 20μm 이하인 것이 바람직하다.
도 2a 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 구조를 나타내는 단면도이다. 본 발명의 P형 산화막은 액티브 매트릭스 구동, CMOS, 또는 저전압/고전압에서 구동되는 여러 논리소자에 적용될 수 있으며, 본 실시예에서는 트랜지스터 또는 다이오드에 P형 산화물을 적용한 경우를 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 비대칭 CMOS 소자의 구성을 나타내는 도면으로서, 도 2a는 단면도를 나타내고, 도 2b는 회로도를 나타내며, 도 2c는 비대칭 CMOS 소자를 이용한 NAND 논리게이트를 나타낸다.
도 2a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비대칭 CMOS 소자(20)는 P형 트랜지스터(①) 및 N형 트랜지스터(②)를 포함한다. 여기서, 및 N형 트랜지스터(②)는 증가형 모드로 동작하고, P형 트랜지스터(①)는 증가형 모드(CMOS 소자에 적용되는 경우) 또는 공핍형 모드(인버터 소자에 적용되는 경우)로 동작할 수 있다. 공핍형 모드로 동작하는 경우, P형 트랜지스터(①)는 동적인 전하로 동작된다.
이와 같은 회로 구조에 따르면, P형 트랜지스터(①) 및 N형 트랜지스터(②)가 동시에 온(ON)되지 않으므로, 디지털 회로나 논리 게이트에 적용될 수 있다. 즉, P형 트랜지스터(①) 및 N형 트랜지스터(②)에 전기장 또는 전압 신호가 공통으로 인가되더라도, P형 트랜지스터(①) 및 N형 트랜지스터(②)는 동시에 턴온되지 않는다. 따라서, 본 발명의 일 실시예에 따른 P형 트랜지스터(①) 및 N형 트랜지스터(②)는 CMOS 소자의 스위칭 키 모드 또는 증폭 모드로 활용될 수 있다.
P형 트랜지스터(①) 및 N형 트랜지스터(②)는 기판(21) 상에 차례로 형성된 게이트 전극(22), 게이트 절연막(23), 매칭막(24) 및 채널막(25,30)을 구비하며, 게이트 전극(22), 게이트 절연막(23), 매칭막(24) 및 채널막(25,30)의 측벽에 형성된 절연막(26)을 구비한다. 또한, 채널막(25,30)의 양 끝단과 접하는 소스 및 드레인 전극(27)을 구비한다. 또한, 소스 및 드레인 전극(27)과 게이트 전극(22), 게이트 절연막(23) 및 채널막(25,30) 간에는 절연막(26)이 개재된다. 또한, 소스 및 드레인 전극(27)의 상부에 외부 금속 콘택을 위한 콘택플러그(28)가 구비될 수 있으며, 전체 구조 상에 보호막(29)이 구비된다.
여기서, 게이트 전극(22)은 금속막이거나, IZO(Indium Zinc Oxide), GZO(Galliu, Zinc Oxide), AZO(Aluminum Zinc Oxide)와 같은 고전도성 산화물일 수 있다.
게이트 절연막(23)은 이산화규소, 알루미나, 하프니아 또는 질화규소를 포함할 수 있으며, 천연 셀룰로오스, 천연 또는 혼합 재료로 만들어진 셀룰로오스 박막 또는 바이오-유기 종이일 수 있다.
매칭막(24)은 TaxOy일 수 있다. 매칭막(24)은 200000nm 이하의 두께를 갖는 것이 바람직하며, 전기 저항이 높은 치밀한 구조의 절연막인 것이 바람직하다.
소스 및 드레인 전극(27)은 전기 전도도가 상당히 높은 금속으로, 채널막(25,30)에 비해 전기 전도도가 약 1000배 이상 높은 물질로 이루어지는 것이 바람직하다. 예를 들어, 소스 및 드레인 전극(27)은 IZO(Indium Zinc Oxide), ZGO(Zinc Gallium Oxide) 또는 AZO(aluminum zinc oxide)일 수 있다. 소스 전극과 드레인 전극 사이에 채널 영역이 구비되는데, 소스 전극과 드레인 전극 간의 간격은 1nm 내지 100000μm인 것이 바람직하다. 또한, 소스 및 드레인 전극(27)의 두께는 2nm 내지 200μm인 것이 바람직하다.
보호막(29)은 Su-8같은 고분자, MgFx 또는 질화규소를 포함하는 것이 바람직하다. 보호막(29)은 200000nm 이하의 두께를 갖는 것이 바람직하며, 전기 저항이 높은 치밀한 구조의 절연막인 것이 바람직하다.
여기서, P형 트랜지스터(①)는 채널막(30)으로서 본 발명의 일 실시예에 따른 P형 산화막을 구비한다. 또한, N형 트랜지스터(②)는 채널막(25)으로서 N형의 GSZO 또는 AZTO와 같은 무기물 또는 유기물을 포함하는 막을 구비한다. 예를 들어, N형 트랜지스터(②)의 채널막(250)은 인이 도핑된 규소나 갈륨비소와 같은 N형 반도체막 또는 N형 반도체 산화막일 수 있다.
이와 같은 채널막(25,30)을 구비한 트랜지스터(①②)는 증가형 또는 공핍형 모드로 동작한다. 즉, 드레인-소스 전압을 가하지 않으면 게이트 전압에 관계없이 소자를 통해 전류가 흐르지 않거나, 소자에 게이트 전압을 가하면 드레인-소스 바이어스 전압이 가해지지 않아도 드레인-소스 간에 전류가 흐른다.
여기서, P형 트랜지스터(①)의 채널막(30)과 N형 트랜지스터(②)의 채널막(25)은 2nm 내지 1000000μm 이격되는 것이 바람직하며, 특히, 10nm 내지 900μm 이격된 것이 더욱 바람직하다.
도 2b 및 도 2c에 도시된 바와 같이, P형 트랜지스터(①) 및 N형 트랜지스터(②)에 입력 신호단(33) 및 출력 신호단(34)이 연결된다. 또한, P형 트랜지스터(①)의 드레인 전극(27)에 바이어스 전압단(36)이 연결되고, N형 트랜지스터의 드레인 전극(27)에 기준 전압 또는 접지 전압(35)이 연결된다. 본 도면에서 도면 부호 '37'은 논리 게이트의 입력단 2를 나타낸다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 P형 전계 효과 트랜지스터의 단면을 나타내는 도면으로서, 특히, 본 발명의 일 실시예에 따른 P형 산화막을 채널막으로서 포함하는 P형 전계 효과 트랜지스터를 나타낸다.
P형 전계 효과 트랜지스터는 온(ON) 상태에서 오프(OFF) 상태로 스위칭하거나, 전기 및 전자 신호를 증폭하기 위해 사용될 수 있다. 스위칭 및 증폭 기능 모두 게이트 절연막의 단위 면적 당 전하 용량에 좌우되며, 동작 전압은 0V 내지 -25V인 것이 바람직하다.
이하, 본 발명의 일 실시예에 따른 P형 전계 효과 트랜지스터의 구조 및 제조 방법에 대해 살펴보도록 한다.
도 3은 본 발명의 일 실시예에 따른 스테거드 방식의 박막 트랜지스터의 구조를 나타내는 단면도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 스테거드 방식의 박막 트랜지스터(40)는 기판(41) 상에 차례로 형성된 채널막(45), 매칭막(44) 및 콘택플러그(47)를 구비하며, 채널막(45) 및 매칭막(44)의 측벽과 접하는 소스 및 드레인 전극(46)을 구비한다. 또한, 소스 및 드레인 전극(46)의 측벽 및 상부 일부를 덮는 절연막(43)을 구비하며, 소스 및 드레인 전극(46)과 접하는 게이트 전극(42)을 구비한다. 또한, 게이트 전극(42) 사이에 노출된 콘택플러그(47), 매치막(44) 등을 덮기 위한 보호막(48)이 구비된다.
스테거드 방식의 박막 트랜지스터(40)의 제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 기판(41)상에 소스 및 드레인 전극(46)을 형성한다. 여기서, 소스 및 드레인 전극(46)은 리소그라피 방식 또는 리프트-오프 방식에 의해 형성될 수 있다. 이어서, 소스 전극과 드레인 전극의 사이의 채널 영역에 소스 및 드레인 전극(46)과 접하도록 채널막(45)을 형성한 후, 채널막(45)상에 매칭막(44)을 형성한다. 이어서, 소스 및 드레인 전극(46)의 측벽 및 상부 일부에 절연막(43)을 형성한 후, 게이트 절연막(43) 및 소스 및 드레인 전극(46)을 덮도록 게이트 전극(42)을 형성한다. 이어서, 매칭막(44) 상에 콘택플러그(47)를 형성한 후, 게이트 전극(42) 사이에 노출된 콘택플러그(47), 매칭막(44) 등을 덮도록 보호막(48)을 형성한다. 이어서, 본 도면에는 도시되지 않았으나, 콘택플러그(47)의 표면을 노출시키도록 보호막(48)을 식각한다. 또한, 필요에 따라 어닐링 공정을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 비스테거드 비대칭 박막 트랜지스터의 구조를 나타내는 단면도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 비스테거드 비대칭 박막 트랜지스터(50)는 기판(51) 상에 차례로 형성된 게이트 전극(52), 게이트 절연막(53), 매칭막(54) 및 채널막(55)을 구비하며, 게이트 전극(52), 게이트 절연막(53), 매칭막(54) 및 채널막(55)의 측벽에 절연막(56)을 구비한다. 또한, 채널막(55)의 양 끝단과 접하는 소스 및 드레인 전극(57)을 구비한다. 또한, 소스 및 드레인 전극(57)의 상부에 외부 금속 콘택을 위한 콘택플러그(58)가 구비될 수 있으며, 전체 구조 상에 보호막(59)이 구비된다.
비스테거드 비대칭 박막 트랜지스터(50)의 제조 방법을 간단히 살펴보면 다음과 같다.
먼저, 기판(51)을 준비한 후, 기판(51) 상에 게이트 전극용 도전막을 형성한다. 예를 들어, 유리 기판을 이용하는 경우, ITO 또는 IZO 같은 전도성 산화물, 또는 금과 같은 금속으로 게이트 전극용 도전막을 형성한다. 이어서, 리프트-오프 (lift-off) 등의 기술을 이용하여 게이트 전극용 도전막을 식각하여 게이트 전극(52)을 형성한다. 이때, 요구되는 게이트 전극의 치수 및 형상을 고려하고, 인접한 게이트 전극(52)들이 충분히 이격되고, 패드 콘택이 잘되도록 게이트 전극(52)을 형성한다. 게이트 전극(52) 형성 공정은 100℃ 이하에서 수행되는 것이 바람직하다.
여기서, 게이트 전극(52)은 본 발명의 일 실시예에 따른 P형 산화막으로 형성될 수 있는데, 이러한 경우, 채널막(55)에 비해 낮은 비저항 값을 갖는 P형 산화막을 이용하는 것이 바람직하며, 예를 들어, 100 내지 10-6 Ωcm의 비저항 값을 갖도록 공정 조건을 조절하는 것이 바람직하다. 물론, 이 밖에도, 게이트 전극(52)은 금, 티타늄, 알루미늄, 크롬, 구리, 니켈, 은 또는 그들의 합금으로 형성되거나, 그들의 적층형으로 형성될 수 있다. 또한, 인듐 아연 산화물, 알루미늄 아연 산화물, 갈륨 아연 산화물, 주석 아연 산화물, 인듐 주석 아연 산화물, 주석 산화물로 형성되거나, 이들에 불소 또는 다른 첨가물을 도핑하여 형성될 수 있다. 또한, PEDOT와 같은 고전도성 분자를 포함하도록 게이트 전극(52)을 형성할 수 있다.
이어서, 게이트 전극(52)상에 게이트 절연막(53)을 형성한다. 예를 들어, 게이트 절연막(53)은 산화규소 또는 질화규소와 같은 무기재료, PMMA(Polymethyl Methacrylate), POMA(poly(ortho-methoxyaniline)), 마일라와 같은 유기재료; 탄탈륨 산화물, 하프니아, 지르코니아, 이트리아, 알루미나와 같은 물질들의 단층 또는 다층 적층구조, 하프니아/탄탈륨산화물, 알루미나/탄탈륨산화물, 하프니아/알루미나 복합재료, 이산화규소/탄탈륨펜톡사이드, 탄탈륨산화물/이트리아, 알루미나/티타늄산화물 복합재료로 형성될 수 있다.
여기서, 게이트 절연막(53)의 두께는 10nm 내지 2000nm인 것이 바람직하며, 게이트 절연막(53)의 형성 공정은 200℃에서 수행되는 것이 바람직하다. 또한, 누설 전류를 최소화하기 위해 막질이 최대한 치밀해지도록 형성하고, 채널층을 게이트 절연막(53) 상에 직접 증착하였을 때, 필요한 밴드 옵셋 (band offset)을 얻도록 임함수를 제어하며, 비정질, 나노결정질, 다결정질 구조를 갖되 가능한 한 매끄러운 표면을 얻고, 이어 일반적인 리소그라피 공정, 리프트-오프 방식, 또는 마스크를 쓰거나 원하는 형상으로 직접 성막(direct writing)하는 방식으로 패터닝, 즉 형상과 형태를 결정한다. 리소그라피 방식으로 패터닝할 경우, 먼저 절연체 위에 포지티브 포토레지스트(positive photoresist)를 도포한 후, 노출, 현상, 에칭, 세정 공정 등을 통해 불필요한 부분은 제거하고 필요한 절연층 부분만 선택적으로 남긴다.
이어서, 게이트 절연막(53) 상에 매칭막(54)을 형성한다. 매칭막(54)은 0.5nm 내지 1000nm의 두께로 형성되는 것이 바람직하며, 두께 공차는 상기 치수의 0.15% 이하인 것이 바람직하다.
이어서, 매칭막(54)상에 본 발명의 일 실시예에 따른 P형 산화막으로 이루어진 채널막(55)을 형성한다. 마스크 크기는 절연층 마스크 보다 약간 작으며, 소자의 용도에 따라 채널막(55)의 치수를 결정한다. 예를 들어, 채널막(55)의 길이는 5nm 내지 6000nm이고, 폭은 5nm 내지 60000nm이며, 두께는 1nm 내지 10000nm인 것이 바람직하다.
채널막(55)의 형성 공정은 200℃ 이하의 온도에서 수행되는 것이 바람직하다. 또한, P형 산화막을 형성한 후에, 리프트-오프 방식, 새도우 마스크 방식, 전자빔 직접 패터닝 방식 (electron beam direct writing)을 이용하거나, 리소그라피 공정을 이용하여 P형 산화막을 식각함으로써, 채널막(55)을 형성하는 것이 바람직하다. 식각 공정시, 기 형성된 게이트 절연막(53) 및 매칭막(54)이 손상되지 않도록, 식각 선택비가 큰 조건에서 식각 공정을 수행하는 것이 바람직하다.
채널막(55)을 형성한 후, 필요에 따라 어닐링 공정을 수행할 수 있는데, 소자의 용도 및 기판의 물질을 고려하여 50℃ 내지 250℃의 온도에서 어닐링하는 것이 바람직하다.
이어서, 게이트 전극(52), 게이트 절연막(53), 매칭막(54) 및 채널막(55)의 측벽에 절연막(56)을 형성한다.
이어서, 채널막(55)의 양 끝단과 접하도록 소스 및 드레인 전극(57)을 형성한다. 여기서, 소스 및 드레인 전극(57)의 물질 및 형성 방법은 앞,뒤의 공정들과의 양립성 및 호환성을 고려하여 결정되어야 한다. 소스 및 드레인 전극(57)은 비편재화된(degerated) 산화물 또는 금속과 같은 투명 물질 또는 불투명 물질로 이루어질 수 있으며, 앞서 설명한 게이트 전극(52)의 형성 물질과 동일한 물질로 형성될 수 있다. 예를 들어, P형 또는 N형 수동 반도체, 또는 금속으로 전도도가 102 S/cm 이상인 도전성이 뛰어난 무기, 유기, 하이브리드 재료를 이용하여 소스 및 드레인 전극(57)을 형성할 수 있다.
이어서, 소스 및 드레인 전극(57) 상에 콘택플러그(58)를 형성한 후, 콘택플러그(58)가 형성된 결과물 상에 보호막(59)을 형성한다. 물론, 보호막(59)을 형성하기에 앞서 필요에 따라 매칭막을 더 형성할 수 있다.
여기서, 보호막(59)은 MgF 또는 질화규소로 형성되는 것이 바람직하다. 또한, 보호막(59)의 두께는 1nm 내지 1000nm인 것이 바람직하며, 100nm 내지 300nm인 것이 더욱 바람직하다.
이어서, 본 도면에는 도시되지 않았으나, 보호막(59)을 식각하여 콘택플러그(58)의 표면을 노출시키기는 창(window)을 형성한다. 여기서, 보호막(59)의 식각 공정은 리프트-오프 방식, 쉐도우 마스크 방식, 전자빔 직접 패터닝 방식 (electron beam direct writing), 리소그라피 공정 등을 이용하여 수행될 수 있다.
이어서, 필요에 따라 어닐링 공정이 수행될 수 있는데, 예를 들어, 250℃ 이하의 온도에서 20분 내지 6시간 동안 어닐링 공정을 수행하는 것이 바람직하다. 여기서, 어닐링 공정은 질소 95% 및 수소 5% 혼합가스, 또는 아르곤 가스로 이루어진 불활성 가스, 또는 산소, 수소, 불소 같은 반응성 가스를 포함하는 분위기에서 수행될 수 있다.
도 5는 본 발명의 일 실시예에 따른 스테거드 비대칭 박막 트랜지스터의 구조를 나타내는 단면도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 스테거드 비대칭 박막 트랜지스터(60)는 기판(61) 상에 차례로 형성된 게이트 전극(62), 게이트 절연막(63), 매칭막(64), 및 채널막(65)을 구비하며, 게이트 전극(62), 게이트 절연막(63), 매칭막(64), 게이트 절연막(63) 및 채널막(55)의 측벽에 절연막(66)을 구비하며, 채널막(65)의 양 끝단과 접하는 비대칭의 소스 및 드레인 전극(67)을 구비한다. 또한, 소스 및 드레인 전극(67)의 상부에 외부 금속 콘택을 위한 콘택플러그(68)가 구비될 수 있으며, 전체 구조 상에 보호막(69)이 구비된다.
스테거드 비대칭 박막 트랜지스터(60)는 앞서 도 4에서 설명한 제조 방법을 이용하여 제조될 수 있으므로, 구체적인 제조 방법은 생략하도록 한다.
도 6은 본 발명의 일 실시예에 따른 링 발진기의 구성을 나타내는 회로도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 링 발진기(70)는 3개의 인버터(72,74,76)가 직렬로 연결된 링 구조를 가지며, 각 인버터(72,74,76)은 앞서 도 2a 내지 도 2c에서 설명한 CMOS 소자와 동일한 구조를 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 P-N 접합 소자의 구조를 나타내는 단면도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 P-N 접합 소자(80)는 기판(81) 상에 차례로 형성된 N형 반도체막(85), 매칭막(84) 및 P형 반도체막(86)을 구비하며, N형 반도체막(85) 및 P형 반도체막(86)과 각각 접하는 콘택플러그(88)를구비한다.
여기서, N형 채널막(85)은 무기재료로서 GSTZO 또는 AZTO 같은 N형 산화막이거나, 실리콘과 같은 공유성(covalent) N형 반도체막이거나, 단일 또는 복합 이온성 재료이거나, 저항이 작은 유기 반도체막일 수 있다. N형 채널막(85)의 두께는 30nm 내지 500000nm인 것이 바람직하다.
매칭막(84)은 탄탈륨 산화막의 단일 층 구조를 갖거나, 두께 1nm 이하인 이산화규소막 또는 질화규소막을 적층한 다층 구조를 가질 수 있다.
P형 반도체막(86)은 금속이 함유된 P형 일산화물 기반의 능동 반도체막인 것이 바람직하며, 정류 특성을 확보하기 위해 5nm 내지 20000nm의 두께인 것이 바람직하다.
도 8은 MIS 다이오드 소자의 구조를 나타내는 단면도이다.
MIS 소자는 전계 효과의 원리를 이용하여 동작하는데, 반도체에 모인 전하는 게이트 전극에 가해진 전압의 함수이고, 반도체에 흐르는 전류는 절연체 단위 면적당 전기용량의 함수이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 MIS 다이오드 소자(90)는 기판(91) 차례로 형성된 N형 금속막(92), 절연막(93) 및 P형 반도체막(96)을 구비하며, N형 금속막(92) 및 P형 반도체막(96)과 각각 접하는 콘택플러그(98)을 구비한다.
여기서, N형 금속막(92)은 고전도성 산화물 또는 금속 합금일 수 있다. 또한, 절연막(93)의 두께는 5nm 내지 2000nm인 것이 바람직하다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 P형 산화막 제조 방법을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 P형 산화막의 특성, 예를 들어, 자유 정공 농도, 내부 및 표면 결함들, 전기전도도, 자유 반송자 이동도, 막 밀도, 유전상수, 광학 흡수, 반사도 등과 같은 전기전자 및 광학적 특성들은 막의 조성, 막의 형성 방법 및 어닐링 조건들에 따라 달라진다.
예를 들어, P형 산화막이 형성되는 동안 산소 분압이 바뀌거나, 어닐링 공정시 산화제나 반응가스 분위기가 변화되면, 그에 따라, P형 산화막의 특성 또한 달라진다. 따라서, P형 산화막이 사용되는 소자의 용도에 알맞은 특성을 구현하기 위한 P형 산화막의 형성 방법을 살펴보도록 한다.
본 발명의 일 실시예에 따른 P형 산화막을 형성하기 위해서는 먼저 산화막의 조성을 선정해야 한다. 즉, 전술한 산화물 조성의 y:x 및 a:b의 비율, α 및 β의 값(0<α<2 및 0<β<2)을 결정하고, P형 산화막 형성시 추가할 불순물을 선정한다.
또한, P형 산화막을 증착하는 방법을 선택한다. P형 산화막의 증착 방식으로 물리적, 물리화학적 또는 화학적 방식을 선택할 수 있으며, 선택된 증착 방식에 따라 로드락 챔버(load lockchamber)를 이용할 수 있다. 예를 들어, 진공에서의 저항 열증착 방식, 진공에서의 열전자빔 증착 방식, DC, RF 또는 고주파를 이용한 스퍼터링 방식 또는 마그네트론에 의하지 않은 스퍼터링 방식, RF 또는 고주파를 이용하거나 이용하지 않은 화학기상증착 방식, 잉크 젯 방식, 솔-젤(sol-gel) 방식, 딥 코팅(deep coating) 방식 등을 이용하여 형성될 수 있다.
또한, 증착시 사용할 가스를 선택한다. 예를 들어, 증착시 단일 소스를 사용할 것인지 아니면 다중 소스를 사용할 것인지 소스의 종류를 결정해야한다. 또한, 증착 분위기를 결정하여야 하는데, 예를 들어, 불활성 가스 또는 반응 가스 분위기 하에서 진공 시스템을 이용할 것인지를 선택한다. 또는, 중성, 산성, 염기성 용액을 이용한 습식 방식을 이용할 것인지를 선택하고, P형 산화막 형성시 보조 에너지 원으로 자외선 또는 오존을 활용할 것인지 여부를 결정한다.
또한, 증착시의 조건을 선택하는데, 소스와 기판 간의 간격은 기판 사이즈에 따라 결정한다. 예를 들어, 스프터링 방식이나 증기 증착 방식을 이용하여 10cm x 10cm 크기의 기판 위에 P형 산화막을 증착하는 경우, 소스와 기판의 간격은 2cm 내지 50cm인 것이 바람직하며, 1m x 1m 크기의 기판일 경우에는 소스와 기판의 간격을 최대 150cm까지 증가시킬 수 있다.
도 9a 및 도 9b는 열 증착 방식에 의해 P형 산화막을 제조 방법을 설명하기 위한 것으로서, 도 9a는 저항방식 열 증착기의 동작을 나타내고, 도 9b는 전자빔(e-beam) 증착기의 동작을 나타낸다.
도 9a에 도시된 바와 같이, 저항방식 열 증착기(200)는 공정 챔버(210), 공정 챔버(210) 내에 가스를 주입하기 위한 가스 주입구(212) 및 가스를 배출하기 위한 배출구(214)를 구비한다. 또한, 공정 챔버(210) 내에 기판(224)을 고정시키기 위한 지지대(216), 자외선 소스(218) 및 발열 저항/보트(220)를 구비하며, 발열 저항/보트(220)에 연결된 보트 전원(222)을 구비한다.
이와 같은 구조의 저항방식 열 증착기(200)를 이용하면, 보트 전원(222)에 의해 발열 저항/보트(220)에 전압이 인가되어 기판(224)에 P형 산화막이 증착된다.
도 9b에 도시된 바와 같이, 전자빔 증착기(300)는 공정 챔버(310), 냉각시스템(330), 배출구(314)를 구비한다. 공정 챔버(310) 내에 기판(324)을 고정시키기 위한 지지대(316), 자외선 소스(318), 전자총(326) 및 보트(320)를 구비하며, 보트(320)에 연결된 보트 전원(322)을 구비한다. 도면 부호 '328'은 전자빔 포커스를 나타낸다.
이와 같은 구조의 전자빔 증착기(300)를 이용하면, 전자총(326)의 전자빔을 보트(320)에 포커싱하여 조사함으로써 기판(324)에 P형 산화막을 증착할 수 있다.
전술한 바와 같이, 열증착 방식에 의해 P형 산화막을 증착하는 경우, 기준 압력 10-7Pa 이하에서 증착 공정이 수행되는 것이 바람직하며, 증착 속도를 증가시키기 위해 다중 증착 소스를 사용할 수 있다. 또한, 고정방식(도 9a의 공정 챔버(210) 참조) 또는 롤투롤 방식(roll to roll)으로 수행될 수 있다.
증착 소스는 금속성을 가지며, 전술한 조성에 따라 단일 또는 합금 조성을 가질 수 있다. 또한, 산화성 가스, 불활성 가스, 반응성 가스 분위기에서, 필요에 따라 자외선을 조사하며 P형 산화막을 형성하는데, 산화성 가스는 산소일 수 있고, 불활성 가스는 아르곤, 헬륨 또는 크세논 가스일 수 있고, 반응성 가스는 수소, 불소, 질소 가스 일 수 있다. 불순물을 첨가하고자 하는 경우에는 금속성의 제1 소스와 불순물이 포함된 제2 소스를 교대로 배열하여 사용하는 것이 바람직하다.
증착시, 산화성 공정 분위기를 유지하기 위해 산소를 공정 챔버(210)에 공급하는데(도 9a의 가스 주입구(212) 참조), 산소 분압은 10-2Pa 내지 10-5Pa인 것이 바람직하다.
증착시, 필라멘트 전류를 조절하여 증착 압력을 제어하는데(보트 전원(222,322) 참조), 기판의 크기, 기판과 소스의 간격, 증착 소스 개수 등을 고려하여 증착 조건을 결정한다. 이때, 50V 이하의 저전압(50V 이하), 최대 500A의 고전류를 이용하는 것이 바람직하며, 증착 속도는 0.01 nm/s 내지 20 nm/s인 것이 바람직하다. 예를 들어, 필라멘트 전류를 최대 7A로 제어하여, 증착 속도를 0.01nm/s 내지 20nm/s로 조절하는 것이 바람직하다.
여기서, P형 산화막이 한 개의 금속을 포함하는 경우에는 단일 세라믹 혼합물을 이용하고, P형 산화막이 두개 이상의 금속을 포함하는 경우에는 복수의 세라믹 혼합물(compound)을 이용하여 P형 산화막을 형성한다. 이때, 금속성 증착 소스를 담은 소스와 불순물을 포함하는 세라믹 복합재료(composite) 소스를 번갈아 배치하는 것이 바람직하다. 또한, 산소 분압 10-2Pa 내지 10-7Pa의 산화성 공정 분위기를 유지하는 것이 바람직하며, 필라멘트 전류를 조절하여 증착 압력을 제어한다. 이때 증착 압력은 10-1Pa 내지 10-4Pa 인 것이 바람직하다.
여기서, P형 산화막 형성시, 필요에 따라 금속 또는 세라믹 형태의 지르코늄 불순물을 첨가할 수 있다. 예를 들어, P형 산화막의 주 조성을 포함하는 합금 물질에 불순물을 첨가하여 증착할 수 있다. 또는, 주 조성을 포함하는 제1 소스와 불순물이 첨가된 제2 소스를 준비한 후, 제1 소스와 제2 소스를 이용하여 동시에 증착하는 동시-증착 방식(co-deposition)으로 P형 산화막을 형성할 수 있다. 이때, 불순물의 함량은 총 조성의 최대 0.2%인 것이 바람직하다.
도 9c는 스퍼터링 방식에 의해 P형 산화막을 제조하는 방법을 설명하기 위한 것으로서, 스퍼터링 장치의 동작을 나타낸다.
스퍼터링 장치(400)는 이온화된 가스(438), 예를 들어 아르곤 가스를 전기장에 의해 가속시켜 박막재료(source material)에 충돌시키고, 충돌에 의해 박막재료로부터 튀어나온 원자들이 기판(424)에 증착되어 P형 산화막을 형성한다.
도시된 바와 같이, 스퍼터링 장치(400)는 공정 챔버(410), 가스 주입구(412) 및 배출구(414)를 구비한다. 또한, 공정 챔버(410) 내에 기판(424)을 고정시키기 위한 지지대(416), 전극(432), 지지대(416)과 전극(432) 사이에 위치된 바이어스 네트(436) 및 반응가스 분사기(434)를 구비한다.
여기서, 전극(432)은 직류 또는 RF 전원 입력단일 수 있고, 반응가스 분사기(434)는 타겟 근처에 위치하며 비전도성 재료로 형성될 수 있다. 또한, 지지대(416)에 기판 바이어스 전압단(440)이 연결되고, 전극(432)에 보트 전원(422)이 연결된다.
스퍼터링 장치(400)를 이용하면, 직류 또는 RF 스퍼터링 방식, 동시-스퍼터링 방식에 의해 P형 산화막을 형성할 수 있다. 동시-스퍼터링 방식을 이용하는 경우, 필요에 따라 마그네트론 장치를 추가할 수 있다. 또한, 금속 타겟을 산화성 분위기에서 증착하거나, 해당 조성을 가진 세라믹 소스를 이용하여 P형 산화막을 형성할 수 있다.
여기서, 증착 에너지(직류 또는 RF파워)를 0.01W/cm2 내지 20W/cm2로 조절하여, 증착 속도를 0.01nm/s 내지 20nm/s로 조절하는 것이 바람직하다. 또한, 불활성 가스 및 반응 가스의 분압은 5x10-2Pa 내지 10-5Pa이고, 증착 압력은 5x10Pa 내지 10-4Pa인 것이 바람직하다. 여기서, 불활성 가스는 아르곤 가스, 헬륨 가스 또는 크세논 가스일 수 있다. 반응 가스는 산소, 수소 또는 불소이거나, 이들의 조합일 수 있다. 또한, 증착 온도는 약 200℃인 것이 바람직하다.
또한, 10cm x 10cm 크기의 기판상에 P형 산화막을 형성할 경우, 소스-기판 간격은 2cm 내지 50cm인 것이 바람직하다. 또한, 1m x 1m 트기의 기판인 경우에는 최대 150cm 간격인 것이 바람직하다.
도 9d는 잉크 젯 방식에 의해 P형 산화막을 제조하는 방법을 설명하기 위한 것으로서, 잉크 젯 장치의 동작을 나타낸다.
도시된 바와 같이, 잉크 젯 장치(500)는 잉크 용기(542) 및 가스 주입구(512)를 구비하며, 가스 주입구(512)에서 화학 용액을 분무기 쪽으로 밀어주기 위한 불활성 가스 주입구(544)를 구비한다. 잉크 용기(542) 내에는 주입된 화학 용액을 분무하기 위한 분무기(546)가 구비된다. 또한, 잉크 용기(542)의 하부에 기판(524)을 고정시키기 위한 지지대(516)가 구비된다.
잉크젯 방식을 이용하여 P형 산화막을 형성하는 경우, 구리, 주석, 니켈 금속 또는 이들의 합금을 염기성, 중성 또는 산성 화학혼합용액 또는 알코올에 희석하여, 크기 50nm 이하의 현탁 나노파티클(548)을 포함하는 미립자 용액을 준비한다. 여기서, 알코올은 에틸, 메틸 또는 프로판올 일 수 있다. 이어서, 400℃ 이하로 가열하거나 가열하지 않은 미립자 용액을 분사한다. 분사된 현탁 나노파티클(548)은 가열 저항 또는 바이어스(도면 내 점선 참조)에 의해 분무되어 기판(524)의 표면에 P형 산화막을 형성한다. 이때, 기판(524)은 사용된 용제(solvent) 및 기판(524)의 종류에 따라 최고 200℃까지 가열되는 것이 바람직하다.
본 명세서에서는 P형 산화막 형성 방법으로, 열 증착 방식, 스퍼터링 방식, 잉크젯 방식에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 이 밖에도 펄스 레이저를 이용한 열 증착(PLD) 방식, 원자선 또는 분자선을 이용한 에피택시 방식, 솔-젤(sol-gel) 방식, 도금, 미립자 분무 열분해(spray atomized pyrolysis) 방식], 스핀 코팅 등의 물리적, 물리화학적, 또는 화학적 방식에 의해 P형 산화막을 형성할 수 있다.
예를 들어, 화학적 방식에 의해 P형 산화막을 형성하는 경우, 구리, 주석, 니켈 금속 또는 이들의 합금과 불순물들이 용해된 고유의 용액이나 현탁액을 이용하여 증착 공정을 수행한다. 여기서, 용액 또는 현탁액의 분리 속도는 나노-드롭(nano-drops), 분사기 및 분무기의 크기에 따라 조절되는데, 성막 속도는 0.01 nm/s 내지 10 nm/s인 것이 바람직하다.
여기서, P형 산화막의 두께는 소자의 용도, 예를 들어, 수동 소자인지 또는 능동 소자인지에 따라 1nm 내지 10000nm의 두께로 형성되는 것이 바람직하다. 또한, 기판의 소재 또한 소자의 용도에 따라 절연체, 도전체 또는 반도체일 수 있다. 절연체 기판은 유리, 고분자 또는 셀룰로오스 종이로 이루어진 것이 바람직하고, 도전체 기판은 스텐레스 스틸 또는 몰리므데늄으로 이루어진 것이 바람직하며, 반도체 기판은 단결정 실리콘, 다결정 실리콘 또는 산화물로 이루어진 것이 바람직하다.
P형 산화막을 형성하는 동안, 기판의 전면에 균일한 두께로 P형 산화막을 형성하기 위해 기판을 한 위치에 고정시키거나 움직이도록 할 수 있다. 이와 같은 공정에 의해 형성된 P형 산화막은 비정질, 나노결정, 또는 다결정 구조를 갖는다.
P형 산화막을 형성한 후, 필요에 따라 50℃ 내지 250℃에서 20분 내지 6시간 동안 어닐링 공정을 수행할 수 있다. 이때, 분위기 가스로 산소, 질소, 수소/질소 혼합가스, 질소/불소 혼합가스, 또는 질소/산소 혼합가스를 사용할 수 있으며, 상압 또는 진공, 예를 들어, 10-2 Pa 내지 1000Pa의 압력에서 형성되는 것이 바람직하다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 구리 금속이 함유된 일산화구리산화막[(OCu2)x+(Cu1-2)y, 0.05≤x<1 및 0.01≤y≤0.9]을 P형 산화물 박막 트랜지스터에 적용한 경우의 특성을 나타내는 그래프이다.
측정에 사용된 P형 산화물 박막 트랜지스터는 유리 기판에 게이트 절연막으로서 ATO 절연막을 코팅하여 제작되었으며, 게이트 전극은 ITO막으로 형성되고, 소스 및 드레인 전극은 금으로 형성되었다.
도 10a는 P형 산화물 박막 트랜지스터의 출력 특성을 나타내는 그래프로서, X축은 드레인-소스 전압(Vds)을 나타내고, Y축은 드레인-소스 전류(Ids)를 나타낸다.
소스 전극을 접지시킨 상태에서 게이트-소스 전압을 변화시키면서 트랜지스터의 출력 특성을 측정하였는데, 각 데이터 라인은 게이트 전압(VG)을 -55V 내지 +5V 사이에서 10V 간격으로 변화시키며 측정한 특성 곡선을 나타낸다.
그래프를 통해, 음전압 인가시 전류가 흐르는 것을 확인할 수 있으며, 이를 통해, 본 발명에 따른 트랜지스터가 P형 박막 트랜지스터의 특성을 보임을 알 수 있다.
도 10b는 P형 산화물 박막 트랜지스터의 트랜스퍼 곡선을 나타내는 그래프로서, X축은 게이트-소스 전압(Vgs)를 나타내고, Y축은 드레인-소스 전류(Ids)를 나타낸다.
드레인-소스 전압(Vds)은 2V로 고정시킨 상태에서 측정되었으며, 그래프를 통해, 트랜지스터의 온/오프 비율이 10- 3이상 임을 알 수 있다. 이는 정공 이동도 0.05 cm2/Vs 이상에 해당되는 것으로, 현재까지 알려진 P형 산화물 박막 트랜지스터 중에서는 상대적으로 좋은 이동도 특성을 보임을 알 수 있다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 주석 금속이 함유된 일산화주석산화물 [(OSn)z+(Sn1-2)w, 0.05≤z<1 및 0.01≤w≤0.9]을 P형 산화물 박막 트랜지스터에 적용한 경우의 특성을 나타내는 그래프이다.
측정에 사용된 P형 산화물 박막 트랜지스터는 유리 기판 상에 ATO 절연막을 코팅하여 제작되었으며, 게이트 전극은 ITO막으로 형성되고, 소스 및 드레인 전극은 금으로 형성되었다.
도 11a는 P형 산화물 박막 트랜지스터의 출력 특성을 나타내는 그래프로서, X축은 드레인-소스 전압(Vds)을 나타내고, Y축은 드레인-소스 전류(Ids)를 나타낸다.
소스 전극을 접지시킨 상태에서 게이트-소스 전압을 변화시키면서 트랜지스터의 출력 특성을 측정하였는데, 각 데이터 라인은 게이트 전압(VG)을 10V 간격으로 변화시키면서 측정한 특성 곡선을 나타낸다.
그래프를 통해, 음전압 인가시 전류가 흐르는 것을 확인할 수 있으며, 이를 통해, 본 발명에 따른 트랜지스터가 P형 TFT의 특성을 보임을 알 수 있다.
도 11b는 P형 산화물 박막 트랜지스터의 트랜스퍼 곡선을 나타내는 그래프로서, X축은 게이트-소스 전압(Vgs)을 나타내고, Y축은 드레인-소스 전류(Ids)를 나타낸다.
드레인-소스 전압(Vds)을 -1V로 고정시킨 상태에서 측정되었으며, 그래프를 통해, 트랜지스터의 온/오프 비율이 104이상 임을 알 수 있다. 이는 정공 이동도 1.4cm2/Vs 이상에 해당에 해당되는 것으로, 이를 통해, 본 발명에 따른 트랜지스터가 P형 TFT의 특성을 보임을 알 수 있다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 주석 금속이 함유된 일산화주석산화물 [(OSn)z+(Sn1-2)w, 0.05≤z<1 및 0.01≤w≤0.9]을 P형 산화물 박막 트랜지스터에 적용한 경우의 특성을 나타내는 그래프이다.
측정에 사용된 P형 산화물 박막 트랜지스터는 종이를 이용하여 제작되었으며, 종이가 기판 및 절연막으로서의 역할을 한다. 게이트 전극은 IZO(Indium Zinc Oxide)막으로 형성되고, 소스 및 드레인 전극은 금으로 형성되었다.
도 12a는 P형 산화물 박막 트랜지스터의 출력 특성을 나타내는 그래프로서, X축은 게이트-소스 전압(Vgs)을 나타내고, Y축은 드레인-소스 전류(Ids)를 나타낸다.
소스 전극을 접지시킨 상태에서 게이트-소스 전압을 변화시키면서 트랜지스터의 출력 특성을 측정하였는데, 각 데이터 라인은 게이트 전압(VG)을 -60V 내지 +15V 사이에서 15V 간격으로 변화시키면서 측정한 특성 곡선을 나타낸다.
도 12b는 P형 산화물 박막 트랜지스터의 트랜스퍼 곡선을 나타내는 그래프로서, X축은 게이트-소스 전압(Vgs)을 나타내고, Y축은 드레인-소스 전류(Ids)를 나타낸다.
드레인-소스 전압(Vds)을 15V로 고정시킨 상태에서 측정되었으며, 그래프를 통해, 트랜지스터의 온/오프 비율이 약 5x102 임을 알 수 있다. 이는 정공 이동도 1.8cm2/Vs 이상에 해당에 해당되는 것이다.
본 발명이 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님에 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 점위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
10: 반도체 소자 11: 기판
12: 매칭막 13: P형 산화막
14: 보호막 20: CMOS 소자
21: 기판 22: 게이트 전극
23: 게이트 절연막 24: 매칭막
25: N형 채널막 26: 절연막
27: 소스 및 드레인 전극 28: 콘택플러그
29: 보호막 30: P형 채널막
33: 입력 신호단 34: 출력 신호단
35: 접지 전압 36: 바이어스 전압단
37: 논리 게이트의 입력단 2
40: 스테거드 방식의 박막 트랜지스터 41: 기판
42: 게이트 전극 43: 게이트 절연막
44: 매칭막 45: 채널막
46: 소스 및 드레인 전극 47: 콘택플러그
48: 보호막
50: 비스테거드 비대칭 박막 트랜지스터 51: 기판
52: 게이트 전극 53: 게이트 절연막
54: 매칭막 55: 채널막
56: 절연막 57: 소스 및 드레인 전극
58: 콘택플러그 59: 보호막
60: 스테거드 비대칭 박막 트랜지스터 61: 기판
62: 게이트 전극 63: 게이트 절연막
64: 매칭막 65: 채널막
66: 절연막 67: 소스 및 드레인 전극
68: 콘택플러그 69: 보호막
70: 링 발진기 72,74,76: 인버터
80: P-N 접합 소자 81: 기판
84: 매칭막 85: N형 반도체막
86: P형 반도체막 90: MIS 소자
91: 기판 92: N형 금속막
93: 절연막 96: P형 반도체막
200: 저항방식 열 증착기 210: 공정 챔버
212: 가스 주입구 214: 배출구
216: 지지대 218: 자외선 소스
220: 발열 저항/보트 222: 보트 전원
224: 기판 300: 전자빔 증착기
310: 공정 챔버 314: 배출구
320: 보트 322: 보트 전원
324: 기판 326: 전자총
328: 전자빔 포커스 330: 냉각시스템
400: 스퍼터링 장치 410: 공정 챔버
412: 가스 주입구 414: 배출구
416: 지지대 422: 보트 전원
424: 기판 432: 전극
434: 반응가스 분사기 436: 바이어스 네트
438: 이온화된 반응 가스 440: 기판 바이어스 전압단
500: 잉크젯 장치 512: 가스 주입구
516: 지지대 524: 기판
542: 잉크 용기 544: 가스 주입구
546: 분무기 548: 나노파티클

Claims (27)

  1. 구리 금속이 함유된 일산화구리산화물; 주석 금속이 함유된 일산화주석산화물; 구리 및 주석 합금이 함유된 구리주석산화물; 및 니켈 주석 합금이 함유된 니켈주석산화물로 이루어진 군으로부터 선택된 적어도 하나의 산화물을 기반으로 하는 P형 산화막을 포함하고,
    상기 일산화구리산화물은 화학식 (OCu2)x+(Cu1-2)y를 갖고, 상기 x 및 상기 y는 0.05≤x<1, 0.01≤y≤0.9이고,
    상기 일산화주석산화물은 화학식 (OSn)z+(Sn1-2)w를 갖고, 상기 z 및 상기 w는 0.05≤z<1 및 0.01≤w≤0.9이고,
    상기 구리주석산화물은 화학식 (O-Cu-Sn)a+(Cuα-Snβ)b를 갖고, 상기 α 및 상기 β는 0<α<2 및 0<β<2이고, 상기 a 및 상기 b는 0.05≤a<1 및 0.01≤b≤0.9이고,
    상기 니켈주석산화물은 화학식 (O-Ni)a+(Niα-Snβ)b를 갖고, 상기 α 및 상기 β는 0<α<2 및 0<β<2이고, 상기 a 및 상기 b는 0.05≤a<1 및 0.01≤b≤0.9인
    반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 P형 산화막은 비정질, 나노결정질 또는 다결정질 구조를 갖는
    반도체 소자.
  7. 제1항에 있어서,
    상기 P형 산화막의 하부에 위치되고, 유리, 금속, 실리콘, 고분자 또는 셀룰로오스 종이로 이루어진 기판
    을 더 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 P형 산화막은 정공 캐리어 또는 정공 반송자를 제어하기 위한 불순물을 전체 조성의 0.2%로 포함하는
    반도체 소자.
  9. 제1항에 있어서,
    상기 P형 산화막은 산소 함량에 따라 부도체, 도체 또는 반도체 특성을 갖는
    반도체 소자.
  10. 제1항에 있어서,
    상기 P형 산화막 상에 형성되며, 불화마그네슘, 산화규소 또는 질화규소로 형성된 보호막
    을 더 포함하는 반도체 소자.
  11. 제1항에 있어서,
    상기 P형 산화막의 상부 또는 하부에 형성된 절연막; 및
    상기 절연막과 상기 P형 산화막 사이에 개재되며, 탄탈륨 펜톡사이드로 형성된 매칭막
    을 더 포함하는 반도체 소자.
  12. 제1항에 있어서,
    상기 반도체 소자는 CMOS 소자, 박막 트랜지스터, 이종접합소자, 논리게이트, P-N 접합 소자, MIS 접합소자, 발광다이오드소자 또는 광학 센서이고,
    상기 P형 산화막은 상기 반도체 소자의 채널막, 게이트 전극, 소스 및 드레인 전극 또는 반도체막인
    반도체 소자.
  13. 제1항에 있어서,
    상기 반도체 소자는 P형 전계 효과 트랜지스터이고 상기 P형 산화막은 상기 트랜지스터의 채널막이며,
    기판상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 게이트 절연막;
    상기 게이트 절연막과 상기 채널막 사이에 형성된 매칭막; 및
    상기 채널막의 양 끝단에 접하는 소스 및 드레인 전극
    을 더 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 채널막의 두께는,
    0.5 내지 100000nm인
    반도체 소자.
  15. 제1항에 있어서,
    상기 반도체 소자는 P-N 접합 소자이고 상기 P형 산화막은 상기 P-N 접합 소자의 P형 반도체막이며,
    기판 상에 형성된 N형 반도체막; 및
    상기 N형 반도체막과 상기 P형 반도체막 사이에 형성된 매칭막
    을 더 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 P형 반도체막의 두께는,
    5 내지 100000nm인
    반도체 소자.
  17. 제1항에 있어서,
    상기 P형 산화막의 전기전도도는 10-6 S.cm- 1이하인 경우, 상기 P형 산화막은 전자 또는 정공의 차단막(blocking layer)으로 사용되는
    반도체 소자.
  18. 기판상에, 구리 금속이 함유된 일산화구리산화물, 주석 금속이 함유된 일산화주석산화물, 구리 및 주석 합금이 함유된 구리주석산화물 및 니켈 주석 합금이 함유된 니켈주석산화물로 이루어진 군으로부터 선택된 적어도 하나의 산화막을 기반으로 하는 P형 산화막을 형성하는 단계
    를 포함하고,
    상기 일산화구리산화물은 화학식 (OCu2)x+(Cu1-2)y를 갖고, 상기 x 및 상기 y는 0.05≤x<1, 0.01≤y≤0.9이고,
    상기 일산화주석산화물은 화학식 (OSn)z+(Sn1-2)w를 갖고, 상기 z 및 상기 w는 0.05≤z<1 및 0.01≤w≤0.9이고,
    상기 구리주석산화물은 화학식 (O-Cu-Sn)a+(Cuα-Snβ)b를 갖고, 상기 α 및 상기 β는 0<α<2 및 0<β<2이고, 상기 a 및 상기 b는 0.05≤a<1 및 0.01≤b≤0.9이고,
    상기 니켈주석산화물은 화학식 (O-Ni)a+(Niα-Snβ)b를 갖고, 상기 α 및 상기 β는 0<α<2 및 0<β<2이고, 상기 a 및 상기 b는 0.05≤a<1 및 0.01≤b≤0.9인
    반도체 소자 제조 방법.
  19. 제18항에 있어서,
    상기 P형 산화막 형성 단계는 저항방식 또는 전자빔을 이용한 열증착 방식, 직류 또는 RF 스퍼터링 방식, 동시 스퍼터링(co-sputtering) 방식, 펄스 레이저 증착(PLD) 방식, 원자선 또는 분자선 에픽택시, 솔젤(sol-gel) 방식, 도금, 미립자 분무 열분해법, 잉크 젯 또는 스핀 코팅 방식에 의해 수행되는
    반도체 소자 제조 방법.
  20. 제18항에 있어서,
    상기 P형 산화막 형성 단계는 상온 또는 250℃ 이하의 온도에서 수행되는
    반도체 소자 제조 방법.
  21. 제18항에 있어서,
    상기 P형 산화막 형성 단계 후에,
    상기 P형 산화막이 형성된 결과물을 50℃ 내지 250℃의 온도에서 20분 내지 6시간 동안 어닐링하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  22. 제18항에 있어서,
    상기 P형 산화막 형성 단계는 105Pa 내지 10-6Pa의 압력에서 수행되되,
    분위기 가스인 아르곤 가스의 분압은 10Pa 내지 10-5Pa이고, 첨가 가스인 산소의 분압은 103Pa 내지 10-5Pa이고, 산소의 0.00 내지 0.99%로 수소, 질소 또는 불소를 첨가하여 수행되는
    반도체 소자 제조 방법.
  23. 제18항에 있어서,
    상기 P형 산화막 형성 단계는 0.01nm/s 내지 20nm/s의 속도로 상기 P형 산화막을 형성하는
    반도체 소자 제조 방법.
  24. 제18항에 있어서,
    상기 P형 산화막 형성 단계는 0.1W/cm2 내지 20W/cm2의 공정 에너지를 이용하여 상기 P형 산화막을 형성하는
    반도체 소자 제조 방법.
  25. 제18항에 있어서,
    상기 P형 산화막 형성 단계는, 분위기 가스로 아르곤을 이용하는 경우, 소스와 기판 간의 거리가 2 내지 50cm인
    반도체 소자 제조 방법.
  26. 제18항에 있어서,
    상기 P형 산화막 형성 단계는
    상기 P형 산화막 형성 단계는 산화성 가스, 불활성 가스 또는 반응성 가스 분위기 하에서 수행되는
    반도체 소자 제조 방법.
  27. 제18항에 있어서,
    상기 P형 산화막 형성 단계는 아르곤 가스, 산소와 아르곤의 혼합 가스, 질소 가스 또는 질소와 수소의 혼합 가스를 이용하여 수행되는
    반도체 소자 제조 방법.
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