KR101397005B1 - 데이터 에러 정정 방법 및 에러 정정 장치 - Google Patents

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Abstract

본 발명에 따른 데이터 에러 정정방법은 패러티 체크 매트릭스(parity check matrix)를 이용하여 수신 데이터의 에러 비트를 검출하는 단계, 에러 비트가 비트 플립에 의한 에러인지의 여부를 판단하는 단계, 및 에러가 런 길이 제한 조건의 부가를 위한 비트 플립에 의한 에러인 경우, 에러 비트를 정정하는 단계를 포함한다.
Figure R1020070096497
오류정정, 엔코딩, 디코딩, 런길이제한, 채널시퀀스, 비트플립

Description

데이터 에러 정정 방법 및 에러 정정 장치{METHOD AND APPARATUS FOR CORRECTING DATA ERROR}
본 발명은 데이터 에러 정정 방법 및 에러 정정 장치에 관한 것으로, 보다 상세하게는 광 기록매체에 기록되는 변조 데이터의 에러를 정정하는 방법 및 장치에 관한 것이다.
일반적인 기록 시스템은 변조 코드를 사용하는데, 변조 코드는 기록 시스템의 재생부에서 인접 심벌 간의 간섭에 의해 야기되는 재생 신호의 왜곡을 저감하고 원활한 타이밍 복원을 제공하기 위해 사용된다.
이때의 변조 코드를 (d, k)로 표현할 수 있는데, 이를 런 길이 제한(run length limit, RLL) 코드라고 한다. 여기서, d 는 변조 코드의 1과 1사이에 존재할 수 있는 0의 최소 개수를 의미하는 구속 조건으로, 인접 심벌 간 간섭에 의해 야기되는 신호의 왜곡을 저감시켜 주기 위한 조건이다. 또한, k는 1과 1사이에 존재할 수 있는 0의 최대 개수를 의미하는 구속 조건으로, 타이밍 복원을 위한 조건이다.
변조 코드 디자인 시 k-구속 조건을 부가하는 방법 중 변조 코드 인코 더(encoder)의 출력인 채널 시퀀스를 관찰한 후 k-구속 조건을 위반하는 시퀀스가 관찰이 되면 그 위치에서 데이터 0을 1로 바꾸어 k-구속 조건을 부가하는 비트 플립(bit flip) 방법이 있다.
즉, 비트 플립 방법은 채널 시퀀스에 에러를 가하여 k-구속 조건을 부가하는 방법이다. 이 방법은 기록매체에 기록되기 전의 시퀀스인, 채널 시퀀스에 에러가 가하는 방법이므로 기록매체에 기록되는 시퀀스에는 에러가 포함하게 된다.
따라서 이러한 비트 플립 방법에서 비트 플립이 빈번하게 발생할 경우, 복조 시 원래의 데이터의 복원이 어렵고, 복원이 가능한 경우에도 기록 밀도의 향상에 한계가 존재하는 문제점이 있다. 특히, 기록 시스템을 위한 변조 코드들은 디자인 특성상 디코딩 시 한 비트의 에러가 여러 비트의 에러를 야기하는 에러 전달 특성을 가지게 되므로 이러한 문제점은 더욱 심각해 진다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 원래의 데이터의 복원이 용이하며, 기록밀도를 향상시킬 수 있는 변조방법과 변조방법에서 야기된 에러를 효율적으로 정정하는 데이터 에러 정정 방법 및 에러 정정 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위해 본 발명에 따른 데이터 에러 정정방법은 패러티 체크 매트릭스(parity check matrix)를 이용하여 수신 데이터의 에러 비트 를 검출하는 단계, 에러 비트가 비트 플립에 의한 에러인지의 여부를 판단하는 단계, 및 에러가 런 길이 제한 조건의 부가를 위한 비트 플립에 의한 에러인 경우, 에러 비트를 정정하는 단계를 포함한다.
비트 플립에 의한 에러인지의 여부를 판단하는 단계는, 에러 비트의 값을 체크하는 단계, 및 에러 비트의 값이 1인 경우, 수신 데이터의 런 길이 제한 조건의 존재 여부를 판단하는 단계를 포함할 수 있다.
런 길이 제한 조건의 존재 여부를 판단하는 단계는, 에러 비트의 앞과 뒤의 연속되는 0 비트의 개수를 체크함으로써 이루어질 수 있다.
연속되는 0 비트의 개수는 수신 데이터에 부가된 런 길이 제한 조건 및 RMTR(repeated minimum transition run) 조건에 의해 결정될 수 있다.
비트 플립에 의한 에러인지의 여부를 판단하는 단계는, 에러 비트의 검출 빈도를 체크하는 단계를 더 포함할 수 있다.
에러 비트의 검출 빈도가 가장 큰 에러 비트를 비트 플립에 의한 에러로 판단할 수 있다.
에러 비트를 정정하는 단계는 에러 비트를 1에서 0으로 정정하여 수행될 수 있다.
에러 비트를 정정하는 단계는 에러 비트의 확률 값의 부호를 변환하여 수행될 수 있다.
수신 데이터의 에러 비트를 검출하는 단계는, 패러티 체크 매트릭스로부터 신드롬 벡터(syndrome vector)를 계산하여 수신 데이터의 에러 발생 여부를 판단하 는 단계를 포함할 수 있다.
한편, 본 발명에 따른 데이터 에러 정정 장치는 패러티 체크 매트릭스를 이용하여 수신 데이터의 에러 비트를 검출하는 에러 검출부, 에러 비트가 비트 플립에 의한 에러인지의 여부를 판단하는 에러 판단부, 및 에러가 런 길이 제한 조건의 부가를 위한 비트 플립에 의한 에러인 경우, 에러 비트를 정정하는 에러 정정부를 포함한다.
에러 판단부는, 에러 비트의 값을 체크하고 에러 비트의 값이 1인 경우, 수신 데이터의 런 길이 제한 조건의 존재 여부를 판단할 수 있다.
에러 판단부는 에러 비트의 앞과 뒤의 연속되는 0 비트의 개수를 체크하여 런 길이 제한 조건의 존재 여부를 판단할 수 있다.
연속되는 0 비트의 개수는 수신 데이터에 부가된 런 길이 제한 조건 및 RMTR(repeated minimum transition run) 조건에 의해 결정될 수 있다.
에러 판단부는 에러 비트의 검출 빈도를 체크할 수 있다.
에러 판단부는 에러 비트의 검출 빈도가 가장 큰 에러 비트를 비트 플립에 의한 에러로 판단할 수 있다.
에러 정정부는 에러 비트를 1에서 0으로 정정할 수 있다.
에러 정정부는 에러 비트의 확률 값의 부호를 변환할 수 있다.
에러 검출부는 패러티 체크 매트릭스로부터 신드롬 벡터를 계산하여 수신 데이터의 에러 발생 여부를 판단할 수 있다.
본 발명은 k-구속 조건을 부가 하기 위한 보조 테이블을 필요로 하지 않으며, 비트 플립에 의한 k-구속 조건 변화를 용이하게 할 수 있고, 비트 플립에 의한 에러 전달이 존재하지 않는 효과를 갖는다.
또한, 본 발명은 변조 코드 인코딩 과정 후 비트 플립에 의한 k-구속 조건 부가 과정에서 야기된 에러를 효율적으로 정정하는 효과를 갖는다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다. 본 명세서에서 데이터 기록장치 또는 재생장치라 함은, 기록매체를 이용하여 데이터를 기록하거나 기록된 데이터를 재생하는 것이 가능한 모든 장치를 의미한다. 또한, 본 명세서에서 기록매체라 함은, 데이터가 기록되어 있거나 기록하는 것이 가능한 모든 매체를 의미하며, 구체적으로는 광 디스크를 예로 들 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 기록장치의 블록도이다. 이하에서 도 1을 참조하여 본 발명의 실시예에 따른 데이터 기록장치에 대하여 설명한다. 도시한 바와 같이, 본 발명의 실시예에 따른 기록장치는 변조부(100)와 광학부(200)를 포함한다.
변조부(100)는 입력 데이터를 변조하여 변조 데이터를 생성하고, 광학부(200)는 변조부(100)에서 생성된 변조 데이터를 기록매체(300)에 기록한다. 이때, 광학부(200)는 광 픽업(pick up)으로 구성될 수 있다.
도 1에 도시한 바와 같이, 변조부(100)는 LDPC(low density parity check code) 인코더(10), RLL 인코더(11), 비트 플리퍼(bit flipper, 12) 및 프리코더(precoder, 14)를 포함한다.
LDPC 인코더(10)는 입력되는 데이터를 에러 정정을 수행하기 위한 LDPC 인코딩 방식을 이용하여 인코딩한다.
RLL 인코더(11)는 LDPC 인코더(10)로부터 출력된 데이터를 RLL 코드를 이용하여 변조한다. 도 2는 RLL 인코더(11)에서 사용이 가능한 변조 테이블의 일례를 나타낸다. 이때, 도 2의 변조 테이블은 (1, ∞, 2)의 구속 조건을 갖는 패러티 보완(parity complementary) 코드이다. 즉, 변조 테이블에 의해 생성되는 채널 시퀀스는 1과 1 사이에 최소 1개의 0이 존재하며, 무한대의 0이 존재할 수 있다. 또한, RMTR(repeated minimum transition run)은 2가 된다. 변조 테이블은 적어도 하나의 레지스터를 포함하며, 각각의 레지스터는 입력 코드에 상응하는 코드 워드와 다음 레지스터를 지정하는 정보를 포함한다.
비트 플리퍼(12, bit flipper)는 RLL 인코더(11)에 의해 생성된 채널 시퀀스가 런 길이 제한(Run Length Limit, RLL) 조건에 위배되는 경우, 채널 시퀀스에 포함되는 비트 중 런 길이 제한 조건의 위반이 발생하는 위치보다 앞의 위치에서 비트 플립(bit flip)을 실시하여 런 길이 제한 조건을 부가한다. 이에 대하여는 후술하도록 한다.
프리코더(14)는 RLL 인코더(11) 및 비트 플리퍼(12)에 의해 생성된 데이터를 NRZI(Non Return to Zero Invert) 신호로 변환하여 광학부(200)에 전달한다. 광학부(200)는 광 픽업을 이용하여 변조된 데이터를 기록매체(300)에 기록한다.
이하에서는 본 발명의 실시예에 따른 데이터 변조방법을 상세하게 설명한다. 먼저, 도 2에서 예시한 변조 테이블을 이용하여 입력되는 비트들에 대응하는 채널 시퀀스를 생성한다. 상기한 바와 같이, 도 2의 변조 테이블은 (1, ∞, 2) 패러티 보완(parity complementary) 코드를 생성한다.
도 2에서는 코드율(code rate)이 2/3인 경우, 즉 2 비트(bit)의 입력 코드에 대하여 3 비트의 코드 워드(codeword)를 생성하는 변조 테이블을 예시한다. 또한, 도 2에서는 변조 테이블이 5개의 스테이트(state)로 각각 구분되는 5개의 레지스터(register)를 포함하는 경우의 변조방법을 예시한다. 그러나 본 발명이 여기에 한정되는 것은 아니며 본 발명은 이와 다른 형태의 변조 테이블을 사용하는 것에도 적용이 가능하다.
도 2를 참조하면, 초기 설정된 스테이트에서 초기 입력 코드에 상응하는 코드 워드를 출력하고, 변조 테이블에 지정된 다음 스테이트(next state)로 이동하여 다음의 입력 코드에 대한 코드 워드들을 순차적으로 발생시킨다.
예를 들어, 변조 코드가 S1에서 인코딩을 시작한다고 가정하고, 변조 코드 인코더의 입력 시퀀스가 [10 10 10]이라 할 때, 도 2에 따라 초기 입력 코드 [10]에 대한 채널 코드는 [000]이 되고, 다음 스테이트는 S1이 된다. 따라서 다음 입력 코드 [10]에 대한 채널 코드 또한 [000]이 된다. 이와 같은 과정에 따라 생성된 채널 시퀀스는 [000, 000, 000]이 된다.
한편, 이와 같이 생성된 채널 시퀀스에 있어서 시스템의 원활한 타이밍 복원을 위해서는 채널 시퀀스에 k-구속 조건 즉, 1과 1 사이에 존재하는 최대 0의 개수 조건을 부가하는 것이 필요하다.
본 실시예에서는 비트 플립 방법을 사용하여 k-구속 조건을 부가한다. 이때, k-구속 조건을 부가하는 과정에서 디자인된 변조 코드의 다른 구속 조건을 위반하지 않도록 하기 위한 비트 플립 위치의 선택이 필요하다.
비트 플립은 기록매체에 데이터가 기록되기 전에 생성된 채널 시퀀스에 에러를 부가하는 방법이다. 따라서 기록매체에 기록되는 시퀀스는 에러를 포함하게 된다. 이때, 본 발명의 실시예에 따른 변조방법에 의하면 발생하는 에러의 개수는 플립된 비트 수와 동일하다.
비트 플립에 의해 형성된 에러의 정정은 디코딩 부의 에러 정정 알고리즘에 의해 수행되는데, 비트 플립 회수의 증가는 에러 정정 알고리즘의 부가 정보의 증가를 가져오게 되므로 디코딩 시 효율이 저하된다. 따라서 비트 플립의 회수를 적절한 수로 제한하는 것이 필요하다.
이 경우, k값이 작을수록 비트 플립 회수는 증가하게 되므로, 이를 고려하여 k-구속 조건을 결정하며, k-구속 조건을 비트 플립 회수의 통계적 검사에 근거하여 설정할 수 있다. 또한, k 값의 결정은 비트 플립 회수 즉, 가해진 에러의 수가 에러 정정 코드의 정정 능력 안에 있도록 결정하는 것이 바람직하다. 또한, k 값은 디코딩 시 에러 전달을 발생하지 않도록 하는 비트 플립 위치의 존재 유무에 따라 결정될 수 있다.
일례로, 상기한 채널 시퀀스에 대하여 k 값을 7 내지 10으로 설정할 수 있다. 이하에서는 k값이 10, 9, 7인 경우를 예로 도 3a 내지 도 5c를 참조하여 비트 플립 방법을 설명하도록 한다.
먼저, 도 3a 내지 도 3c를 참조하여 k값이 10인 경우의 비트 플립 방법을 설명하도록 한다. 상기한 변조 테이블에서 생성된 채널 시퀀스는 그 앞에 위치하는 시퀀스와 그 뒤에 오는 시퀀스와의 관계에 따라 k-구속 조건 10에 위반될 수 있다. 이러한 채널 시퀀스에 대하여 비트 플립을 실시함으로써, 생성된 채널 시퀀스에 k- 구속 조건 10을 부가한다.
도 3a 내지 도 3c는 K가 10인 경우 비트 플립을 실시하는 예를 나타낸다. 상기와 같이 k값이 정해진 경우, 비트 플립 위치를 결정한다. 이때, 채널 시퀀스에 k-구속을 부가하기 위한 비트 플립 위치는 디코딩 시 에러 전달이 없도록 선택될 수 있다.
디코딩 시 에러 전달을 야기하기 않기 위해 비트 플립의 위치는 k-구속 조건 위반 위치와 코드워드의 길이에 근거하여 결정될 수 있다. 보다 구체적으로, 위반 위치를 코드워드로 나눈 후 그 나머지 값에 의해 결정할 수 있다.
예를 들어, 위반 위치를 코드워드로 나눈 나머지 값이 0이면, 비트 플립 위치는 위반 위치보다 4비트 앞이 되며, 나머지 값이 1이면, 비트 플립 위치는 위반 위치보다 2비트 앞이 되고, 나머지 값이 2이면, 비트 플립 위치는 위반 위치보다 3비트 앞이 된다.
도 3a에서 k-구속 조건 10의 위반 위치는 14가 된다. 또한, 변조 테이블에 의한 코드워드의 길이는 3이 된다. 이때, 위반 위치를 코드워드로 나눈 나머지는 2가 되므로, 비트 플립 위치는 위반 위치인 14보다 3비트 앞인 11이 된다. 이와 같은 비트 플립에 의해 채널 시퀀스는 k 구속 조건 10이 부가된 시퀀스가 된다. 이 경우, 디코딩 시 에러 전달을 야기하기 않고, d, r 구속 조건 즉, 1과 1사이 존재하는 최소 0의 개수 조건과 RMTR 조건은 각각 d=1, r=2을 만족하게 된다.
도 3b의 경우, k-구속 조건 10의 위반 위치는 13이 된다. 따라서 위반 위치를 코드워드로 나눈 나머지는 1이 되므로, 비트 플립 위치는 위반 위치인 13보다 2비트 앞인 11이 된다. 이와 같은 비트 플립에 의해 채널 시퀀스는 k 구속 조건 10이 부가된 시퀀스가 된다. 이 경우, 비트 플립에 의해 디코딩 시 에러 전달을 야기하기 않으며, d, r 구속 조건 d=1, r=2을 만족하게 된다.
도 3c의 경우, k-구속 조건 10의 위반 위치는 12가 된다. 따라서 위반 위치를 코드워드로 나눈 나머지는 0이 되므로, 비트 플립 위치는 위반 위치인 12보다 4비트 앞인 8이 된다. 이와 같은 비트 플립에 의해 채널 시퀀스는 k 구속 조건 10이 부가된 시퀀스가 된다. 이 경우, 비트 플립에 의해 디코딩 시 에러 전달을 야기하기 않으며, d, r 구속 조건 d=1, r=2을 만족하게 된다.
이하에서는 k값이 9인 경우의 비트 플립 방법을 설명하도록 한다. 상기한 변조 테이블에 의해 생성된 채널 시퀀스는 그 앞에 위치하는 시퀀스와 그 뒤에 오는 시퀀스와의 관계에 따라 k-구속 조건 9에 위반된다. 비트 플리퍼(12)는 이러한 채널 시퀀스에 대하여 비트 플립을 실시함으로써, 생성된 채널 시퀀스에 k- 구속 조건 9를 부가한다.
도 4a 내지 도 4c는 K가 9인 경우 비트 플립을 실시하는 예를 나타낸다. 도 4a 내지 도 4c를 참조하여 비트 플립을 실시하는 방법을 상세하게 설명한다. 상기 한 바와 같이, 채널 시퀀스에 k-구속을 부가하기 위한 비트 플립 위치는 디코딩 시 에러 전달이 없도록 선택된다.
먼저, 채널 시퀀스에 k=9라는 구속 조건을 부가 하기 위해 디코딩 시 에러 전달을 야기하기 않는 특정 비트 플립 위치를 선택한다. 디코딩 시 에러 전달을 야기하기 않기 위해 비트 플립의 위치는 k-구속 조건 위반 위치와 코드워드의 길이에 근거하여 결정될 수 있다.
도 4a에서 k-구속 조건 9의 위반 위치는 13이 된다. 또한, 변조 테이블에 의한 코드워드의 길이는 3이 된다. 이때, 위반 위치를 코드워드로 나눈 후 그 나머지 값에 의해 결정한다.
예를 들어, 위반 위치를 코드워드로 나눈 나머지 값이 0이면, 비트 플립 위치는 위반 위치보다 4비트 앞이 되며, 나머지 값이 1이면, 비트 플립 위치는 위반 위치보다 2비트 앞이 되고, 나머지 값이 2이면, 비트 플립 위치는 위반 위치보다 3비트 앞이 된다.
도 4a의 경우 나머지는 1이 되므로, 비트 플립 위치는 위반 위치인 13보다 2비트 앞인 11이 된다. 이와 같은 비트 플립에 의해 채널 시퀀스는 k 구속 조건 9가 부가된 시퀀스가 된다. 이 경우, 디코딩 시 에러 전달을 야기하기 않고, d, r 구속 조건 d=1, r=2을 만족하게 된다.
도 4b의 경우, k-구속 조건 9의 위반 위치는 12가 된다. 따라서 나머지는 0이 되므로, 비트 플립 위치는 위반 위치인 12보다 4비트 앞인 8이 된다. 이와 같은 비트 플립에 의해 채널 시퀀스는 k 구속 조건 9가 부가된 시퀀스가 된다. 이 경우, 비트 플립에 의해 디코딩 시 에러 전달을 야기하기 않으며, d, r 구속 조건 d=1, r=2을 만족하게 된다.
도 4c의 경우, k-구속 조건 9의 위반 위치는 11이 된다. 따라서 나머지는 2가 되므로, 비트 플립 위치는 위반 위치인 11보다 3비트 앞인 8이 된다. 이와 같은 비트 플립에 의해 채널 시퀀스는 k 구속 조건 9가 부가된 시퀀스가 된다. 이 경우, 비트 플립에 의해 디코딩 시 에러 전달을 야기하기 않으며, d, r 구속 조건 d=1, r=2을 만족하게 된다.
이하에서는 k값이 7인 경우의 비트 플립 방법을 설명하도록 한다. 상기한 변조 테이블에 의해 생성된 채널 시퀀스는 그 앞에 위치하는 시퀀스와 그 뒤에 오는 시퀀스와의 관계에 따라 k-구속 조건 7에 위반된다. 비트 플리퍼(12)는 이러한 채널 시퀀스에 대하여 비트 플립을 실시함으로써, 생성된 채널 시퀀스에 k- 구속 조건 7를 부가한다.
도 5a 내지 도 5c는 K가 7인 경우 비트 플립을 실시하는 예를 나타낸다. 도 5a 내지 도 5c를 참조하여 비트 플립을 실시하는 방법을 상세하게 설명한다. 상기한 바와 같이, 채널 시퀀스에 k-구속을 부가하기 위한 비트 플립 위치는 디코딩 시 에러 전달이 없도록 선택된다.
먼저, 채널 시퀀스에 k=7이라는 구속 조건을 부가 하기 위해 디코딩 시 에러 전달을 야기하기 않는 특정 비트 플립 위치를 선택한다. 디코딩 시 에러 전달을 야기하기 않기 위해 비트 플립의 위치는 k-구속 조건 위반 위치와 코드워드의 길이에 근거하여 결정될 수 있다.
도 5a에서 k-구속 조건 7의 위반 위치는 11이 된다. 또한, 변조 테이블에 의한 코드워드의 길이는 3이 된다. 이때, 위반 위치를 코드워드로 나눈 후 그 나머지 값에 의해 결정한다.
예를 들어, 위반 위치를 코드워드로 나눈 나머지 값이 0이면, 비트 플립 위치는 위반 위치보다 1비트 앞이 되며, 나머지 값이 1이면, 비트 플립 위치는 위반 위치보다 2비트 앞이 되고, 나머지 값이 2이면, 비트 플립 위치는 위반 위치보다 3비트 앞이 된다.
도 5a의 경우 나머지는 2가 되므로, 비트 플립 위치는 위반 위치인 11보다 3비트 앞인 8이 된다. 이와 같은 비트 플립에 의해 채널 시퀀스는 k 구속 조건 7이 부가된 시퀀스가 된다. 이 경우, 디코딩 시 에러 전달을 야기하기 않고, d, r 구속 조건 d=1, r=2을 만족하게 된다.
도 5b의 경우, k-구속 조건 7의 위반 위치는 10이 된다. 따라서 나머지는 1이 되므로, 비트 플립 위치는 위반 위치인 10보다 2비트 앞인 8이 된다. 이와 같은 비트 플립에 의해 채널 시퀀스는 k 구속 조건 7이 부가된 시퀀스가 된다. 이 경우, 비트 플립에 의해 디코딩 시 에러 전달을 야기하기 않으며, d, r 구속 조건 d=1, r=2을 만족하게 된다.
도 5c의 경우, k-구속 조건 7의 위반 위치는 9가 된다. 따라서 나머지는 0이 되므로, 비트 플립 위치는 위반 위치인 9보다 1비트 앞인 8이 된다. 이와 같은 비트 플립에 의해 채널 시퀀스는 k 구속 조건 7이 부가된 시퀀스가 된다. 이 경우, 비트 플립에 의해 디코딩 시 에러 전달을 야기하기 않으며, d, r 구속 조건 d=1, r=2을 만족하게 된다.
상기의 예들에서, 비트 플립을 실시하여 채널 시퀀스를 변환한다고 하더라도, 디코딩 후 에러 개수는 비트 플립의 회수와 동일함을 확인할 수 있다. 변조 테이블에 의해 생성된 코드는 k-구속 조건을 위반하는 채널 시퀀스가 많이 존재하지만, 상기와 같은 방법에 의해 k-구속 조건과, d-구속 조건 및 RMTR을 만족하는 채널 시퀀스로 변환이 가능하다. 또한, 본 발명의 실시예에 따른 변조방법에 의하면 k-구속 조건을 부가하기 위한 별도의 보조 테이블을 필요로 하지 않는다. 따라서 본 실시예에 따른 변조방법은 보다 우수한 직류 억압 성능을 가질 수 있다.
도 6은 본 발명의 실시예에 따른 데이터 재생장치의 블록도이다. 도시한 바와 같이, 데이터 재생장치는 크게 광학부(200)와 복조부(400)를 포함한다. 광학부(200)는 광 픽업으로 구성될 수 있으며, 복조부(400)는 등화기(16), PRML(partial response maximum likelihood) 디코더(18), SISO(soft-in-soft-out)-RLL 디코더(20), LDPC 디코더(22), 에러 정정 장치(24) 및 HIHO(hard-in-hard-out)-RLL 디코더(26)를 포함한다.
광학부(200)는 기록매체(300)에 빛을 방사하고, 반사된 빛을 수신함으로써 기록매체(300)에 기록된 마크들의 길이와 배열을 판독하고, 마크들의 길이와 배열에 상응하는 RF 신호들을 출력한다.
등화기(16)는 광학부(200)로부터 출력된 하나의 RF 신호를 높이고(boost), RF 신호의 파형의 등화(equalization)를 위해 RF 신호에 포함된 노이즈 주파수 성분(noise frequency component)을 끊는다(cut off).
PRML 디코더(18)는 등화기(16)로부터 수신된 RF 신호를 바탕으로 PRML 방법에 의해 2진 데이터를 디코딩한다. PRML 방법은 하나의 RF 신호에 가장 가까운 하나의 예상 파형(expected waveform)을 확인하기(identify) 위해 그 RF 신호를 모든 예상 파형들과 비교함으로써 2진 데이터를 디코딩하는 방법이다.
SISO-RLL 디코더(20)는 코드워드의 확률값을 나타내는 데이터를 PRML 디코더(18)로부터 입력 받아 데이터 워드를 구성하는 각각의 비트의 확률을 나타내는 값인 LLR(Log Likelihood Ratio)을 출력한다.
LDPC 디코더(22)는 SISO-RLL 디코더(20)로부터 출력된 소프트 값을 수신하여 소정의 인코딩 방식에 대응하여 반복 소프트 디코딩을 수행하고 디코딩된 데이터를 출력한다.
에러 정정 장치(24)는 비트 플립에 의한 에러를 검출하여 정정한다. 에러 정정 장치(24)의 상세한 구성과 에러 정정 장치(24)에 의한 에러 정정 방법은 후술하기로 한다.
도 6에서는 에러 정정 장치(24)가 LDPC 디코더(22)와 HIHO-RLL 디코더(26)의 사이에 위치하는 것으로 도시하였으나, 에러 정정 장치(24)는 이와 달리 SISO-RLL 디코더(20)와 LDPC 디코더(22)의 사이에 배치되는 것도 가능하다.
HIHO-RLL 디코더(26)는 LDPC 디코더(22)로부터 출력된 소프트 값을 수신하여 이에 대한 하드 값을 판정한다.
도 7은 본 발명의 제1 실시예에 따른 에러 정정 장치(24)의 블록도이다. 도 7에 도시한 바와 같이, 본 실시예에 따른 데이터 에러 정정 장치(24)는 에러 검출 부(240), 에러 판단부(242) 및 에러 정정부(244)를 포함한다.
에러 검출부(240)는 패러티 체크 매트릭스(H)로부터 신드롬 벡터(S=CHT)를 계산하여 수신 데이터의 에러 발생 여부를 판단하고, 이를 검출한다. 여기서, T 는 트랜스포즈(transpose)를 의미한다.
에러 판단부(242)는 에러 검출부(240)에서 검출한 에러 비트가 상기한 비트 플립에 의한 에러인지의 여부를 판단한다. 이때, 에러 판단부(242)는 에러 비트의 검출 빈도를 체크하여, 에러 비트의 검출 빈도가 상대적으로 큰 에러 비트를 비트 플립에 의한 에러로 판단할 수 있다.
또한, 비트 플립에 의한 에러인지의 여부는 0을 만족하지 않는 패리티 체크 방정식(parity check equation)을 에러 판단부(242)는 에러 비트의 값을 체크하여 에러 비트의 값이 1인 경우, 수신 데이터의 런 길이 제한 조건의 존재 여부를 판단한다.
또한, 에러 비트의 앞과 뒤의 연속되는 0 비트의 개수를 체크하여 런 길이 제한 조건이 존재하는 지의 여부를 판단할 수 있다. 즉, 비트들의 연속적인 0들의 개수가 각각 미리 설정된 개수 이상인지를 조사한다. 만약, 1인 수신 비트를 중심으로 이전 및 뒤의 비트들의 연속적인 0들의 개수가 미리 설정된 개수 이상이라면, 그 비트의 1을 0을 바꾸어 정정을 수행한다.
이때. 에러 비트의 앞과 뒤에서 연속되는 0 비트의 개수는 변조 시 수신 데이터에 부가된 런 길이 제한 조건 및 RMTR(repeated minimum transition run) 조건 에 의해 결정될 수 있다.
에러 정정부(244)는 에러 비트가 상기한 비트 플립에 의한 에러인 경우, 에러 비트를 1에서 0으로 정정한다.
도 8은 본 발명의 실시예에 따른 데이터 에러 정정 방법을 나타낸 순서도이다. 이하에서 도 8을 참조하여 본 발명의 제1 실시예에 따른 데이터 에러 정정 방법에 대하여 상세하게 설명한다.
먼저, 패리티 체크 매트릭스에 의해 수신된 시퀀스(c)에 대한 신드롬 벡터(S)를 체크(S100)하고, 신드롬 벡터(S)가 0 인지의 여부를 판단(S110)한다. 도 9는 패리티 체크 매트릭스와 신드롬 벡터의 일례를 도시한 것이다. 이때, 신드롬 벡터가 0이면, 수신데이터에 에러가 발생하지 않았거나, 에러가 발생했더라도, 에러를 검출하지 못했다는 것을 의미한다. 따라서 이 경우 데이터 에러의 정정을 완료하고, 데이터 재생을 위한 다음 프로세스를 진행(S120)한다. 한편, 신드롬 벡터(S)가 0 벡터가 아니라면, 수신된 데이터에 에러가 발생했다는 것을 의미한다.
신드롬 벡터가 0벡터가 아닌 경우 즉, 수신된 데이터에 에러가 발생한 경우에는 0을 만족하지 않는 패러티 체크 방정식을 구성하는 수신 데이터 중 상대적으로 빈도수가 큰 수신 비트들 즉, 주요(majority) 비트들을 검색(S130)한다. 이와 같이 빈도수가 큰 수신 비트들은 비트 플립에 의해 발생한 에러 비트일 가능성이 높다. 따라서 이러한 비트들을 대상으로 비트 플립에 의한 에러 비트인지의 여부를 판단하게 된다.
다음으로, 상기한 주요 비트들의 비트 값이 1인지 여부를 체크(S140)한다. 상기한 바와 같이, k-구속 조건의 부가를 위한 비트 플립인 경우에는 0을 1로 변환한 것이므로, 주요 비트의 비트 값이 1이 아닌 경우에는 이를 비트 플립에 의한 에러 비트로 판단할 수 없으므로 데이터 에러 정정을 완료하고 다음 프로세스를 진행(S150)한다.
만약 주요 비트들의 비트 값이 1이면, 1인 수신 비트를 중심으로 이전 및 다음 비트들의 연속적인 0들의 개수가 각각 미리 설정된 개수 이상인지를 판단(S160)한다. 도 10은 이러한 과정을 개략적으로 도시한 것이다. 상기에서 설명한 k-구속 조건의 부가를 위한 비트 플립의 경우, 특정한 조건에 따라 k-구속 조건을 위반한 위치보다 앞의 비트에 대하여 비트 플립을 실시하였으므로, 에러 비트의 앞과 뒤에는 소정 개수 이상의 연속되는 0이 존재하게 된다.
따라서 1인 수신 비트를 중심으로 이전 및 다음 비트들의 연속적인 0의 개수가 각각 미리 설정된 개수 이상이라면, 1인 에러 비트를 비트 플립에 의한 에러 비트로 판단할 수 있다. 따라서 이러한 조건을 만족하는 에러 비트들의 비트 값을 1에서 0으로 변환하여 에러를 정정(S170)한다.
그러나 이러한 조건을 만족하지 않는 경우에는 이를 비트 플립에 의한 에러로 판단할 수 없으므로 에러 정정을 완료하고 다음 프로세스를 진행(S180)한다.
도 11은 본 발명의 제2 실시예에 따른 데이터 재생장치를 나타낸 블록도이다. 이하에서 상기한 제1 실시예와 동일한 구성 요소에 대하여는 동일한 도면 부호를 사용한다.
도 11에 도시한 바와 같이, 본 실시예에 따른 데이터 재생장치는 광학 부(200)와 복조부(500)를 포함하며, 복조부(500)는 등화기(16), PRML 디코더(18), SISO-RLL 디코더(20), 에러 정정 LDPC 디코더(30) 및 HIHO-RLL 디코더(26)를 포함한다.
본 실시예에 따른 데이터 재생장치는 에러 정정 장치와 LDPC 디코더가 결합된 에러 정정 LDPC 디코더(30)를 포함한다. 이를 제외한 나머지의 구성은 상기한 제1 실시예와 동일하므로 이하에서는 에러 정정 LDPC 디코더(30)에 의한 데이터 에러 정정 방법을 설명하도록 한다.
도 12는 본 발명의 제2 실시예에 따른 데이터 에러 정정 방법을 나타낸 순서도이다. 본 실시예에 따른 데이터 에러 정정 방법은 주어진 만큼의 반복 복호를 수행하고, 반복 복호 과정에 비트 플립이 발생되었다고 의심되는 부분의 비트와 관계된 확률 값들의 부호를 변환한다. 이하에서는 이에 대하여 상세하게 설명하도록 한다.
먼저 수신된 시퀀스를 공지된 합곱 알고리즘(sum-product algorithm)에 의해 디코딩(S200)한다.
다음으로, 패리티 체크 매트릭스에 의해 신드롬 벡터(S)를 체크(S210)하고, 신드롬 벡터(S)가 0 인지의 여부를 판단(S220)한다. 상기한 제1 실시예와 마찬가지로, 신드롬 벡터가 0이면, 수신데이터에 에러가 발생하지 않았거나, 에러가 발생했더라도, 에러를 검출하지 못했다는 것을 의미한다. 따라서 이 경우 데이터 에러의 정정을 완료하고, 데이터 재생을 위한 다음 프로세스를 진행(S230)한다. 한편, 신드롬 벡터(S)가 0 벡터가 아니라면, 수신된 데이터에 에러가 발생했다는 것을 의 미한다.
신드롬 벡터가 0벡터가 아닌 경우에는 0을 만족하지 않는 패러티 체크 방정식을 구성하는 수신 데이터 중 상대적으로 빈도수가 큰 주요(majority) 비트들을 검색(S240)한다.
다음으로, 상기한 주요 비트들의 비트 값이 1인지의 여부를 체크(S250)한다. 상기한 바와 같이, k-구속 조건의 부가를 위한 비트 플립인 경우에는 0을 1로 변환한 것이므로, 주요 비트의 비트 값이 1이 아닌 경우에는 이를 비트 플립에 의한 에러 비트로 판단할 수 없으므로 데이터 에러 정정을 하지 않고, 반복 복호의 완료 여부를 판단(S260)한다.
만약 주요 비트들의 비트 값이 1이면, 1인 수신 비트를 중심으로 이전 및 다음 비트들의 연속적인 0들의 개수가 각각 미리 설정된 개수 이상인지를 판단(S270)한다. 1인 수신 비트를 중심으로 이전 및 다음 비트들의 연속적인 0의 개수가 각각 미리 설정된 개수 이상이라면, 1인 에러 비트를 비트 플립에 의한 에러 비트로 판단할 수 있다. 따라서 이러한 조건을 만족하는 주요 비트 노드들의 사후 확률(posteriori probability) 및 사전 확률(priori probability)의 부호를 변경(S280)한다.
다음으로, 반복 복호의 완료 여부를 판단(S260)하여 반복이 완료된 경우에는 다음 프로세스를 진행(S230)하고, 완료되지 않은 경우에는 합곱 알고리즘에 의해 수신된 시퀀스를 디코딩(S200)한다.
상기와 같이 본 실시예에서 반복 복호를 실시하여 에러 정정 및 디코딩을 수 행하게 된다. 이와 같이, 본 실시예에 따른 데이터 에러 정정 방법은 반복 복호와 확률을 기반으로 동작하므로 보다 우수한 디코딩 및 에러 정정 성능을 발휘할 수 있다.
상기에서 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
도 1은 본 발명의 실시예에 따른 데이터 기록장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 데이터 변조방법에서 채널 시퀀스를 생성하는 변조 테이블의 일례를 나타낸다.
도 3a 내지 도 3c는 K가 10인 경우 비트 플립을 수행하는 방법을 예시한 개략도이다.
도 4a 내지 도 4c는 K가 9인 경우 본 발명의 실시예에서 비트 플립을 수행하는 방법을 예시한 개략도이다.
도 5a 내지 도 5c는 K가 7인 경우 본 발명의 실시예에서 비트 플립을 수행하는 방법을 예시한 개략도이다.
도 6은 본 발명의 실시예에 따른 데이터 재생장치의 블록도이다.
도 7은 본 발명의 실시예에 따른 데이터 에러 정정 장치를 나타낸 블록도이다.
도 8은 본 발명의 실시예에 따른 데이터 에러 정정 방법을 나타낸 순서도이다.
도 9는 본 발명의 다른 실시예에 따른 데이터 재생장치의 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 데이터 에러 정정 장치를 나타낸 블록도이다.
도 11은 본 발명의 다른 실시예에 따른 데이터 에러 정정 방법을 나타낸 순서도이다.

Claims (18)

  1. 패러티 체크 매트릭스(parity check matrix)를 이용하여 수신 데이터의 에러 비트를 검출하는 단계;
    상기 에러 비트가 런 길이 제한 조건의 부가를 위한 비트 플립(bit flip)에 의한 에러인지의 여부를 판단하는 단계; 및
    상기 에러 비트가 상기 비트 플립에 의한 에러인 경우, 상기 에러 비트를 정정하되,
    상기 비트 플립에 의한 에러인지 여부를 판단하는 단계에서, 상기 수신 데이터에 포함된 에러 비트들 중 검출 빈도가 가장 높은 에러 비트를 상기 비트 플립에 의한 에러로 판단하는 것을 특징으로 하는 데이터 에러 정정 방법.
  2. 제1 항에 있어서,
    상기 비트 플립에 의한 에러인지의 여부를 판단하는 단계는,
    상기 에러 비트의 값을 체크하는 단계; 및
    상기 에러 비트의 값이 1인 경우, 상기 수신 데이터의 런 길이 제한 조건의 존재 여부를 판단하는 단계
    를 포함하는 데이터 에러 정정 방법.
  3. 제2 항에 있어서,
    상기 런 길이 제한 조건의 존재 여부를 판단하는 단계는,
    상기 에러 비트의 앞과 뒤의 연속되는 0 비트의 개수를 체크함으로써 이루어 지는 데이터 에러 정정 방법.
  4. 제3 항에 있어서,
    상기 연속되는 0 비트의 개수는 상기 수신 데이터에 부가된 런 길이 제한 조건 및 RMTR(repeated minimum transition run) 조건에 의해 결정되는 데이터 에러 정정 방법.
  5. 제2 항에 있어서,
    상기 비트 플립에 의한 에러인지의 여부를 판단하는 단계는,
    상기 에러 비트의 검출 빈도를 체크하는 단계를 더 포함하는 데이터 에러 정정 방법.
  6. 삭제
  7. 제1 항에 있어서,
    상기 에러 비트를 정정하는 단계는 상기 에러 비트를 1에서 0으로 정정하여 수행되는 데이터 에러 정정 방법.
  8. 제1 항에 있어서,
    상기 에러 비트를 정정하는 단계는 상기 에러 비트의 확률 값의 부호를 변환하여 수행되는 데이터 에러 정정 방법.
  9. 제1 항에 있어서,
    상기 수신 데이터의 에러 비트를 검출하는 단계는,
    상기 패러티 체크 매트릭스로부터 신드롬 벡터(syndrome vector)를 계산하여 상기 수신 데이터의 에러 발생 여부를 판단하는 단계를 포함하는 데이터 에러 정정 방법.
  10. 패러티 체크 매트릭스를 이용하여 수신 데이터의 에러 비트를 검출하는 에러 검출부;
    상기 에러 비트가 런 길이 제한 조건의 부가를 위한 비트 플립에 의한 에러인지의 여부를 판단하되, 상기 수신 데이터에 포함된 에러 비트들 중 검출 빈도가 가장 높은 에러 비트를 상기 비트 플립에 의한 에러로 판단하는 에러 판단부; 및
    상기 에러 비트가 상기 비트 플립에 의한 에러인 경우, 상기 에러 비트를 정정하는 에러 정정부
    를 포함하는 데이터 에러 정정 장치.
  11. 제10 항에 있어서,
    상기 에러 판단부는,
    상기 에러 비트의 값을 체크하고 상기 에러 비트의 값이 1인 경우, 상기 수신 데이터의 런 길이 제한 조건의 존재 여부를 판단하는 데이터 에러 정정 장치.
  12. 제11 항에 있어서,
    상기 에러 판단부는 상기 에러 비트의 앞과 뒤의 연속되는 0 비트의 개수를 체크하여 상기 런 길이 제한 조건의 존재 여부를 판단하는 데이터 에러 정정 장치.
  13. 제12 항에 있어서,
    상기 연속되는 0 비트의 개수는 상기 수신 데이터에 부가된 런 길이 제한 조건 및 RMTR 조건에 의해 결정되는 데이터 에러 정정 장치.
  14. 제11 항에 있어서,
    상기 에러 판단부는 상기 에러 비트의 검출 빈도를 체크하는 데이터 에러 정정 장치.
  15. 삭제
  16. 제10 항에 있어서,
    상기 에러 정정부는 상기 에러 비트를 1에서 0으로 정정하는 데이터 에러 정정 장치.
  17. 제10 항에 있어서,
    상기 에러 정정부는 상기 에러 비트의 확률 값의 부호를 변환하는 데이터 에러 정정 장치.
  18. 제10 항에 있어서,
    상기 에러 검출부는 상기 패러티 체크 매트릭스로부터 신드롬 벡터를 계산하여 상기 수신 데이터의 에러 발생 여부를 판단하는 데이터 에러 정정 장치.
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