KR101376976B1 - 반도체 발광 디바이스 - Google Patents

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Abstract

발광 효율을 향상시킬 수 있는 반도체 발광 디바이스가 개시된다. 이러한 반도체 발광 디바이스는, 반도체 발광 디바이스들은, n-형 반도체층, 양자 우물층, 배리어층 및 p-형 반도체층을 포함한다. 상기 양자 우물층은, 상기 n-형 반도체층 상부에 형성된다. 상기 배리어층은 상기 양자 우물층 상부에 형성된다. 상기 p-형 반도체층은 상기 배리어층 상부에 형성된다. 이때, 상기 배리어층에는, 하나 이상의 p-형 델타 도핑층이 형성된다.

Description

반도체 발광 디바이스{SEMICONDUCTOR LIGHT GENERATING DEVICE}
본 발명은 발광 디바이스에 관한 것으로, 보다 상세히 반도체 발광 디바이스에 관한 것이다.
발광 다이오드 등의 반도체 발광 소자는 환경 친화적이고, 저전력 구동이 가능하며, 또한 작은 사이즈로 구현 가능하다. 이러한 장점들로 인해서, 반도체 발광 소자가 개발된 이후, 이러한 반도체 발광 소자는 여러 분야에서 널리 사용되고 있다. 특히, III-V족 질화물계 양자우물 구조기반 반도체 발광 소자가 개발된 이후, 백색광의 구현이 가능하게 되어, LCD TV의 백라이트는 물론이고, 일반 조명에 이르기 까지 그 활용범위를 점차 확대해 나아가고 있다.
한편, III-V족 질화물계 양자우물 구조기반 반도체 발광 소자에 대해서, 그 발광 효율을 높이고자 하는 노력이 계속되고 있다. 그 중, 하나의 기술로 전자 차단층(Electron blocking layer: EBL)의 도입을 들 수 있다.
도 1은 종래 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다.
도 1을 참조하면, 전자 차단층은 양자 우물을 통과한 전자가 p-형 영역으로 이동하는 것을 차단하여 발광 효율을 향상시킨다.
통상적인 AlGaN 전자 차단층의 구조이다. 도 1에서 볼 수 있는 것처럼 전자 차단층은 경로 a를 따라서 이동하는 전자를 블로킹하여 p-형의 반도체층으로 이동하는 것을 차단하지만, 경로 b를 따라서 p-형 반도체층로부터 주입되는 정공(hole)에 대해서 포텐셜 배리어(Vb)로 작용하게 된다. 따라서, 양자 우물층의 정공밀도를 감소시킴에 따라 발광효율이 낮아지는 원인으로 작용한다. 더욱이, 정공의 유효질량이 무거운 것과 피에조 및 자발분극에 의한 내부장도 정공의 주입 효율을 나쁘게 하는 요인이 된다.
본 발명이 해결하고자 하는 과제는, 발광 효율을 향상시킬 수 있는 반도체 발광 디바이스를 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 의한 반도체 발광 디바이스들은, n-형 반도체층, 양자 우물층, 배리어층 및 p-형 반도체층을 포함한다. 상기 양자 우물층은, 상기 n-형 반도체층 상부에 형성된다. 상기 배리어층은 상기 양자 우물층 상부에 형성된다. 상기 p-형 반도체층은 상기 배리어층 상부에 형성된다. 이때, 상기 배리어층에는, 하나 이상의 p-형 델타 도핑층이 형성된다.
이때, 상기 p-형 델타 도핑층은 상기 양자 우물층에 인접하도록 형성될 수 있다.
또한, 상기 n-형 반도체층, 상기 양자 우물층, 상기 배리어층 및 상기 p-형 반도체층은 각각 GaN, InGaN, AlInGaN 및 AlGaN 중, 적어도 어느 하나를 포함할 수 있다.
또한, 상기 반도체 발광 디바이스는 상기 배리어층과 상기 p-형 반도체층 사이에 형성된 하나 이상의 전자 차단층을 더 포함할 수 있다.
이때, 상기 배리어층에 형성되 상기 p-형 델타 도핑층은 상기 전자 차단층과 10nm이상 이격될 수 있다.
또한, 상기 전자 차단층에는, 하나 이상의 p-형 델타 도핑층이 형성될 수 있다.
또한, 상기 전자 차단층은 AlGaNSb 및 AlGaNAs 중 적어도 어느 하나를 포함할 수 있다.
이때, 상기 AlGaNSb 및 상기 AlGaNAs에서, 알루미늄(Al)의 조성비는 0.3 내지 0.8이며, 안티몬(Sb) 및 비소(As)의 조성비는 0.01 내지 0.1인 범위를 가질 수 있다.
이러한 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 의한 반도체 발광 디바이스들은, 기판, 상기 기판 상에 형성된 n-형 반도체층, 상기 n-형 반도체층 상부에 형성된 양자 우물층, 상기 양자 우물층 상부에 형성된 배리어층, 상기 배리어층 상부에 형성된 하나 이상의 전자 차단층, 및 상기 전자 차단층 상부에 형성된 p-형 반도체층을 포함하고, 상기 전자 차단층에는, 하나 이상의 p-형 델타 도핑층이 형성된다.
이때, 상기 n-형 반도체층, 상기 양자 우물층, 상기 배리어층 및 상기 p-형 반도체층은 각각 GaN, InGaN, AlInGaN 및 AlGaN 중, 적어도 어느 하나를 포함할 수 있다.
한편, 상기 배리어층에는, 하나 이상의 p-형 델타 도핑층이 형성될 수 있다.
이때, 상기 배리어층에 형성된 상기 p-형 델타 도핑층은 상기 양자 우물층에 인접하도록 형성될 수 있다.
또한, 상기 배리어층에 형성되 상기 p-형 델타 도핑층은 상기 전자 차단층과 10nm이상 이격될 수 있다.
한편, 상기 전자 차단층은 AlGaNSb 및 AlGaNAs 중 적어도 어느 하나를 포함할 수 있다.
이때, 상기 AlGaNSb 및 상기 AlGaNAs에서, 알루미늄(Al)의 조성비는 0.3 내지 0.8이며, 안티몬(Sb) 및 비소(As)의 조성비는 0.01 내지 0.1인 범위를 가질 수 있다.
본 발명에 의한 반도체 발광 디바이스와 같이, 배리어 층에 p-형 델타 도핑층을 형성하는 경우, 피에조 효과에 의한 자발 분극으로 인한 활성층의 내부전계를 감소시킴으로써 발광 효율을 향상시킬 수 있다.
또한, 상기 전자 차단층에 상기 p-형 델타 도핑층을 형성함으로써, 전자에 대해서 효과적인 블로킹 효과를 주면서 정공(hole)에 대해서는 효율적인 주입이 가능하다. 상기 p-형 델타 도핑층은 그 내부에 형성된 정공의 에너지 준위가 p-형 전극에서 주입된 정공의 터널링 확률을 높여 줌으로써 내부 양자효율을 증가시켜 발광효율이 향상된다.
또한, 상기 전자 차단층이 AlGaNSb 및 AlGaNAs 중 적어도 어느 하나를 포함하는 경우, 정공의 장벽은 크게 낮추고 전자에만 장벽층을 형성함으로써, 정공의 주입을 증가시켜 내부 양자효율을 증가시켜 발광효율이 향상된다.
또한,이렇게 형성된 전자 차단층에 p-형 델타 도핑층을 더 형성하는 경우, 발광효율을 보다 향상시킬 수 있다.
또한, 배리어층의 p-형 델타 도핑층을 상기 활성층에 인접하게 형성하는 경우, 전자 차단층과의 거리가 최대가 됨으로써 전자와 정공이 배리어층에서 최대한 이격되게 되어 오거(Auger) 재결합 확률을 효율적으로 감소시킬 수 있다.
도 1은 종래 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다.
도 2는 본 발명의 예시적인 일 실시예에 의한 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다.
도 3은 본 발명의 예시적인 다른 실시예에 의한 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다.
도 4는 본 발명의 예시적인 또 다른 실시예에 의한 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다.
도 5는 본 발명의 예시적인 또 다른 실시예에 의한 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에서 막(또는 층) "위에 형성된다", "상에 형성된다"는 의미는 접촉되도록 직접 형성되는 것 이외에, 그 사이에 다른 막 또는 다른 층이 형성될 수도 있음을 의미하여, 막 또는 층 위에 "직접 형성된다"는 의미는 그 사이에 다른 층이 개재되지 못함을 의미한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.
도 2는 본 발명의 예시적인 일 실시예에 의한 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다.
도 2를 참조하면, 본 발명의 예시적인 일 실시예에 의한 반도체 발광 디바이스(100)는 n-형 반도체층(110), 양자 우물층(120), 배리어층(130) 및 p-형 반도체층(150)을 포함한다. 도시되지는 않았으나, 상기 반도체 발광 디바이스(100)는 도 1에서 도시된 전자 차단층(140)을 더 포함할 수도 있다.
상기 n-형 반도체층(110)은 기판(도시안됨) 위에 형성될 수 있다. 예컨대, 상기 기판은 사파이어 기판이 사용될 수 있다. 상기 양자 우물층(120)은, 상기 n-형 반도체층(110) 상부에 형성된다. 상기 배리어층(130)은 상기 양자 우물층(120) 상부에 형성된다. 상기 p-형 반도체층(150)은 상기 배리어층(130) 상부에 형성된다. 이때, 상기 n-형 반도체층(110), 상기 양자 우물층(120), 상기 배리어층(130) 및 상기 p-형 반도체층(150)은 각각 GaN, InGaN, AlInGaN 및 AlGaN 중, 적어도 어느 하나를 포함할 수 있다. 일반적으로 인듐(In)의 함유량을 증가시킬수록 밴드갭이 작아지고, 알루미늄(Al)의 함유량을 증가시킬수록 밴드갭이 증가한다. 따라서, 본 실시예에서는 예컨대 양자 우물층(120)으로 InGaN을 이용하고, 상기 배리어층(130)으로 AlGaN을 이용한다.
한편, 상기 배리어층(130)에는, 하나 이상의 p-형 델타 도핑층(131)이 형성된다. 상기 p-형 델타 도핑층(131)은 상기 양자 우물층(120)에 인접하게 형성될 수 있다. 상기 배리어층(130)이 양자 우물층(120)에 인접하게 형성되는 경우, 양장 우물층(120)의 장벽 높이를 증가시켜, 전자가 양자 우물층(120)으로 부터 배리어층(130)으로 전이되는 확률을 감소시킬 수 있으며, 또한 p-형 델타 도핑층(131)은 피에조 효과와 자발분극으로 인한 양자 우물층(120)에서의 내부 전계를 감소시킴으로써 내부 양자효율을 증가시킬 수 있다.
도 3은 본 발명의 예시적인 다른 실시예에 의한 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다.
도 3을 참조하면, 본 발명의 예시적인 다른 실시예에 의한 반도체 발광 디바이스(100)는 n-형 반도체층(110), 양자 우물층(120), 배리어층(130), 전자 차단층(140) 및 p-형 반도체층(150)을 포함한다. 상기 n-형 반도체층(110)은 기판(도시안됨) 위에 형성될 수 있다. 예컨대, 상기 기판은 사파이어 기판이 사용될 수 있다. 상기 양자 우물층(120)은, 상기 n-형 반도체층(110) 상부에 형성된다. 상기 배리어층(130)은 상기 양자 우물층(120) 상부에 형성된다. 상기 전자 차단층(140)은 상기 배리어층(130) 상부에 형성된다. 상기 p-형 반도체층(150)은 상기 전자 차단층(140) 상부에 형성된다. 이때, 상기 n-형 반도체층(110), 상기 양자 우물층(120), 상기 배리어층(130), 상기 전자 차단층(140) 및 상기 p-형 반도체층(150)은 각각 GaN, InGaN, AlInGaN 및 AlGaN 중, 적어도 어느 하나를 포함할 수 있다. 일반적으로 인듐(In)의 함유량을 증가시킬수록 밴드갭이 작아지고, 알루미늄(Al)의 함유량을 증가시킬수록 밴드갭이 증가한다. 따라서, 본 실시예에서는 예컨대 양자 우물층(120)으로 InGaN을 이용하고, 상기 배리어층(130)으로 AlGaN을 이용한다.
한편, 상기 전자 차단층(140)에는 하나 이상의 p-형 델타 도핑층(141)이 형성된다. 이와 같이, 전자 차단층(141)에 p-형 델타 도핑층(141)을 형성하는 경우, 전자에 대한 효과적인 블로킹 효과를 주면서, 정공에 대해서는 효과적인 투과를 가능하게 한다. 즉, p-형 델타 도핑층(141) 내에 형성된 정공의 에너지 준위가 p-형 전극에서 주입된 정공의 터널링 확률을 높여 주게 되어 내부 양자 효율을 증가시킬 수 있다.
도 4는 본 발명의 예시적인 또 다른 실시예에 의한 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다. 도 4에서 도시된 반도체 발광 디바이스는 도 3에서 도시된 반도체 발광 디바이스에 도 2에서 도시된 p-형 델타 도핑층(131)을 추가적으로 형성하였다. 그러나, 이와 같이 배리어층(130)에 p-형 델타 도핑층(131)을 형성하고, 전자 차단층(140)에 p-형 델타 도핑층(141)을 형성하면, 앞선 효과들 뿐 아니라, 보다 상승적인 효과를 기대할 수 있다. 앞선 설명들과 반복되는 설명은 생략한다.
도 4를 참조하면, 본 발명의 예시적인 다른 실시예에 의한 반도체 발광 디바이스(100)는 n-형 반도체층(110), 양자 우물층(120), 배리어층(130), 전자 차단층(140) 및 p-형 반도체층(150)을 포함한다. 상기 배리어층(130)에는, 하나 이상의 p-형 델타 도핑층(131)이 형성된다. 상기 p-형 델타 도핑층(131)은 상기 양자 우물층(120)에 인접하게 형성될 수 있다. 또한, 상기 배리어층(130)에 형성되 상기 p-형 델타 도핑층(131)은 상기 전자 차단층(140)과 10nm이상 이격될 수 있다. 또한, 상기 전자 차단층(140)에는, 하나 이상의 p-형 델타 도핑층(141)이 형성된다.
델타 도핑에 의해 형성된 포텐셜을 다음의 수학식 1과 같이 주어진다. [D. Ahn, Phys. Rev. 48, 7981 (1993)].
Figure 112012052191117-pat00001
여기서 는 델타 도핑층의 표면 전하 밀도이다. Hole의 에너지 준위는 다음의 수학식 2와 같은 슈뢰딩거 방정식에서 구하면 된다.
Figure 112012052191117-pat00002
여기서
Figure 112012052191117-pat00003
이다.
오거(Auger) 재결합의 감소를 위해 전자와 hole 분포의 최대값을 분리 시킬 수 있는 구조는 도 4와 같다.
배리어층(130)에 형성된 p-형 델타 도핑층(131)은 내부전계를 상쇄시키는 역할을 수행하기 때문에 양자 우물층(120)에는 가깝게 (마지막 배리어 층 바로 다음) 하지만 전자 차단층(140)에서는 거리를 두고 위치 시킨다 (10nm 이상). 전자 차단층(140) 때문에 p형 반도체층(150) 영역에서 전자는 전자 차단층(140) 바로 직전이 최대 밀도가 형성될 것이다. 반면 배리어층(130)에 형성된 p-형 델타 도핑층(131)으로 인해 정공 분포의 최대는 양자 우물층(120)의 마지막 배리어 바로 다음에 형성된 p-형 델타 도핑층(131)과 전자 차단층(140)에 형성된 p-형 델타 도핑층(141)에서 형성될 것으로 예상되어 오거(Auger) 재결합 확률을 효과적으로 감소시킬 수 있다.
도 5는 본 발명의 예시적인 또 다른 실시예에 의한 반도체 발광 디바이스의 밴드 구조를 개략적으로 도시한 다이어그램이다. 본 발명의 예시적인 실시예에 의한 반도체 발광 디바이스는 도 4에서 도시된 반도체 발광 디바이스와 전차 차단층을 제외하면 실질적으로 동일하다. 따라서 동일 또는 유사한 구성요소는 동일한 참조부호를 병기하고, 중복되는 설명은 생략한다. 또한, 본 실시예에서는 도 4의 실시예에서 전자 차단층을 변경하였으나, 도 3에서 도시된 실시예에도 적용될 수 있음은 당업자에 자명한 사실이다.
도 5를 참조하면, 본 발명의 예시적인 또 다른 실시예에 의한 반도체 발광 디바이스(100)는 n-형 반도체층(110), 양자 우물층(120), 배리어층(130), 전자 차단층(140) 및 p-형 반도체층(150)을 포함한다. 상기 배리어층(130)에는 p-형 델타 도핑층(131)이 형성될 수 있으며, 또한 상기 전자 차단층(140)에는 p-형 델타 도핑층(141)이 형성될 수 있다.
상기 전자 차단층(140)은 AlGaNSb 및 AlGaNAs 중 적어도 어느 하나를 포함할 수 있다. 전자 차단층(140)에 소량의 안티몬(Sb)d이나 비소(As)를 추가하는 경우, 도 5에서와 같이, 전자에 대해서는 블로킹 효과를 가지지만, 정공에 대해서는 오히려 투과를 용이하게 한다.
이때, 상기 AlGaNSb 및 상기 AlGaNAs에서, 알루미늄(Al)의 조성비는 0.3 내지 0.8이며, 안티몬(Sb) 및 비소(As)의 조성비는 0.01 내지 0.1인 범위를 가질 수 있다. 이 범위에서 가장 효율을 얻을 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 발광 디바이스 110: n-형 반도체층
120: 양자 우물층 130: 배리어층
131: p-형 델타 도핑층 140: 전자 차단층
141: p-형 델타 도핑층 150: p-형 반도체층
a: 전자의 이동경로 b: 정공의 이동경로

Claims (15)

  1. n-형 반도체층;
    상기 n-형 반도체층 상부에 형성된 양자 우물층;
    상기 양자 우물층 상부에 형성된 배리어층;
    상기 배리어층 상부에 형성된 전자 차단층; 및
    상기 전자 차단층 상부에 형성된 p-형 반도체층을 포함하고,
    상기 배리어층 및 상기 전자 차단층에는, 하나 이상의 p-형 델타 도핑층이 형성된 것을 특징으로 하는 반도체 발광 디바이스.
  2. 제1항에 있어서,
    상기 p-형 델타 도핑층은 상기 양자 우물층에 인접하도록 형성된 것을 특징으로 하는 반도체 발광 디바이스.
  3. 제1항에 있어서,
    상기 n-형 반도체층, 상기 양자 우물층, 상기 배리어층 및 상기 p-형 반도체층은 각각 GaN, InGaN, AlInGaN 및 AlGaN 중, 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 발광 디바이스.
  4. 삭제
  5. 제1항에 있어서,
    상기 배리어층에 형성되 상기 p-형 델타 도핑층은 상기 전자 차단층과 10nm이상 이격된 것을 특징으로 하는 반도체 발광 디바이스.
  6. 삭제
  7. 제1항에 있어서,
    상기 전자 차단층은 AlGaNSb 및 AlGaNAs 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 발광 디바이스.
  8. 제7항에 있어서,
    상기 AlGaNSb 및 상기 AlGaNAs에서, 알루미늄(Al)의 조성비는 0.3 내지 0.8이며, 안티몬(Sb) 및 비소(As)의 조성비는 0.01 내지 0.1인 것을 특징으로 하는 반도체 발광 디바이스.
  9. 기판;
    상기 기판 상에 형성된 n-형 반도체층;
    상기 n-형 반도체층 상부에 형성된 양자 우물층;
    상기 양자 우물층 상부에 형성된 배리어층;
    상기 배리어층 상부에 형성된 하나 이상의 전자 차단층; 및
    상기 전자 차단층 상부에 형성된 p-형 반도체층을 포함하고,
    상기 전자 차단층에는, 하나 이상의 p-형 델타 도핑층이 형성된 것을 특징으로 하는 반도체 발광 디바이스.
  10. 제9항에 있어서,
    상기n-형 반도체층, 상기 양자 우물층, 상기 배리어층 및 상기 p-형 반도체층은 각각 GaN, InGaN, AlInGaN 및 AlGaN 중, 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 발광 디바이스.
  11. 제9항에 있어서,
    상기 배리어층에는, 하나 이상의 p-형 델타 도핑층이 형성된 것을 특징으로 하는 반도체 발광 디바이스.
  12. 제11항에 있어서,
    상기 배리어층에 형성된 상기 p-형 델타 도핑층은 상기 양자 우물층에 인접하게 형성된 것을 특징으로 하는 반도체 발광 디바이스.
  13. 제11항에 있어서,
    상기 배리어층에 형성되 상기 p-형 델타 도핑층은 상기 전자 차단층과 10nm이상 이격된 것을 특징으로 하는 반도체 발광 디바이스.
  14. 제9항에 있어서,
    상기 전자 차단층은 AlGaNSb 및 AlGaNAs 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 발광 디바이스.
  15. 제14항에 있어서,
    상기 AlGaNSb 및 상기 AlGaNAs에서, 알루미늄(Al)의 조성비는 0.3 내지 0.8이며, 안티몬(Sb) 및 비소(As)의 조성비는 0.01 내지 0.1인 것을 특징으로 하는 반도체 발광 디바이스.

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