KR101356727B1 - 집적 회로 및 스트레스 근접 기술 공정을 사용한 반도체의향상된 제조 방법 - Google Patents

집적 회로 및 스트레스 근접 기술 공정을 사용한 반도체의향상된 제조 방법 Download PDF

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Abstract

반도체 소자 상에 스트레스를 인가하는 근접 기술 공정의 향상된 방법 및 향상된 구조가 개시된다. 일 실시예에서는, 제조 공정 동안 하나 또는 그 이상의 NFET 상에 부가적인 제1 측벽 스페이서가 구비된다. 이것은 압축 PFET 스트레스 라이너가 활성화될 때에 하나 또는 그 이상의 NFET 소자를 보호하여, 하나 또는 그 이상의 NFET 소자의 압축력을 줄임으로써, 특성이 향상된 반도체 소자를 제공한다.
반도체 집적 회로 장치, 스트레스막

Description

집적 회로 및 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법{Integrated circuit and method for improved fabrication of a semiconductor using a stress proximity technique process}
본 발명은 집적 회로의 제조 공정에서 MOSFET의 형성에 관한 것으로 보다 상세하게는 스트레스 근접 기술을 보다 향상시킨 집적 회로의 제조 방법에 관한 것이다.
보다 특성이 향상된 반도체가 요구됨에 따라, 보다 소형화되고 기능이 향상된 전자 소자의 제조 기술이 요구되고 있다. 크기를 통해(scaling) MOSFET 및 CMOS 특성을 향상시키는 것은 점점 어려워지고 있기 때문에, 특성을 향상시키는 새로운 방법이 요구된다.
반도체 특성을 향상시키는 한가지 방법은 캐리어(전자 및/또는 홀)의 이동성을 증가시키는 것이다. 캐리어 이동성을 증가시키는 것은 예를 들어, 반도체 소자를 제조할 때에 실리콘을 포함하는 기판의 Si 격자에 적절한 스트레스를 인가하는 것에 의해 얻을 수 있다.
즉, 채널을 따라 스트레스를 인가하면 실리콘을 포함하는 기판의 격자 구조 가 변하는 것을 반도체 소자의 제조에서 이용한다.
격자 구조가 변하는 것에 의해, 밴드 구조 및 물질의 이동성도 변한다. 이러한 스트레스는 스트레스막을 사용하여 인가할 수 있다. 스트레스막은 Si3N4와 같은 질화막 라이너일 수 있다. 이러한 스트레스막은 반도체 분야에서 잘 알려져 있다. 예를 들어, 미국 특허(US20050258515)인 "CMOS 특성을 향상시키기 위한 임베디드 스트레스 질화막 라이너(Embedded Stressed Nitride Liners for CMOS Performance Improvement)" 등에는 스트레스막이 개시되어 있다. 채널에 인가되는 스트레스는 스트레스 질화막을 채널에 가깝게 형성했을 때에 증가할 수 있다. 이러한 기술을 일반적으로 "스트레스 근접 기술(SPT; Stress Proximity Technique)"이라 한다.
전계 효과 트랜지스터의 채널에 인가되는 압축 종(longitudinal)방향 스트레스는 PFET에서는 구동 전류를 증가시키고, NFET에서는 구동 전류를 감소시킨다. 전계 효과 트랜지스터의 채널에 인가되는 인장 종 방향 스트레스는 NFET에서는 구동 전류를 증가시키고 PFET에서는 구동 전류를 감소시킨다.
SPT를 진행하는 하나의 방법으로, 소자 구조 상에 소자 채널에 가깝게 스트레스막을 형성하기 위해서 트랜지스터의 게이트 주변의 스페이서를 제거하는 방법이 있다. 이러한 방법의 문제점은 SPT의 타겟이 아닌 소자들의 스페이서도 제거되어, 이러한 소자들의 특성은 저하된다는 것이다.
SPT를 진행하는 다른 방법으로, 타겟이 아닌 소자들의 스트레스막을 이완시키는 것이 있다. 그러나, 이러한 방법은 부가적인 사진 공정 및 이온 주입 공정이 요구된다. 또한, 스트레스막을 완전하게 이완시키는 것이 어렵고, 스트레스막의 비균일 특성(증착 방향에 평행한 표면은 얇고, 증착 방향에 수직인 표면은 두꺼움)에 의해 이완 물질이 쉽게 막으로 침투할 수 있어, 반도체 소자의 특성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 , 과도하게 복잡한 공정 없이 SPT 공정을 효과적으로 수행하는 향상된 방법 및 이에 의해 제조된 집적 회로를 제공하는데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 집적 회로는 적어도 하나의 PFET 소자는 제1 게이트 전극의 적어도 하나의 측면에 제1 측벽 스페이서를 포함하고, 적어도 하나의 NFET 소자는 제2 게이트 전극의 적어도 하나의 측면에 형성된 제1 측벽 스페이서 및 상기 제1 측벽 스페이서의 제2 게이트 전극과 반대되는 측면에 형성된 제2 스페이서를 포함하는, 반도체 기판 상에 형성된 복수개의 NFET(N-type Field-Effect-Transistor) 및 PFET(P-type Field-Effect-Transistor) 소자 및 적어도 하나의 상기 NFET 및 PFET 소자를 덮으며 질화막 라이너를 포함하는 압축 스트레스막을 포함하고, 적어도 하나의 상기 NFET 소자를 덮는 상기 압축 스트레스막은 적어도 하나의 상기 NFET 소자 상의 압축 스트레스를 완화하기 위한 이완 물질(relaxation species)이 주입되어 있고, 적어도 하나의 상기 PFET 소자를 덮는 상기 압축 스트레스막은 상기 이완 물질이 주입되지 않는다. 이완 물질은 제 논 및 게르마늄을 포함하는 그룹에서 선택된다.
또한, 본 발명의 일 실시예에 따른 스트레스 근접 기술 공정을 사용한 방법은 반도체 기판 상에 복수개의 NFET 소자 및 PFET 소자를 형성하되, 적어도 하나의 NFET 소자 및 적어도 하나의 PFET 소자는 각각 제1 측벽 스페이서 및 제2 측벽 스페이서를 포함하고 적어도 하나의 NFET 소자 및 적어도 하나의 PFET 소자의 상면에는 산화막 라이너가 형성되도록 하고, 적어도 하나의 상기 NFET 소자 및 적어도 하나의 상기 PFET 소자 상에 인장 스트레스막을 증착하고, 적어도 하나의 상기 PFET 소자 상의 상기 인장 스트레스막의 적어도 일부를 제거하고, 적어도 하나의 상기 NFET 소자 상의 적어도 일부의 상기 인장 스트레스막을 선택적으로 제거하여 적어도 하나의 상기 NFET 소자 상에 제3 측벽 스페이서를 형성하고, 적어도 하나의 상기 PFET 소자의 상기 제2 측벽 스페이서 및 적어도 하나의 상기 NFET 소자의 상기 제3 측벽 스페이서를 선택적으로 제거하되 적어도 하나의 상기 NFET 소자는 상기 제2 스페이서를 구비한다.
본 발명의 다른 실시예에 따르면, 압축 스트레스막은 적어도 하나의 상기 PFET 소자의 상기 제2 측벽 스페이서 및 적어도 하나의 상기 NFET 소자의 상기 제3 측벽 스페이서를 선택적으로 제거한 후에, 적어도 하나의 상기 NFET 소자 및 적어도 하나의 상기 PFET 소자 상에 형성된다. 여기서, 적어도 하나의 상기 NFET 소자 상에 가해지는 압축력을 줄이기 위해 적어도 하나의 상기 NFET 소자 상에 압축 스트레스막을 이완시킨다.
본 발명의 또 다른 실시예에 따르면, 비균일 질화막은 적어도 하나의 상기 NFET 소자 상의 상기 인장 스트레스막의 적어도 일부를 선택적으로 제거한 후에, 반도체 소자 상에 형성되고, 상기 비균일 질화막은 적어도 하나의 상기 PFET 소자의 상기 제2 스페이서 및 적어도 하나의 상기 NFET 소자의 상기 제3 스페이서를 제거할 때에 같이 제거된다. 비균일 질화막은 반도체 소자를 가로질러(across) 비균일 질화 물질을 증착하는 것을 포함한다.
본 발명의 또 다른 실시예에 따르면, 비균일 질화 물질을 형성하는 것은 적어도 하나의 상기 NFET 소자 및 적어도 하나의 상기 PFET 소자의 상부 영역 및 적어도 하나의 상기 NFET 소자 및 적어도 하나의 상기 PFET 소자 사이의 하부 영역의 프로파일은 보다 두껍게 형성하고, 적어도 하나의 상기 NFET 소자 및 적어도 하나의 상기 PFET 소자의 측벽 영역의 프로파일은 보다 얇게 형성한다. 비균일 질화막 물질은 약 500-750Å의 두께의 프로파일을 갖는다.
또한, 본 발명의 또 다른 실시예에 따르면, 비균일 질화막은 등방성 식각 공정으로 제거된다.
본 발명의 또 다른 실시예에 따르면, 압축 스트레스를 완화시키는 것은 압축 스트레스막에 이완 물질(relaxation species)을 주입하는 것을 포함한다. 이완 물질은 제논 또는 게르마늄을 포함하는 그룹에서 선택된다.
본 발명의 또 다른 실시예에 따르면, 압축 스트레스막을 증착하는 것은 압축 내부 스트레스 상태를 갖는 질화막 라이너 물질을 증착하는 것을 포함한다. 압축 스트레스막의 증착은 PECVD 공정에 의해 진행된다.
본 발명의 또 다른 실시예에 따르면, 인장 스트레스막을 증착하는 것은 인장 내부 스트레스 상태를 갖는 질화막 라이너 물질을 증착하는 것을 포함한다. 인장 스트레스막의 증착은 PECVD 공정에 의해 진행된다.
본 발명의 또 다른 실시예에 따르면, 적어도 하나의 상기 PFET 소자 상의 상기 인장 스트레스막의 적어도 일부를 제거한 후에, 상기 반도체 소자 상에 열 공정을 진행한다. 열 공정은 약 1070℃ 이상의 온도에서 표준 도펀트 활성 어닐 공정으로 수행하는 것을 포함한다.
본 발명의 또 다른 실시예에 따르면, 적어도 하나의 상기 NFET 소자에서 상기 인장 스트레스막의 적어도 일부를 제거하는 것은 비등방성 반응 이온 식각으로 진행한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 이미지 센서의 제조 방법에 따르면 다음과 같은 효과가 있다. 즉, 과도하게 복잡한 공정 없이 SPT 공정을 효과적으로 수행하는 향상된 방법 및 이에 의해 제조된 집적 회로를 제공할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 나아가, n형 또는 p형은 예시적인 것이며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서를 상세히 설명한다.
도 1은 본 발명의 단계들을 수행하기 전의 집적 회로(100)의 단면도이다. 도 1에는 N형 FET(Field Effect Transistor; 전계 효과 트랜지스터)(102)과 P형 FET(104), 두 종류의 FET이 도시되어 있다.
집적 회로(100)는 기판(106)을 포함한다. 기판(106)은 집적 회로 장치를 형성하기에 적절한 기판으로써, 실리콘 기판, SOI 기판, 반도체 기판 또는 결정질의 반도체층(108)이 형성된 절연 기판 등일 수 있다.
도 1에 도시된 바와 같이, 하나 또는 그 이상의 NFET(102) 및 PFET(104)은 반도체층(108)내에 트랜지스터 활성 영역을 정의하는 STI 구조(110)에 의해 분리될 수 있다. NFET(102)은 반도체 기판 (108) 상에 형성된 게이트 전극(112)을 포함한다. PFET(104)은 게이트 전극(120)을 포함한다. NFET(102)에서, 게이트 전극(112)은 산화막 라이너로 형성된 측벽 스페이서(114A, 114B) 및 측벽 스페이서(116A, 116B) 사이에 형성된다. 측벽 스페이서(116A, 116B)는 "스페이서-2"로 정의될 수 있다. PFET에서, 게이트 전극(120)은 산화막 라이너로 형성된 측벽 스페이서(115A, 115B) 및 측벽 스페이서(122A, 122B) 사이에 형성된다. 제2 산화막 라이너(118)는 집적 회로 장치(100)의 NFET(102) 및 PFET(104)의 적어도 하나를 덮는다.
도 1은 이러한 소자들이 다수 포함된 하나의 반도체 웨이퍼에서, 집적 회로(IC) 소자의 아주 작은 영역을 도시한 것이다. 예를 들어, 수 인치의 반경을 가지는 반도체 웨이퍼에서 단지 수 마이크론(pm)의 너비를 도시한 것일 수 있다. 또한, 실제 형상은 도시된 바와 같이 선이 깨끗하고, 균일하지 않을 수 있다.
도 1에 도시된(다른 도면들도 마찬가지로) 반도체 소자 또는 집적 회로 장치(100)는 일반적으로 본 발명이 속하는 기술 분야에서 잘 알려진 공정에 의해 제조될 수 있으므로, 그 설명을 생략한다.
도 2는 본 발명의 제1 단계를 수행한 후의 집적 회로(200)의 단면도이다(도 1의 집적 회로 장치(100)와 같음). 제1 단계에서, NFET(202)및 PFET(204) 상에 인장 스트레스막(226)(또는 질화막 라이너)을 증착한다. 집적 회로(200)의 반도체 기판 상에 복수개의 NFET 및 PFET가 구비된 것은 상세한 설명을 통해 이해될 수 있다. 여기서 설명되는 각각의 단계는 적어도 하나의 NFET의 및 적어도 하나의 PFET 상에서 진행된다. 인장 스트레스막(226)은 NFET(202) 상에서는 구동 전류를 증가시키는 이익이 있으나, PFET(204) 상에서는 그 이익이 없다. 따라서, 인장 스트레스막(226)은 PFET(204) 상에서 제거되어야 하는데, 이것은 후속 공정에서 설명한다.
각 도면에서, 도면 부호(x02, x04)는 어떤 물질을 제거 또는 추가한 유사한 물질이다. 예를 들어, 도 2의 NFET 소자(202)는 도 1의 NFET 소자(102)와 같으며, 그 상부에 인장 스트레스막(226)을 부가한 것이다.
도 3은 본 발명의 후속 단계를 수행한 후의 집적 회로(300)(도 2의 집적 회로(200)과 동일)의 단면도이다. 이 단계에서, 포토레지스트(330)는 집적 회로(300)의 NFET(302) 및 PFET(304)의 상부에 형성된다.
도 4는 본 발명의 후속 단계를 수행한 후의 집적 회로(400)(도 3의 집적 회로(300)와 동일)의 단면도이다. 이 단계에서, 포토레지스트(330) 및 인장 스트레스막(226)은 PFET(404) 및 일부 STI 구조(110) 상에서 제거된다. 예를 들어, 포토레지스트(330)는 표준 사진 식각 방법으로 제거될 수 있다. 인장 스트레스막(226)은 식각 공정으로 제거될 수 있다.
이어서, 도 4에 도시된 집적 회로(400)에 반도체 내의 도펀트(미도시)를 활성화하기 위한 열 공정을 진행한다. 열 공정은 바람직하게는 1070℃를 넘는 온도에서 진행되는 표준 도펀트 활성 어닐(anneal) 공정일 수 있다. 이 단계는 또한 NFET(402) 내에 스트레스를 인가한다. 스트레스의 양은 공정 조건에 의존하여 변할 수 있지만, 약 500-2000MPa일 수 있다. 후에 인장 스트레스막(226)이 제거되었을 때, 인가된 스트레스는 NFET(402) 내에 남아있다.
도 5는 본 발명의 후속 단계를 수행한 후의 집적 회로(500)(도 4의 집적 회로(400)와 동일)의 단면도이다. 이 단계에서, 포토레지스트(330)는 표준 사진 식각 공정 등의 방법으로 NFET(502) 상에서 제거된다.
도 6A는 본 발명의 후속 단계를 수행한 후의 집적 회로(600)(도 5의 집적 회로(500)과 동일)의 단면도이다. 이 단계에서, PFET 소자(도 5의 504)를 덮고 보호 하는 산화막 라이너(118)와 인장 스트레스막(도 5의 226)의 일부를 선택적으로 제거하는데, 예를 들어 이방성 식각으로 제거할 수 있다. 특히, NFET 소자(602) 상면의 인장 스트레스막(226)은 제거된다(도 5의 NFET 소자(502)와 비교). 인장 스트레스막(226)의 남은 부분은 부가적으로 측벽 스페이서(226A, 226B)를 형성한다. 스페이서(226A, 226B)는 이방성 식각으로 형성되기 때문에 NFET(602)의 상면에 근접한 부분이 더 얇다. 스페이서(226A, 226B)는 "스페이서-3"으로 정의될 수 있다. 이 단계에서 인장 스트레스막(226)이 완전히 제거되는 종래의 공정과 차이가 있다. 인장 스트레스막(226)을 제거하는 기술은 바람직하게는, 이방성 프로파일을 얻을 수 있으며 식각율이 높은 이방성 반응 이온 식각(RIE)일 수 있다.
도 6B는 집적 회로(600) 상에 수행된 후속 공정 단계를 도시한다. 우선, 산화막 라이너(118)를 집적 회로(600)의 대부분의 영역에서 제거한다. 산화막 라이너(118)는 실리사이드 증착 전의 표준 전세정 공정에서 제거될 수 있다. 전세정 공정을 진행하면, 도 6B에 도시된 바와 같이, 산화막 라이너(118)는 스페이서(116A, 116B 및 스페이서(226A, 226B) 사이에 남으며, 게이트 전극(112) 상부를 덮는다. 이어서, NFET(602) 상에 실리사이드 영역(117A, 117B 및 117C)을 형성하고, PFET(604) 상에 실리사이드 영역(117D, 117E 및 117F)을 형성한다. 실리사이드 영역은 본 발명이 속하는 기술 분야에서 잘 알려진 표준 증착 방법을 통해 형성될 수 있다. 이때, 도시된 실시예서는 스페이서 제거 전에 실리사이드 증착을 진행하지만, 본 발명의 범위는 이에 한정되지 않으며, 스페이서 제거 후에 실리사이드 증착을 수행할 수도 있다. 실리사이드 공정은 금속을 증착하고, 금속과 접하는 실리콘 과의 반응을 위한 열 공정을 포함한다. 실리사이드 공정에서 사용되는 금속은 코발트, 니켈, 티타늄 및 텅스텐 등일 수 있다. 실리사이드는 반도체 소자의 특성을 향상시킬 수 있다.
도 7은 본 발명의 후속 단계를 수행한 후의 집적 회로(700)(도 6의 집적 회로 600과 동일)의 단면도이다. 반도체 제조 공정의 하나로, PFET(704)에 압축 스트레스를 인가하는 것이 요구된다. 압축 스트레스막을 형성하기 전에 스페이서(122A, 122B)를 제거하면, 압축 스트레스는 PFET 소자의 특성을 보다 향상시킬 수 있다. 그러나, 식각 공정으로 스페이서(122A, 122B)를 제거하는 것은 실리사이드 영역(117A-117F)을 손상시킬 수 있다. 따라서, 실리사이드 영역(117A-117F)을 보호하기 위해, 비균일 질화막(740)을 집적 회로(700)의 NFET(702) 및 PFET(704) 상에 증착한다. 비균일 질화 물질은 상부 영역(740U) 및 하부 영역(740B)은 두껍고, 측벽 영역(740S)은 얇게 형성된다. 비균일 질화막(740)의 두꺼운 하부 영역(740B)은 후속의 식각 공정에서, NFET(702)의 실리사이드 영역(117A-117C) 및 PFET(704) 의 실리사이드 영역(117D-117F)을 보호할 수 있다.
식각 공정동안, 얇은 측벽 영역(740S)은 점점 얇아지다가 모두 제거되고, 이어서 스페이서(226A, 226B, 및 122A, 122B)가 식각된다. 두꺼운 영역(740U 및 740B)은 제거되는데 보다 많은 시간이 소요되기 때문에, 실리사이드 영역(117A 내지 117F)을 보호할 수 있다. 비균일 질화막(740)의 두께는 약 500-750Å일 수 있다.
비균일 질화막(740)의 주된 목적은 실리사이드 영역(117A 내지 117F)을 보호 하는 것이다. 그러나, 실리사이드 영역(117A 내지 117F)을 형성하는 공정 단계의 순서는 유연성을 가진다. 비균일 질화막(740)이 스페이서(116A, 116B) 제거 후에 형성되면, 보다 적은 이점을 가질 수 있으며, 이 단계는 생략될 수 있다. 그러나 본 발명은 이에 제한되지 않는다.
도 8은 본 발명의 후속 공정을 수행한 후의 집적 회로(800)(도 7의 집적 회로(700)와 동일)의 단면도이다. 이 단계에서, 비균일 질화막(도 7의 740)을 제거하는데, 바람직하게는 선택적 등방성 식각 공정으로 제거한다. 또한, 식각 공정동안 NFET(802)의 스페이서(도 7의 226A, 226B)는 선택적으로 제거된다. 본 발명의 스페이서(226A, 226B)는 상기 공정 단계에서 스페이서(116A, 116B)를 보호하는 희생 스페이서이다. 스페이서(116A, 116B)는 후속 공정 단계에서 적절한 이익을 갖는다. 스페이서(116A, 116B)는 희생 스페이서(226A, 226B)에 의해 보호되기 때문에 크기가 감소되지 않고 실질적으로 그대로 남는다. 산화막 라이너(118)는 NFET(802) 상에 위치하여 스페이서(116A, 116B)를 보호하는 식각 정지막으로 사용될 수 있다. 산화막 라이너(118)는 후속 도면에 도시된 바와 같이, 후속 공정 단계에서 선택적으로 제거될 수 있다. 이러한 식각 공정에서 스페이서(도 7의 122A 및 122B)는 PFET(804) 상에서 제거된다. 이것은 스페이서(122A 및 122B)를 제거하는 것은 PFET(804)에 가해지는 압축 스트레스를 증가시키는데 중요하다.
도 9는 본 발명의 후속 단계를 수행한 후의, 집적 회로(900)(도 8의 집적 회로(800)와 동일)의 단면도이다. 이 단계에서 산화막 라이너(도 8의 118)를 식각 공정으로 NFET(902) 상에서 제거한다. 이어서, 압축 스트레스막(950)을 집적 회 로(900)의 NFET(902) 및 PFET(904) 상에 증착한다. 압축 스트레스막(950)은 인장 스트레스막(도 2의 226)과 유사하게 질화막 라이너 물질을 포함할 수 있다. 질화막 라이너 형성 방법의 공정 조건을 조절함에 따라 인장 스트레스 또는 압축 스트레스로 조절할 수 있다. 압축 또는 인장 내부 스트레스를 가지는 질화막 라이너는 PECVD(Plasma Enhanced Chemical Vapor Deposition)로 형성할 수 있다. PECVD에 의해 증착되는 질화막 라이너의 스트레스 상태는 증착 챔버에서 증착 조건을 바꾸어 반응율을 변화시키는 것에 의해 조절할 수 있다. 보다 구체적으로, 증착되는 질화막 라이너의 스트레스 상태는 SiH4/N2/He 가스 유입율(gas flow rate), 압력, RF 파워, 전극 간격 등의 증착 조건의 변화에 따라 달라질 수 있다.
도 10은 본 발명의 후속 단계를 수행한 후의, 집적 회로(1000)(도 9의 집적 회로(900)와 동일)의 단면도이다. 이 단계에서, 압축 스트레스막(950)을 이완시키는 물질(relaxation species)을 NFET(1002)상의 압축 스트레스막(950)에 주입(1060)하여 압축 스트레스막(950)을 NFET(1002) 상에서 이완시킨다. PFET(1004) 소자는 압축 스트레스가 요구되기 때문에, PFET(1004) 상에는 이완 물질 주입(1060)을 하지 않는다. 이완 물질은 바람직하게는 제논 또는 게르마늄 물질을 포함하는 그룹에서 선택된다. NFET(1002)의 스페이서(116A, 116B)는 본 발명에서 제거되지 않는다. 스페이서(116A, 116B)는 이완 물질 주입(1060)을 진행하는 동안 NFET(1002)을 보호한다. NFET(1002)에 이러한 이완 단계를 수행하는 것은 압축 스트레스막(950)이 야기하는 압축 스트레스가 NFET(1002)의 특성을 저하시키기 때문 이다.
압축 스트레스막(950)을 이완시키는 단계가 완료되면, 본 발명이 속하는 기술 분야에서 알려진 표준 반도체 제조 기술에 의해 집적회로(1000)의 제조를 완료할 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 예시적인 본 발명에 따른 제조 방법을 수행하기 전의 집적 회로의 단면도이다.
도 2 내지 도 10은 본 발명의 제조 방법을 설명하기 위한 예시적인 집적 회로의 단면도들이다.

Claims (20)

  1. 적어도 하나의 PFET 소자는 제1 게이트 전극의 적어도 하나의 측면에 제1 측벽 스페이서를 포함하고, 적어도 하나의 NFET 소자는 제2 게이트 전극의 적어도 하나의 측면에 형성된 제1 측벽 스페이서 및 상기 제1 측벽 스페이서의 제2 게이트 전극과 반대되는 측면에 형성된 제2 스페이서를 포함하는, 반도체 기판 상에 형성된 복수개의 NFET(N-type Field-Effect-Transistor) 및 PFET(P-type Field-Effect-Transistor) 소자; 및
    적어도 하나의 상기 NFET 및 PFET 소자를 덮으며 질화막 라이너를 포함하는 압축 스트레스막을 포함하고,
    적어도 하나의 상기 NFET 소자를 덮는 상기 압축 스트레스막은 적어도 하나의 상기 NFET 소자 상의 압축 스트레스를 완화하기 위한 이완 물질(relaxation species)이 주입되어 있고, 적어도 하나의 상기 PFET 소자를 덮는 상기 압축 스트레스막은 상기 이완 물질이 주입되지 않은 집적 회로.
  2. 삭제
  3. 반도체 기판 상에 복수개의 NFET 소자 및 PFET 소자를 형성하되, 적어도 하나의 상기 NFET 소자 및 적어도 하나의 상기 PFET 소자는 각각 제1 측벽 스페이서 및 제2 측벽 스페이서를 포함하고 적어도 하나의 상기 NFET 소자 및 적어도 하나의 상기 PFET 소자의 상면에는 산화막 라이너가 형성되도록 하고,
    적어도 하나의 상기 NFET 소자 및 적어도 하나의 상기 PFET 소자 상에 인장 스트레스막을 증착하고,
    적어도 하나의 상기 PFET 소자 상의 상기 인장 스트레스막의 적어도 일부를 제거하고,
    적어도 하나의 상기 NFET 소자 상의 상기 인장 스트레스막의 적어도 일부를 선택적으로 제거하여 적어도 하나의 상기 NFET 소자 상에 제3 측벽 스페이서를 형성하고,
    적어도 하나의 상기 PFET 소자의 상기 제2 측벽 스페이서 및 적어도 하나의 상기 NFET 소자의 상기 제3 측벽 스페이서를 선택적으로 제거하되 적어도 하나의 상기 NFET 소자는 상기 제2 스페이서를 구비하도록 하는 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법.
  4. 제 3항에 있어서,
    적어도 하나의 상기 PFET 소자의 상기 제2 측벽 스페이서 및 적어도 하나의 상기 NFET 소자의 상기 제3 측벽 스페이서를 선택적으로 제거한 후에, 적어도 하나의 상기 NFET 소자 및 적어도 하나의 상기 PFET 소자 상에 압축 스트레스막을 형성하는 것을 더 포함하는 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법.
  5. 제 4항에 있어서,
    적어도 하나의 상기 NFET 소자 상에 가해지는 압축력을 줄이기 위해 적어도 하나의 상기 NFET 소자 상에 압축 스트레스막을 이완시키는 것을 더 포함하는 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법.
  6. 제 5항에 있어서,
    적어도 하나의 상기 NFET 소자 상의 상기 인장 스트레스막의 적어도 일부를 선택적으로 제거한 후에, 반도체 소자 상에 비균일 질화막을 형성하는 것을 더 포함하며,
    상기 비균일 질화막은 적어도 하나의 상기 PFET 소자의 상기 제2 스페이서 및 적어도 하나의 상기 NFET 소자의 상기 제3 스페이서를 제거할 때에 같이 제거되는 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 5항에 있어서,
    압축 스트레스를 완화시키는 것은 압축 스트레스막에 이완 물질(relaxation species)을 주입하는 것을 포함하는 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법.
  12. 삭제
  13. 삭제
  14. 제 4항에 있어서,
    압축 스트레스막을 증착하는 것은 압축 내부 스트레스 상태를 갖는 질화막 라이너 물질을 증착하는 것을 포함하는 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법.
  15. 삭제
  16. 제 3항에 있어서,
    인장 스트레스막을 증착하는 것은 인장 내부 스트레스 상태를 갖는 질화막 라이너 물질을 증착하는 것을 포함하는 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법.
  17. 삭제
  18. 제 3항에 있어서,
    적어도 하나의 상기 PFET 소자 상의 상기 인장 스트레스막의 적어도 일부를 제거한 후에, 상기 반도체 소자 상에 열 공정을 진행하는 것을 더 포함하는 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법.
  19. 삭제
  20. 제 3항에 있어서,
    적어도 하나의 상기 NFET 소자에서 상기 인장 스트레스막의 적어도 일부를 제거하는 것은 비등방성 반응 이온 식각으로 진행하는 스트레스 근접 기술 공정을 사용한 반도체의 향상된 제조 방법.
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