KR101348400B1 - Gate-Oxide Manufacturing Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 산화막 제조방법에 관한 것으로서, 저전압 영역과 고전압 영역이 정의된 기판을 준비하는 단계와, 상기 기판 상에 제1 산화막을 성장시키는 단계와, 상기 고전압 영역에 형성된 제1 산화막을 제외한 나머지 영역에 형성된 제1 산화막을 제거하는 단계와, 상기 제1 산화막이 제거된 저전압 영역의 기판 내에 플로오르 이온을 주입하는 단계와, 상기 플로오르 이온이 주입된 기판 상에 제2 산화막을 성장시키는 단계와, 상기 성장된 제2 산화막 상에 저전압용 게이트 산화막 및 고전압용 게이트 산화막 형성 영역을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각 마스크로 하여 제1 및 제2 산화막을 식각함으로써 저전압용 게이트 산화막 및 고전압용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a gate oxide film of a semiconductor device, comprising: preparing a substrate having a low voltage region and a high voltage region defined therein; growing a first oxide film on the substrate; and forming a first oxide film formed on the high voltage region. Removing the first oxide film formed in the remaining region except for the above steps, implanting fluoride ions into the substrate in the low voltage region from which the first oxide film is removed, and forming a second oxide film on the substrate implanted with the fluoride ions. Forming a photoresist pattern defining a low voltage gate oxide film and a high voltage gate oxide film formation region on the grown second oxide film; and etching the first and second oxide films using the photoresist pattern as an etch mask. Thereby forming a low voltage gate oxide film and a high voltage gate oxide film. Gate oxide film of the present invention relates to a method of manufacturing the same.
저전압용, 고전압용, 게이트 산화막, 플로오르 이온 Low voltage, high voltage, gate oxide, fluoro ion
Description
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 게이트 산화막 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도.1 to 4 are process cross-sectional views sequentially shown to explain a method for manufacturing a gate oxide film of a semiconductor device according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 >Description of the Related Art
100 : 반도체 기판 110 : 제1 산화막100
115 : 제1 감광막 패턴 120 : 제2 산화막115: first photosensitive film pattern 120: second oxide film
125 : 제2 감광막 패턴 130 : 저전압용 게이트 산화막125: second photosensitive film pattern 130: low-gate gate oxide film
140 : 고전압용 게이트 산화막140: gate oxide film for high voltage
본 발명은 반도체 소자의 게이트 산화막 제조방법에 관한 것으로, 더욱 상세하게는 집적화된 저전압용 게이트 산화막 및 고전압용 게이트 산화막을 동시에 형 성하는 반도체 소자의 게이트 산화막 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a gate oxide film of a semiconductor device, and more particularly, to a method of manufacturing a gate oxide film of a semiconductor device which simultaneously forms an integrated low voltage gate oxide film and a high voltage gate oxide film.
반도체 소자가 고집적화됨에 따라 90nm 이하의 소자에서는 게이트 폭의 감소와 게이트 산화막의 두께가 낮아지는 경향을 보인다. 고집적화된 반도체 소자의 게이트 산화막 두께가 낮아지면서 반도체 소자의 신뢰성 및 누설전류의 문제가 나타나고 있다. As semiconductor devices are highly integrated, gate widths and gate oxide thicknesses tend to decrease in devices of 90 nm or less. As the thickness of the gate oxide film of the highly integrated semiconductor device is lowered, problems of reliability and leakage current of the semiconductor device are appearing.
이를 해결하기 위해 종래의 게이트 산화막의 두께가 얇은 저전압용 게이트 산화막 내에 질소(Nitrogen)를 첨가하는 방법을 사용하였다. 이에 따라, 상기 게이트 산화막에 첨가된 질소는 보론(Boron: B)의 침투를 막고, 게이트 산화막의 유전상수를 높여 게이트 산화막의 HCI(Hot Carrier Immunity) 특성을 개선하는 효과가 있었다.In order to solve this problem, a conventional method of adding nitrogen (Nitrogen) into a low-voltage gate oxide film having a thin thickness of the gate oxide film is used. Accordingly, the nitrogen added to the gate oxide prevents boron (B) from penetrating and increases the dielectric constant of the gate oxide, thereby improving HCI characteristics of the gate oxide.
그러나, 상기 질소는, 수소와 결합하여 실리콘과 산화막 계면에 계면 포획(interface trap)을 생성시켜 NBTI(Negative Bias Temperature Instability) 특성을 열화시키고, 플리커 노이즈(flicker noise) 특성을 악화시키는 문제가 있다.However, nitrogen has a problem of degrading NBTI (Negative Bias Temperature Instability) characteristics by degrading interface traps at the interface between silicon and the oxide film by combining with hydrogen, and deteriorating flicker noise characteristics.
따라서, 종래에는 게이트 산화막에 질소를 첨가하지 않고도 소자의 성능을 개선할 수 있는 기술이 연구 개발되고 있다. 그 중 대표적인 기술은, 실리콘과 산화막의 계면 포획(Interface trap) 생성을 감소시키기 위한 방법으로, 이는 수소 어닐(anneal)을 통해 Si-H 결합을 형성하거나 BF2를 게이트와 정션에 이온 주입하여 플로오르 확산(fluorine diffusion)에 의한 결합으로 반도체 기판 상에 보호막을 형성하여 소자 성능을 개선시킨다. Therefore, in the related art, a technique for improving the device performance without adding nitrogen to the gate oxide film has been researched and developed. A representative technique is to reduce the formation of interface traps between silicon and oxide films, which can be formed by forming Si-H bonds through hydrogen annealing or by implanting BF 2 into gates and junctions. Bonding by fluorine diffusion forms a protective film on the semiconductor substrate to improve device performance.
그러나, 상기와 같은 게이트 산화막의 Si-H 결합은, 수소 이온에 의해 쉽게 분리되므로 결합력이 약하며, 그에 따라 NBTI 특성 개선이 어려워지는 문제가 있다. 또한, 상기 BF2 이온 주입은 게이트 산화막 내의 보론 침투(Boron penetration)를 유발시켜 고정된 산화막 전하(fixed oxide charge)를 증가시키는 문제가 있다.However, since the Si-H bond of the gate oxide film as described above is easily separated by hydrogen ions, the bonding strength is weak, thereby making it difficult to improve NBTI characteristics. In addition, the BF 2 ion implantation causes boron penetration in the gate oxide layer, thereby increasing the fixed oxide charge.
따라서 본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 플로오르 이온을 주입한 후 열산화 공정을 진행하여 저전압용 게이트를 형성함으로써, 게이트 산화막의 NBTI 성능 개선 및 게이트 산화막 내의 보론(B) 침투를 방지할 수 있는 반도체 소자의 게이트 산화막 제조방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to perform a thermal oxidation process after implanting fluoride ions to form a low voltage gate, thereby improving the NBTI performance of the gate oxide film and in the gate oxide film. The present invention provides a method for manufacturing a gate oxide film of a semiconductor device capable of preventing boron (B) penetration.
상기 목적을 달성하기 위하여, 본 발명은 저전압 영역과 고전압 영역이 정의된 기판을 준비하는 단계와, 상기 기판 상에 제1 산화막을 성장시키는 단계와, 상기 고전압 영역에 형성된 제1 산화막을 제외한 나머지 영역에 형성된 제1 산화막을 제거하는 단계와, 상기 제1 산화막이 제거된 저전압 영역의 기판 내에 플로오르 이온을 주입하는 단계와, 상기 플로오르 이온이 주입된 기판 상에 제2 산화막을 성장시키는 단계와, 상기 성장된 제2 산화막 상에 저전압용 게이트 산화막 및 고전압용 게이트 산화막 형성 영역을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각 마스크로 하여 제1 및 제2 산화막을 식각함으로써 저전압용 게이트 산화막 및 고전압용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.In order to achieve the above object, the present invention provides a method for preparing a substrate including a low voltage region and a high voltage region, growing a first oxide film on the substrate, and remaining regions other than the first oxide film formed on the high voltage region. Removing the first oxide film formed on the substrate; implanting fluoride ions into the substrate in the low voltage region from which the first oxide film is removed; growing a second oxide film on the substrate implanted with the fluoride ions; Forming a low voltage gate oxide film and a high voltage gate oxide film forming region on the grown second oxide film; and etching the first and second oxide films using the photosensitive film pattern as an etching mask. A method of fabricating a gate oxide film of a semiconductor device comprising forming an oxide film and a gate oxide film for a high voltage It provides.
또한, 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 있어서, 상기 고전압 영역에 형성된 제1 산화막을 제외한 나머지 영역에 형성된 제1 산화막을 제거하는 단계는, 제1 산화막 상에 고전압 영역을 차단하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각 마스크로 하여 제1 산화막을 제거하는 단계를 포함하여 이루어지는 것이 바람직하다.Further, in the method of manufacturing a gate oxide film of a semiconductor device according to the present invention, the removing of the first oxide film formed in the remaining regions except for the first oxide film formed in the high voltage region may include: a photosensitive film blocking the high voltage region on the first oxide film; And forming a pattern and removing the first oxide layer using the photoresist pattern as an etching mask.
또한, 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 있어서, 상기 고전압 영역을 차단하는 감광막 패턴은 상기 플로오르 이온 주입시 이온 주입 마스크로 사용하는 것이 바람직하다.In addition, in the method of manufacturing a gate oxide film of a semiconductor device according to the present invention, it is preferable that the photoresist pattern for blocking the high voltage region is used as an ion implantation mask during implantation of the fluoride ion.
또한, 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 있어서, 상기 플로오르 이온은, 플라즈마 상태에서 주입하는 것이 바람직하다.In the method for manufacturing a gate oxide film of a semiconductor device according to the present invention, it is preferable that the fluoride ions are implanted in a plasma state.
또한, 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 있어서, 상기 플로오르 이온은, 1keV 내지 15keV 범위의 에너지로 주입하고, 농도는 5e14 내지 5e15/㎠ 범위 내에서 주입하는 것이 바람직하다.In the method for manufacturing a gate oxide film of a semiconductor device according to the present invention, it is preferable that the fluoride ions are implanted at an energy in the range of 1 keV to 15 keV, and the concentration is implanted within the range of 5e14 to 5e15 / cm 2.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. Throughout the specification, similar parts have been given the same reference numerals.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 게이트 산화막 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.1 to 4 are process cross-sectional views sequentially shown to explain a method of manufacturing a gate oxide film of a semiconductor device according to the present invention.
우선, 도 1에 도시한 바와 같이, 상기 저전압 영역(A)과 고전압 영역(B)이 정의된 반도체 기판(100)을 준비한다. 여기서, 반도체 기판(100)은 실리콘(Si)으로 이루어지는 것이 바람직하다.First, as shown in FIG. 1, a
그런 다음, 상기 반도체 기판(100) 상에 제1 산화막(110)을 열산화 공정에 의해 성장시킨다. 여기서, 상기 제1 산화막(110)은 후속 공정에 의해 형성될 고전압용 게이트 산화막이 형성될 영역이므로 약 50Å 두께로 성장시키는 것이 바람직하다.Thereafter, the
이어서, 상기 제1 산화막(110) 상에 고전압 영역(B)을 차단하는 제1 감광막 패턴(115)을 형성한다. 이때, 상기 저전압 영역(B)은 제1 감광막 패턴(115)에 의해 노출되어 있다.Subsequently, a first
그 다음으로, 도 2에 도시한 바와 같이, 상기 제1 감광막 패턴(115)을 식각 마스크로 하여 노출된 제1 산화막(110)을 반도체 기판(100)이 드러나는 시점까지 식각하여 저전압 영역(A)의 제1 산화막(110)을 식각하여 전부 제거한다. Next, as shown in FIG. 2, the
그 다음, 상기 제1 산화막(110)이 제거된 반도체 기판(100) 내에 플로오르(fluorine) 이온(ⓕ)을 주입한다. 이때, 상기 플로오르 이온(ⓕ) 주입시, 상기 제1 감광막 패턴(115)은 이온 주입 마스크 역할을 한다.Next, fluorine ions are injected into the
또한, 상기 플로오르 이온(ⓕ)은, 플라즈마 상태에서 주입하는 것이 바람직하다. 여기서, 상기 플로오르 이온(ⓕ)은, 1keV 이하의 에너지로 주입하게 되면 반도체 기판(100) 내로 주입되지 않으며, 15keV 이상의 에너지로 주입하게 되면 표면상으로 확산되는 플로오르 이온(ⓕ)의 양이 적게 되어 1keV 내지 15keV 범위의 에너지로 주입하는 것이 바람직하다.In addition, it is preferable to inject the said fluoride ion in a plasma state. Here, the fluoride ions ⓕ are not injected into the
또한, 상기 플로오르 이온(ⓕ)은, 5e14/㎠ 이하의 농도로 주입하게 되면 후속 공정에 의해 진행될 산화 열처리 공정에서 댕글 본드(dangle bond)와 결합하는 양이 적게 되며, 5e15/㎠ 이상의 농도로 주입하게 되면 확산되는 플로오르 이온(ⓕ)의 양이 댕글 본드의 양보다 많게 되어 소자의 개선이 미미하므로 1e14 내지 5e15/㎠의 농도로 주입하는 것이 바람직하다.In addition, when the fluoride ion (ⓕ) is implanted at a concentration of 5e14 / cm 2 or less, the amount of bonding with dangle bonds is reduced in the oxidative heat treatment process to be performed by a subsequent process, and the concentration is 5e15 / cm 2 or more. When the implantation is performed, the amount of fluoride ions to be diffused is greater than that of the dangling bond, so that the improvement of the device is insignificant.
그 다음으로, 상기 제1 감광막 패턴(115)을 제거한 다음, 도 3에 도시한 바와 같이, 상기 플로오르 이온(ⓕ)이 주입된 반도체 기판(100) 상에 산화 열처리(anneal) 공정을 진행하여 제2 산화막(120)을 성장시킨다. 이때, 제2 산화막(120)은 약 20Å으로 성장시키는 것이 바람직하다. Next, the first
여기서, 상기 제2 산화막(120)을 성장시키기 위한 산화 열처리 과정은 800℃ 이상의 고온에서 질소(Nitrogen) 분위기에서 진행한다. 또한, 상기 플로오르 이온(ⓕ)은 확산되어 반도체 기판(100)의 실리콘(Silicon: Si)과 제2 산화막(120) 계면 에 형성되어 있는 실리콘 댕글 본드(dangle bond)와 Si-F 결합하여 보론(B) 침투 역할을 방지한다. 즉, 본 발명은 종래의 Si-H 결합에 비해 우수한 Si-F 결합을 하므로써 게이트 산화막의 보론(B) 침투를 방지하므로 반도체 소자의 게이트 산화막 성능을 개선시킬 수 있다.Here, the oxidation heat treatment process for growing the
그 다음으로, 상기 제2 산화막(120) 상에 저전압용 게이트 및 고전압용 게이트 형성 영역을 정의하는 제2 감광막 패턴(125)을 형성한다.Next, a second
계속하여, 상기 제2 감광막 패턴(125)을 식각 마스크로 하여 제1 산화막(110)과 제2 산화막(120)을 식각하여, 도 4에 도시한 바와 같이, 저전압용 게이트 산화막(130) 및 고전압용 게이트 산화막(140)을 동시에 형성한다.Subsequently, the
이어서, 도시하지는 않았지만, 저전압용 게이트 산화막(130) 및 고전압 게이트 산화막(140) 상에 통상의 게이트 제조방법에 따라 게이트 전극을 형성한다.Subsequently, although not shown, the gate electrode is formed on the low voltage
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also within the scope of the present invention.
이상에서 상세히 설명한 바와 같이 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 의하면, 저전압용 게이트 산화막이 형성될 영역 내에 낮은 에너지로 플로오르 이온을 주입한 후 산화막을 성장시키기 위한 산화 열처리(anneal) 공정을 진행하여 결합력을 단단하게 하는 Si-F 결합을 형성함으로써 수소 이온에 대한 저항성이 커지게 되어 효과적으로 NBTI를 개선시킬 수 있는 이점이 있다.As described in detail above, according to the method of manufacturing a gate oxide film of a semiconductor device according to the present invention, an oxide heat treatment (anneal) process for growing an oxide film after injecting fluoride ions with low energy into a region where a low voltage gate oxide film is to be formed. By proceeding to form a Si-F bond to harden the bonding force has the advantage that the resistance to hydrogen ions is increased to effectively improve the NBTI.
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| KR19990004657A (en) * | 1997-06-28 | 1999-01-15 | 김영환 | Manufacturing method of semiconductor device |
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-
2005
- 2005-10-27 KR KR1020050102048A patent/KR101348400B1/en active IP Right Grant
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