KR101343312B1

KR101343312B1 - 3상 센서리스 ｂｌｄｃ 모터 및 그 구동제어시스템

Info

Publication number: KR101343312B1
Application number: KR1020120104289A
Authority: KR
Inventors: 임지수; 초대열; 이진우
Original assignee: (주)위더스비젼
Priority date: 2012-09-20
Filing date: 2012-09-20
Publication date: 2013-12-18

Abstract

본 발명은 회전자, 다수의 고정자, 상기 고정자들의 구동을 위한 다수의 구동스위치가 구비된 구동회로, 및 상기 고정자로 인가되는 구동전류를 검출하기 위한 검출저항을 포함하는 3상 센서리스 BLDC 모터의 구동을 제어하기 위한 시스템으로, 3상의 출력전압으로부터 상기 3상의 역기전력의 부호변환점을 검출하고, 상기 부호변환점이 반영된 FG(function generation) 신호를 생성하는 역기전력 합성 회로부; 상기 FG 신호의 위상을 고정하기 위한 PLL(phase locked loop) 회로부; 상기 PLL 회로부의 출력신호에 기초하여 상기 구동회로의 구동제어신호들을 생성하고 상기 구동회로로 출력하는 출력 합성 회로부; 및 상기 구동회로의 커뮤테이션시 상기 검출저항에서 발생하는 전류리플의 값을 구하고, 상기 모터의 평균전류신호에서 상기 전류리플의 값을 가감하여 제 1 및 제 2 전류리플신호를 생성하며, 상기 1 및 제 2 전류리플신호에 기초하여 상기 구동제어신호들의 듀티비를 조절하는 토크리플제거 및 PWM(pulse width modulation) 제어부를 포함하는 3상 센서리스 BLDC 모터의 구동제어시스템을 개시한다.

Description

3상 센서리스 ＢＬＤＣ 모터 및 그 구동제어시스템{THREE PHASE SENSOERLESS BRUSHLESS DIRECT CURRENT MOTOR AND SYSTEM FOR CONTROLLING DRIVING THEREOF}

본 발명은 3상 센서리스 BLDC 모터 및 그 구동제어시스템에 관한 것이다.

BLDC(brushless direct current) 모터는 DC 모터 중에서 브러쉬가 없는 모터로서 속도(speed), 힘(torque), 거리(distanced)의 제어가 가능한 제어형 모터이다. 상기 BLDC 모터는 높은 효율과 넓은 속도 범위에서 제어가 용이하기 때문에 많은 분야에 사용되고 있다.

상기 BLDC 모터는 영구자석 회전자(rotor), 전자기권선(armature winding)을 가진 고정자(stator), 고정자의 구동 제어를 위한 제어시스템으로 구성된다. 상기 BLDC모터는 적절한 시점에 전자기권선으로 전류를 인가하기 위해서 회전자의 위치를 알아야 하고, 이를 위해 홀 센서(hall sensor)가 이용된다. 그러나, 상기 홀 센서는 모터의 크기와 비용을 증가시키고, 온도와 습도에 민감하여 장 시간 사용할 경우 효율성이 저하된다. 따라서, 상기 홀 센서를 필요로 하지 않는 센서리스 BLDC 모터가 여러 분야에서 요구되고 있다.

도 1은 센서리스 BLDC 모터에서 Y 결선 방식의 고정자 코일의 배열을 나타낸 등가회로 및 전류 흐름도를 나타낸 도면이다. 도 2는 도 1 에 도시된 고정자 코일을 구동하기 위한 구동회로를 나타낸 회로도이다.

도 1에 도시된 각 고정자 코일(C1, C2, C3)의 한쪽 끝은 모두 중성점(MCOM)에 연결되어 있으며, 고정자 코일(C1, C2, C3)의 다른 쪽 끝은 도 2에 도시된 전력 트랜지스터 P1, P2, P3, N1, N2, N3의 출력(U, V, W)에 각각 연결된다. 여기서, 상기 트랜지스터 P1, P2, P3는 PMOS 트랜지스터로 'Active Low' 신호에 동작하며, 트랜지스터 N1, N2, N3는 NOS 트랜지스터로 'Active High' 신호에 동작한다.

상기 BLDC 모터를 회전시키기 위해서는 항상 2개의 상(Phase)에 전류경로(current path)를 형성시켜야 하며, 나머지 1개의 상(phase)은 전류가 흐르지 않는 플로팅 페이즈(floating phase)가 된다. 상기 BLDC 모터의 센서리스(sensorless) 구동은 상기와 같이 전류가 흐르지 않는 플로팅 페이즈(floating phase)에 유기되는 역기전력을 이용한다. 즉, 상기 플로팅 페이즈(floating phase)에 유기되는 역기전력이 모터의 중성점(MCOM)과 비교하여 크거나 작게 되는 지점을 검출하여 다음 상(phase)으로 바꾸어줌으로써, 모터에 연속적인 회전력을 주게 된다. 상기 BLDC 모터의 상(phase)은 아래 표 1과 같이 6개의 상(phase)이 존재할 수 있다.

PHASE	Current Flows		Floating Coil
PHASE	From	To	Floating Coil
1(101)	U	V	W
2(100)	U	W	V
3(110)	V	W	U
4(010)	V	U	W
5(011)	W	U	V
6(001)	W	V	U

PHASE 1(101)에서는 전류가 U상에서 V상으로 흐르고 W상이 플로팅된다. 이러한 경우, UP = 'Low'가 되어 트랜지스터 P1이 턴온되고, VN = 'High'가 되어 트랜지스터 N2가 턴온된다. 이때, 전원 VM에서 검출저항(Rsense), 트랜지스터 P1, 코일 C1, C3, 트랜지스터 N2 및 전원 VSS로 전류 경로가 형성되어 전류가 흐름으로써 코일 C1과 C2에 에너지가 저장된다. 이때, PHASE 1(101)에서 W상에 유기되는 역기전력은 하강하게 되며, 역기전력이 중성점(MCOM) 보다 작게 되는 순간을 검출하여 30도 지연 후 PHASE 2(100)로 바꾸어주어야 한다.

PHASE 2(100)에는 전류가 U상에서 W상으로 흐르고 V상이 플로팅된다, 이러한 경우, UP = 'Low'가 되어 트랜지스터 P1은 온 상태를 유지하고, WN = 'High'가 되어 트랜지스터 N3이 턴온된다. 이때, 전원 VM에서 검출저항(Rsense), 트랜지스터 P1, 코일 C1, C2, 트랜지스터 N3 및 전원 VSS로 전류 경로가 형성되어 전류가 흐름으로써 코일 C1과 C2에 에너지가 저장된다. 이때, PHASE 2(100)에서 V상에 유기되는 역기전력은 상승하게 되며, 역기전력이 중성점(MCOM)보다 크게 되는 순간을 검출하여 30도 지연 후 PHASE 3(110)으로 바꾸어주어야 한다. PHASE 1(101)에서 PHASE 2(100)로 바뀔 때 트랜지스터 P1은 온 상태를 유지하지만, 트랜지스터 N2는 온 상태에서 오프 상태로 바뀌고, 트랜지스터 N3는 오프 상태에서 온 상태로 바뀌면서 커뮤테이션(commutation)이 발생될 수 있다. 또한, PHASE 2(100)에서 PHASE 3(110)로 바뀔 때 트랜지스터 N3는 온 상태를 유지하고 있으나, 트랜지스터 P1은 온 상태에서 오프 상태로 바뀌고, 트랜지스터 P2는 오프 상태에서 온 상태로 바뀌면서 커뮤테이션(commutation)이 발생될 수 있다.

이와 같이, PHASE가 바뀔 때 전류의 흐름이 바뀌면서 PMOS 혹은 NMOS 사이에서 커뮤테이션(commutation)이 일어나는데, 온 상태에서 오프 상태로 바뀌는 트랜지스터에 흐르는 전류의 기울기와, 오프 상태에서 온 상태로 바뀌는 트랜지스터에 흐르는 전류의 기울기가 서로 다르면, 플로팅 페이즈(floating phase)와 검출저항(Rsense)에는 전류 리플(current ripple)이 존재하게 되고, 이러한 전류 리플은 모터의 소음 증가와 효율 감소를 야기할 수 있다.

본 발명은, 커뮤테이션(commutation)에 의해 발생하는 전류리플을 감소시켜 소음이 최소화되고 효율이 증가된 3상 센서리스 BLDC 모터 및 그 구동제어시스템을 제공한다.

본 발명의 일 실시예에 따른 구동제어시스템은, 회전자, 다수의 고정자, 상기 고정자들의 구동을 위한 다수의 구동스위치가 구비된 구동회로, 및 상기 고정자로 인가되는 구동전류를 검출하기 위한 검출저항을 포함하는 3상 센서리스 BLDC 모터의 구동을 제어하기 위한 시스템으로, 3상의 출력전압으로부터 상기 3상의 역기전력의 부호변환점을 검출하고, 상기 부호변환점이 반영된 FG(function generation) 신호를 생성하는 역기전력 합성 회로부; 상기 FG 신호의 위상을 고정하기 위한 PLL(phase locked loop) 회로부; 상기 PLL 회로부의 출력신호에 기초하여 상기 구동회로의 구동제어신호들을 생성하고 상기 구동회로로 출력하는 출력 합성 회로부; 및 상기 구동회로의 커뮤테이션시 상기 검출저항에서 발생하는 전류리플의 값을 구하고, 상기 모터의 평균전류신호에서 상기 전류리플의 값을 가감하여 제 1 및 제 2 전류리플신호를 생성하며, 상기 1 및 제 2 전류리플신호에 기초하여 상기 구동제어신호들의 듀티비를 조절하는 토크리플제거 및 PWM(pulse width modulation) 제어부를 포함한다.

또한, 상기 역기전력 합성 회로부는, 상기 3상의 출력전압신호들과 상기 3상의 중성점 전압신호를 각각 입력받고, 상기 3상의 출력전압신호와 상기 3상의 중성점 전압신호를 비교하고, 비교 결과에 따른 비교결과신호들을 각각 출력하는 BEMF(back electromagnetic force) 비교회로; 및 상기 비교결과신호들을 배타적 부정 논리합(exclusive nor)을 취하여 FG 신호를 생성하는 함수발생회로를 포함할 수 있다.

또한, 상기 BEMF 비교회로는, 상기 3상의 출력전압신호들과 상기 3상의 중성점 전압신호를 각각 입력 받아 비교하고, 비교 결과에 따른 비교결과신호들을 각각 출력하는 제 1 내지 제 3 비교기; 및 상기 비교결과신호들의 노이즈를 제거하는 제 1 내지 제 3 마스크 회로를 포함하며, 상기 제 1 내지 제 3 비교기는 상기 3상의 출력전압신호가 상기 3상의 중성점 전압신호보다 크면 하이 신호를 출력하고, 상기 3상의 중성점 전압신호보다 작으면 로우 신호를 출력할 수 있다.

또한, 상기 PLL 회로부는, 양극 입력단을 통해 상기 FG 신호를 입력 받는 PFD(phase frequency detector) 차지펌프회로; 상기 PFD 차지펌프회로의 출력단과 연결된 로우패스필터; 상기 로우패스필터의 출력단과 연결된 전압제어발진기; 및 상기 전압제어발진기의 출력단과 상기 PFD 차지펌프회로의 음극 입력단 사이에 연결되어 상기 PFD 차지펌프회로에 상기 PLL 회로부의 출력신호를 피드백하는 분주기를 포함할 수 있다.

또한, 상기 출력 합성 회로부는, 상기 PLL 회로부의 출력신호를 입력 받고, 상기 구동제어신호들을 생성하는 시프트 레지스터; 및 상기 시프트 레지스터에서 생성된 구동제어신호들을 입력 받고, 상기 토크리플제거 및 PWM 제어부를 통해 듀티비가 조절된 구동제어신호들의 출력을 제어하는 출력 컨트롤러를 포함할 수 있다.

또한, 상기 토크리플제거 및 PWM 제어부는, 상기 검출저항에 인가되는 전압신호를 검출하고, 상기 전압신호와 기준전압신호의 차이 값을 구하여 전류신호로 변환하고, 기준전류신호에서 상기 변환된 차이 값을 가감하여 제 1 및 제 2 전류리플신호를 생성하는 전류리플 검출회로; 상기 PLL 회로부의 출력신호에 따라 상기 제 1 및 제 2 전류리플신호에 상응하는 기울기를 갖는 제 1 및 제 2 기울기신호를 각각 생성하는 기울기신호 생성회로; 상기 제 1 및 제 2 기울기신호에 기초하여 듀티비 가변을 위한 제 1 및 제 2 듀티제어신호를 생성하는 PWM 발생회로; 및 상기 구동회로의 구동스위치들 중 동작상태변경이 필요한 구동스위치들을 선택하고, 상기 제 1 및 제 2 듀티제어신호를 이용하여 상기 선택된 구동스위치들로 인가되는 구동제어신호들의 듀티비를 조절하는 커뮤테이션 선택회로를 포함할 수 있다.

또한, 상기 전류리플 검출회로는, 상기 구동회로의 커뮤테이션 발생 이전의 시점에서 상기 검출저항으로부터 전압신호를 검출하여 상기 기준전압신호로 저장하는 피크홀드회로; 일단이 상기 피크홀드회로의 출력단과 연결된 제 1 모드스위치; 일단으로 상기 검출저항으로부터 검출되는 전압신호를 입력 받는 제 2 모드스위치; 및 양극 입력단이 상기 제 1 모드스위치와 상기 제 2 모드스위치의 타단과 각각 연결되며, 음극 입력단을 통해 상기 검출저항으로부터 검출되는 전압신호를 입력 받고, 양극 출력단과 음극 출력단으로 상기 제 1 및 제 2 전류리플신호를 각각 출력하는 전압-전류 컨버터를 포함하며, 상기 구동회로의 커뮤테이션 발생 이전에는 상기 제 2 모드스위치가 구동되며, 상기 구동회로의 커뮤테이션 발생 이후에는 상기 제 1 모드스위치가 구동될 수 있다.

또한, 상기 기울기신호 생성회로는 제 1 생성회로와 제 2 생성회로를 포함하고, 상기 제 1 생성회로는, 상기 제 1 전류리플신호에 따라 전류크기가 제어되는 제 1-1 전류원; 일단이 상기 제 1-1 전류원과 연결된 제 1 가산스위치; 일단이 상기 제 1 가산스위치의 타단과 연결된 제 1 감산스위치; 상기 제 1 가산스위치의 타단과 접지 사이에 연결된 제 1 커패시터; 상기 제 1 감산스위치의 타단과 연결되며 상기 제 1 전류리플신호에 따라 전류크기가 제어되는 제 1-2 전류원; 및 상기 PLL 회로부의 출력신호에 따라 상기 제 1 가산스위치와 상기 제 1 감산스위치의 동작을 상보적으로 제어하는 제 1 스와퍼 회로를 포함하며, 상기 제 2 생성회로는, 상기 제 2 전류리플신호에 따라 전류크기가 제어되는 제 2-1 전류원; 일단이 상기 제 2-1 전류원과 연결된 제 2 가산스위치; 일단이 상기 2 가산스위치의 타단과 연결된 제 2 감산스위치; 상기 제 2 가산스위치의 타단과 접지 사이에 연결된 제 2 커패시터; 상기 제 2 감산스위치의 타단과 연결되며 상기 제 2 전류리플신호에 따라 전류크기가 제어되는 제 2-2 전류원; 및 상기 PLL 회로부의 출력신호의 반전신호에 따라 상기 제 2 가산스위치와 상기 제 2 감산스위치의 동작을 상보적으로 제어하는 제 2 스와퍼 회로를 포함할 수 있다.

또한, 상기 커뮤테이션 선택회로는, 상기 출력 합성 회로부를 통해 생성된 상기 구동제어신호들 중 전압레벨이 증가하는 방향으로 바뀌는 구동제어신호에 대하여, 듀티비를 증가시키기 위한 듀티제어신호를 적용하고, 전압레벨이 감소하는 방향으로 바뀌는 구동제어신호에 대하여, 듀티비를 감소시키기 위한 듀티제어신호를 적용할 수 있다.

또한, 상기 PLL 회로부와 상기 출력 합성 회로부 사이에 연결되며, 상기 구동회로의 초기 동작시 기설정된 초기 클록 신호를 상기 출력 합성 회로부로 출력하고, 상기 구동회로의 커뮤테이션 발생시 상기 PLL 회로부의 출력신호를 상기 출력 합성 회로부로 전달하는 클록 선택 회로부를 더 포함할 수 있다.

본 발명의 다른 실시예에 따른 3상 센서리스 BLDC 모터는, 영구자석을 구비하는 회전자; 전자기권선을 각각 구비하는 다수의 고정자; 상기 고정자들의 구동을 위한 다수의 구동스위치를 구비하는 구동회로; 상기 고정자로 인가되는 구동전류를 검출하기 위한 검출저항; 3상의 출력전압으로부터 상기 3상의 역기전력의 부호변환점을 검출하고, 상기 부호변환점이 반영된 FG(function generation) 신호를 생성하는 역기전력 합성 회로부; 상기 FG 신호의 위상을 고정하기 위한 PLL(phase locked loop) 회로부; 상기 PLL 회로부의 출력신호에 기초하여 상기 구동회로의 구동제어신호들을 생성하고 상기 구동회로로 출력하는 출력 합성 회로부; 및 상기 구동회로의 커뮤테이션시 상기 검출저항에서 발생하는 전류리플의 값을 구하고, 상기 모터의 평균전류신호에서 상기 전류리플의 값을 가감하여 제 1 및 제 2 전류리플신호를 생성하며, 상기 1 및 제 2 전류리플신호에 기초하여 상기 구동제어신호들의 듀티비를 조절하는 토크리플제거 및 PWM(pulse width modulation) 제어부를 포함한다.

또한, 상기 역기전력 합성 회로부는, 상기 3상의 출력전압신호들과 상기 3상의 중성점 전압신호를 각각 입력 받고, 상기 3상의 출력전압신호와 상기 3상의 중성점 전압신호를 비교하고, 비교 결과에 따른 비교결과신호들을 각각 출력하는 BEMF(back electromagnetic force) 비교회로; 및 상기 비교결과신호들을 배타적 부정 논리합(exclusive nor)을 취하여 FG 신호를 생성하는 함수발생회로를 포함할 수 있다.

또한, 상기 PLL 회로부는, 양극 입력단을 통해 상기 FG 신호를 입력받는 PFD(phase frequency detector) 차지펌프회로; 상기 PFD 차지펌프회로의 출력단과 연결된 로우패스필터; 상기 로우패스필터의 출력단과 연결된 전압제어발진기; 및 상기 전압제어발진기의 출력단과 상기 PFD 차지펌프회로의 음극 입력단 사이에 연결되어 상기 PFD 차지펌프회로에 상기 PLL 회로부의 출력신호를 피드백하는 분주기를 포함할 수 있다.

또한, 상기 출력 합성 회로부는, 상기 PLL 회로부의 출력신호를 입력 받고, 상기 구동제어신호들을 생성하는 시프트 레지스터; 및 상기 시프트 레지스터에서 생성된 구동제어신호들을 입력받고, 상기 토크리플제거 및 PWM 제어부를 통해 듀티비가 조절된 구동제어신호들의 출력을 제어하는 출력 컨트롤러를 포함할 수 있다.

본 발명에 따르면, 커뮤테이션(commutation)에 의해 발생하는 전류 리플을 감소시켜 소음이 최소화되고 효율이 증가된 3상 센서리스 BLDC 모터 및 그 구동제어시스템을 제공할 수 있다.

도 1은 센서리스 BLDC 모터에서 Y 결선 방식의 고정자 코일의 배열을 나타낸 등가회로 및 전류 흐름도를 나타낸 도면이다.
도 2는 도 1 에 도시된 고정자 코일을 구동하기 위한 구동회로를 나타낸 회로도이다.
도 3은 본 발명의 실시예에 따른 구동제어시스템의 블록도이다.
도 4는 도 3의 도시된 출력신호들의 파형과 그 관계를 설명하기 위해 나타낸 도면이다.
도 5는 도 3에 도시된 BEMF 비교회로의 내부 구성을 나타낸 블록도이다.
도 6은 도 3에 도시된 PLL 회로부의 타이밍도이다.
도 7은 도 3에 도시된 전류리플 검출회로의 내부 구성을 나타낸 블록도이다.
도 8은 도 7에 도시된 피크홀드회로의 내부 구성을 나타낸 블록도이다.
도 9a 및 도 9b는 도 3에 도시된 기울기신호 생성회로의 내부 구성을 나타낸 블록도이다.
도 10은 도 3에 도시된 기울기신호 생성회로의 입출력 신호를 나타낸 도면이다.
도 11은 도 10에 도시된 출력신호 중 'Sp' 부분에 대한 PWM 발생회로의 출력신호를 나타낸 도면이다.
도 12는 주파수에 따른 BLDC 모터의 동작 영역을 설명하기 위해 나타낸 그래프이다.

본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명한다.

본 실시예의 3상 센서리스 BLDC(brushless DC) 모터는, 영구자석을 구비하는 회전자, 전자기권선을 각각 구비하며 회전자의 외각에 분배 배치된 다수의 고정자, 고정자들을 구동하기 위한 다수의 구동스위치를 구비하는 구동회로, 고정자로 인가되는 구동전류를 검출하기 위한 검출저항, 및 구동회로의 구동을 제어하기 위한 구동제어시스템으로 구성될 수 있다.

상기의 회전자, 다수의 고정자, 구동회로 및 검출저항은 통상의 BLDC 모터의 구성으로 이루어질 수 있다. 예를 들어, 본 실시예의 구동회로 및 검출저항은 도 2에 도시된 구동회로(10)와 검출저항(Rsense)으로 구성될 수 있으며, 구동회로(10)는 전자기권선에 흐르는 전류흐름을 제어하기 위한 전력 트랜지스터 P1, P2, P3, N1, N2, N3로 구성될 수 있다. 여기서 전력 트랜지스터 P1, P2, P3는 PMOS 트랜지스터이고, N1, N2, N3은 NMOS 트랜지스터일 수 있다. 또한, UP, VP, WP, UN, VN, WN은 전력 트랜지스터 P1, P2, P3, N1, N2, N3의 구동제어신호를 나타낸 것이며, U, V, W는 도 1에 도시된 3상(phase)의 각 출력을 나타낸 것이다.

상기와 같은 구성을 본 실시예의 3상 센서리스 BLDC 모터의 기본 구성으로 하고, 이하에서는 모터의 구동제어시스템에 대하여 보다 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 구동제어시스템(100)의 블록도이다. 도 4는 도 3의 도시된 출력신호들의 파형과 그 관계를 설명하기 위해 나타낸 도면이다.

도 1을 참조하면, 본 실시예의 3상 센서리스 BLDC 모터의 구동제어시스템(1000)은, 역기전력 합성 회로부(100), PLL(phase locked loop) 회로부(200), 출력 합성 회로부(300)와, 토크리플제거 및 PWM(pulse width modulation) 제어부(400)를 포함할 수 있다. 더불어, 본 실시예의 구동제어시스템(1000)은 클록 선택 회로부(500)를 더 포함할 수 있다.

상기 역기전력 합성 회로부(100)는, 3상(U, V, W)의 출력으로부터 3상(U, V, W)의 역기전력의 부호변환점(zero crossing point)을 검출하고, 상기 부호변환점이 반영된 FG(function generation) 신호를 생성하여 출력하도록 구성될 수 있다. 상기 역기전력 합성 회로부(100)는 도 2에 도시된 바와 같이, BEMF(back electromagnetic force) 비교회로(110)와 함수발생회로(120)를 포함할 수 있다.

상기 BEMF 비교회로(110)는 3상(U, V, W)의 출력전압신호들과 3상(U, V, M)의 중성점(MCOM) 전압신호를 각각 입력 받고, 3상(U, V, W)의 출력전압신호와 3상(U, V, W)의 중성점(MCOM) 전압신호를 비교하며, 그 비교 결과에 따른 비교결과신호들(UCOMP, VCOMP, WCOMP)을 각각 출력할 수 있다.

도 5는 도 3에 도시된 BEMF 비교회로(110)의 내부 구성을 나타낸 블록도이다.

도 5를 참조하면, BMEF 비교회로(110)는 제 1 내지 제 3 비교기(A1, A2, A3)와 제 1 내지 제 3 마스크 회로(111, 113, 115)를 포함할 수 있다.

상기 제 1 내지 제 3 비교기(A1, A2, A3)의 양극 입력단을 통해 3상(U, V, W)의 출력전압신호들을 각각 입력받고, 음극 입력단을 통해 3상(U, V, W)의 중성점(MCOM) 전압신호를 각각 입력받을 수 있다. 또한, 상기 제 1 내지 제 3 비교기(A1, A2, A3)는 입력된 3상(U, V, W)의 출력전압신호들과 중성점(MCOM) 전압신호를 비교하고, 그 비교 결과에 따른 비교결과신호들(UCOMP, VCOMP, WCOMP)을 각각 출력할 수 있다. 예를 들어, 상기 제 1 내지 제 3 비교기(A1, A2, A3)는 3상(U, V, W)의 출력전압신호가 중성점(MCOM) 전압신호보다 크면 하이 신호를 출력하고, 중성점(MCOM) 전압신호보다 작으면 로우 신호를 출력할 수 있다.

상기 제 1 내지 제 3 마스크 회로(111, 113, 115)는 입력단이 제 1 내지 제 3 비교기(A1, A2, A3)의 출력단과 연결되어 제 1 내지 제 3 비교기(A1, A2, A3)로부터 출력되는 비교결과신호들(UCOMP, VCOMP, WCOMP)을 각각 입력받고, 이들의 노이즈를 제거하여 출력할 수 있다.

상기 함수발생회로(120)는 제 1 내지 제 3 마스크 회로(111, 113, 115)로부터 출력되는 비교결과신호들(UCOMP, VCOMP, WCOMP)을 각각 입력받고, 배타적 부정 논리합(exclusive nor)을 취하여 FG 신호를 생성할 수 있다.

이와 같이, 상기 역기전력 합성 회로부(100)는 3상(U, V, W)의 출력으로부터 역기전력의 부호변환점(zero crossing point)을 검출하고, 역기전력의 부호변환점에 대한 특성이 반영된 FG 신호를 생성함으로써 PLL 회로부(200)의 기준 클록을 만들 수 있다.

상기 PLL(phase locked loop) 회로부(200)는, 양극 입력단을 통해 FG 신호를 입력 받는 PFD(phase frequency detector) 차지펌프회로(210), PFD 차지펌프회로(210)의 출력단과 연결된 로우패스필터(220), 로우패스필터(220)의 출력단과 연결된 전압제어발진기(230), 및 전압제어발진기(230)의 출력단과 PFD 차지펌프회로(210)의 음극 입력단 사이에 연결되어 PFD 차지펌프회로(210)에 PLL 회로부(200)의 출력신호를 피드백하는 분주기(240)를 포함할 수 있다.

상기 PLL 회로부(200)는 역기전력 합성 회로부(100)를 통해 출력되는 FG 신호의 위상을 고정하는 역할을 할 수 있다. 이를 위해 PLL 회로부(200)는 FG 신호와 부궤환(negative feedback) 신호를 각각 입력받고, 두 입력신호의 차이가 제거되도록 로우패스필터(220)와 전압제어발진기(230)를 제어할 수 있다.

도 6은 도 3에 도시된 PLL 회로부(200)의 타이밍도이다.

도 6을 참조하면, 상기 PFD 차지펌프회로(210)는 FG 신호가 PLL 회로부(200)의 출력신호(U3)보다 위상이 앞서는 T1 및 T2 구간에서 'UP = High'가 되고 'DOWN = Low가 되어, 일정치의 전류를 로우패스필터(220)로 더 공급할 수 있다. 이에 따라 로우패스필터(220)의 전압이 증가하게 된다. 또한, 상기 PFD 차지펌프회로(210)는 PLL 회로부(200)의 출력신호(U3)가 FG 신호보다 위상이 앞서는 T3 구간에서 'UP = Low'가 되고, 'DOWN = High'가 되어, 로우패스필터(220)로 공급되는 전류량의 일정치를 감소시킬 수 있다. 이에 따라 로우패스필터(220)의 전압이 감소하게 된다. 상기 로우패스필터(220)의 출력단은 전압제어발진기(230)의 입력단과 연결되어 있으므로, 로우패스필터(220)의 전압이 증가하면 전압제어발진기(230)의 주파수도 증가하고, 로우패스필터(220)의 전압이 감소하면 전압제어발진기(230)의 주파수도 감소하게 된다.

상기 분주기(240)는 전압제어발진기(230)의 출력단과 PFD 차지펌프회로(210)의 음극 입력단 사이에 연결되어 있어, 상기 음극 입력단을 통해 PFD 차지펌프회로(210)에 PLL 회로부(200)의 출력신호(U3)를 피드백한다.

이와 같이 상기 PLL 회로부(200)는 위상에 대한 부궤환(negative feedback)을 통해 최종적으로 FG 신호와 분주기(240)의 출력신호(U3)가 같아지도록 제어하고, 로우패스필터(220)에는 모터의 역기전력에 대한 정보가 저장되어 모터를 정속 구동하도록 한다. PLL 회로부(200)의 출력은 분주기(240)에서 PFD 차지펌프회로(210)로 피드백되는 출력신호(U3)와 PLL 회로부(200)의 기준클록신호(CLKM)가 된다.

상기 출력 합성 회로부(300)는 PLL 회로부(200)의 출력신호(U3=U7)에 기초하여 구동회로(10)의 구동제어신호들(UP, UN, VP, VN, WP, WN)을 생성하고 구동회로(10)로 출력할 수 있다. 상기 출력 합성 회로부(300)는 시프트 레지스터(310) 및 출력 컨트롤러(320)를 포함할 수 있다. 도 3에서는 구동회로(10)가 출력 합성 회로부(300)에 포함되는 것으로 도시하고 있으나, 반드시 이에 한정되는 것은 아니다.

상기 시프트 레지스터(310)는 PLL 회로부(200)의 출력신호(U7)를 입력 받고, 1차 구동제어신호들(UP1, UN1, VP1, VN1, WP1, WN1)을 생성할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 상기 시프트 레지스터(310)는, 출력신호(U7)의 상승 엣지에서 6개의 시프트 신호(S<0>, S<1>, S<2>, S<3>, S<4>, S<5>)를 생성하고, 이 시프트 신호들의 OR 연산을 통해 다시 6개의 1차 구동제어신호들(UP1, UN1, VP1, VN1, WP1, WN1)를 생성한다.

좀 더 구체적으로 설명하면, 상기 시프트 레지스터(310)는 S<0>와 S<1> 신호에 대한 OR 연산을 취하여 UP1 신호를 생성하고, S<2>와 S<3> 신호에 대한 OR 연산을 취하여 UN1 신호를 생성하고, S<4>와 S<5> 신호에 대한 OR 연산을 취하여 VP1 신호를 생성하고, S<3>와 S<4> 신호에 대한 OR 연산을 취하여 VN1 신호를 생성하고, S<5>와 S<0> 신호에 대한 OR 연산을 취하여 WP1 신호를 생성하며, S<1>와 S<2> 신호에 대한 OR 연산을 취하여 WN1 신호를 생성할 수 있다. 이렇게 생성된 1차 구동제어신호들(UP1, UN1, VP1, VN1, WP1, WN1)은 출력 컨트롤러(320)로 입력된다.

상기 출력 컨트롤러(320)는 시프트 레지스터(310)에서 생성된 1차 구동제어신호들(UP1, UN1, VP1, VN1, WP1, WN1)을 입력 받고, 토크리플제거 및 PWM 제어부(400)를 통해 듀티비가 조절(이하 'PWM이 적용'이라고 함)된 최종 구동제어신호들(UP, UN, VP, VN, WP, WN)이 출력할 수 있다.

상기 구동회로(10)는 출력 컨트롤러(320)로부터 PWM이 적용된 구동제어신호들(UP, UN, VP, VN, WP, WN)을 입력 받고, 전력 트랜지스터 P1, P2, P3, N1, N2, N3를 구동할 수 있다.

상기 토크리플제거 및 PWM(pulse width modulation) 제어부(400)는 구동회로(10)의 커뮤테이션(commutation)시 검출저항(Rsense)에서 발생하는 전류리플의 값을 구하고, 모터의 평균전류신호에서 전류리플의 값을 가감하여 제 1 및 제 2 전류리플신호를 생성하며, 제 1 및 제 2 전류리플신호에 기초하여 출력 컨트롤러(320)로 입력되는 1차 구동제어신호들(UP1, UN1, VP1, VN1, WP1, WN1)의 듀티비를 조절할 수 있다.

상기 토크리플제거 및 PWM 제어부(400)는 전류리플 검출회로(410), 기울기신호 생성회로(420), PWM 발생회로(430) 및 커뮤테이션 선택회로(440)를 포함할 수 있다.

도 7은 도 3에 도시된 전류리플 검출회로(410)의 내부 구성을 나타낸 블록도이다. 도 8은 도 7에 도시된 피크홀드회로(411)의 내부 구성을 나타낸 블록도이다.

도 7 및 도 8을 참조하면, 상기 전류리플 검출회로(410)는 피크홀드회로(411), 제 1 모드 스위치(SM1), 제 2 모드 스위치(SM2) 및 전압-전류 컨버터(413)를 포함할 수 있다.

상기 피크홀드회로(411)는 도 8에 도시된 바와 같이, 홀드 스위치(S_HOLD), OP AMP(A4), NPN 트랜지스터(A5)와 홀드 저항(R_HOLD)으로 구성될 수 있다. 홀드 스위치(S_HOLD)의 일단은 검출저항(Rsense)에 인가되는 전압(Rf)을 인가받고, 타단은 OP AMP(A4)의 양극 입력단과 연결된다. OP AMP(A4)의 출력단은 NPN 트랜지스터(A5)의 제어단자와 연결된다. NPN 트랜지스터(A5)의 제 1 단자는 제 1 전원(VCC)에 연결되고 제 2 단자는 OP AMP(A4)의 출력단과 홀드 저항(R_HOLD)의 일단과 연결된다. 홀드 저항(R_HOLD)의 타단은 제 2 전원(VSS)과 연결된다.

이와 같이 구성된 피크홀드회로(411)는 다음과 같이 동작할 수 있다.

우선, 상기 PLL 회로부(200)의 출력신호 중 하나인 기준클록신호(CLKM)가 'High'가 되면, 홀드 스위치(S_HOLD)가 턴온되어, OP AMP(A4)의 양극 입력단으로 전압(Rf)이 인가되고, OP AMP(A4), NPN 트랜지스터(A5)와 홀드 저항(R_HOLD)의 부궤환(negative feedback)에 의해 OP AMP(A4)의 부 입력(RF_REF)은 전압(Rf)과 같게 된다.

다음, 상기 홀드 스위치(S_HOLD)가 오프되면, 홀드 저항(R_HOLD)에는 전압(Rf)의 이전 값인 OP AMP(A4)의 부 입력전압(RF_REF) 값이 저장되고, OP AMP(A4)의 부 입력전압(RF_REF) 값은 전압(Rf)의 이전 값이 된다.

이와 같이 상기 피크홀드회로(411)는 구동회로(10)의 커뮤테이션 발생 이전의 시점(CLKM=H)에서 검출저항(Rsense)으로부터 전압신호(Rf)를 검출하여 기준전압신호로 저장하는 역할을 한다.

상기 제 1 모드 스위치(SM1)는 일단이 피크홀드회로(411)의 출력단과 연결되고, 모드신호(MODE)에 따라 동작할 수 있다. 여기서 제 1 모드 스위치(SM1)는 모드신호(MODE)가 'High'일 때 턴온될 수 있다.

상기 제 2 모드 스위치(SM2)는 일단으로 검출저항(Rsense)으로부터 검출되는 전압(Rf)를 입력 받고, 모드신호(MODE)에 따라 동작할 수 있다. 여기서 제 2 모드 스위치(SM2)는 모드신호(MODE)가 'Low'일 때 턴온될 수 있다.

여기서, 상기 모드신호(MODE)는 모터의 커뮤테이션이 발생하지 않은 초기 구동 상태에서 'Low'값을 가지며, 모터가 어느 정도 구동하면서 커뮤테이션이 발생하고, PLL 회로부(200)에 BEMF가 생성되어 일정 주파수에 도달하면 'High'값을 갖게 된다.

상기 전압-전류 컨버터(413)는 양극 입력단이 제 1 및 제 2 모드 스위치(SM1, SM1)의 타단과 각각 연결되고, 음극 입력단을 통해 검출저항(Rsense)으로부터 검출되는 전압(Rf)를 입력받고, 양극 및 음극 출력단으로 제 1 및 제 2 전류리플신호(U8, U9)를 각각 출력할 수 있다.

이와 같이 구성된 전류리플 검출회로(410)는 다음과 같이 동작할 수 있다.

우선, 모터의 초기 구동상태에서는 모드신호(MODE)는 'Low'가 되므로, 제 2 모드 스위치(SM2)가 턴온되고, 제 1 모드 스위치(SM1)가 오프된다. 이에 따라, 전압-전류 컨버터(413)의 양극 입력단 RF_REF_MX로 검출저항(Rsense)으로부터 검출된 전압(Rf)가 입력된다. 이때, 전압-전류 컨버터(413)의 음극 입력단은 모드신호(MODE)와 무관하게 전압(Rf)이 인가된다. 이와 같이 모드신호(MODE)가 'Low'일 경우 정, 음극의 입력이 동일하므로 출력신호(U8, U9) 또한 Io로 동일하다. 여기서, I0는 기준전류신호로서 PLL 회로부(200)의 전압제어발진기(230)의 주파수에 비례하는 전류 IB의 일정량의 전류(예를 들면 IB의 30%)를 이용할 수 있다.

다음, 상기 모터에 커뮤테이션이 발생할 경우 모드신호(MODE)는 'High'가 되므로, 제 2 모드 스위치(SM2)는 턴오프되고, 제 1 모드 스위치(SM1)는 턴온된다. 이에 따라, 전압-전류 컨버터(413)의 양극 입력단 RF_REF_MX로 피크홀드회로(411)의 출력신호(RF_REF)가 인가된다. 이때, 전압-전류 컨버터(413)는 기준전압으로서 피크홀드회로(411)에 저장된 이전 전압신호(RF_REF)와 검출저항(Rsense)에서 검출되는 현재 전압신호(Rf)의 차이 값을 구한 후 전류신호로 변환할 수 있다. 이렇게 생성된 전류신호는 구동회로(10)의 커뮤테이션시 검출저항(Rsense) 및 플로팅 페이즈(floating phase)에서 발생하는 전류리플 값(delta I0)을 가진다.다음, 전압-전류 컨버터(413)는 기준전류신호(I0)에 전류리플 값 (delta I0)을 가감하여 출력신호(U8, U9)를 생성할 수 있다. 출력신호(U8, U9)는 도 7에 도시된 바와 같이 'U8 = Io + delta Io'와 'U9 = Io - delta Io'로 표현될 수 있다.

따라서, 전압-전류 컨버터(413)를 통해 현재 검출저항(Rsense)에서 검출되는 전압(Rf)의 리플에 따라 변화하는 전류신호(U8, U9)가 출력될 수 있다. 피크홀드회로(411)의 출력신호(RF_REF)는 전류리플성분을 검출하기 위한 기준전압신호로 사용되며, 이러한 기준전압신호는 모터에 커뮤테이션이 발생하지 않은 시점(CLKM=H) 즉, 모터 구동 초기에 검출저항(Rsense)에서 검출되는 전압을 샘플링하여 얻을 수 있다.

한편, 전압-전류 컨버터(413)는 V-I 변환기, 주파수 보상 수단 및 single ended to differential conversion 회로 등을 포함할 수 있다.

도 9a 및 도 9b는 도 3에 도시된 기울기신호 생성회로(420)의 내부 구성을 나타낸 블록도이다. 도 10은 도 3에 도시된 기울기신호 생성회로(420)의 입출력 신호(U7, U7B, U10, U11)를 나타낸 도면이다.

도 9a 및 도 9b를 참조하면, 상기 기울기신호 생성회로(420)는 제 1 생성회로(420A)와 제 2 생성회로(420B)로 구성될 수 있다. 좀 더 구체적으로 설명하면, 도 9a는 제 1 생성회로(420A)를 도시한 도면이며, 도 9b는 제 2 생성회로(420B)를 도시한 도면이며, 제 1 생성회로(420A)와 제 2 생성회로(420B)의 회로 구성은 서로 동일하게 이루어질 수 있다.

상기 제 1 생성회로(420A)는, 제 1-1 전류원(IS1-1), 제 1 가산 스위치(S1-1), 제 1 감산 스위치(S1-2), 제 1 커패시터(Ca), 제 1-2 전류원(IS1-2), 및 제 1 스와퍼 회로(421a)를 포함할 수 있다.

상기 제 1-1 전류원(IS1-1)은 제 1 전류리플신호(U8)에 따라 전류크기가 제어될 수 있다. 여기서 제 1-1 전류원(IS1-1)은 기본적으로 PLL 회로부(200)의 주파수에 비례하는 전류 IB의 일정량의 전류(예를 들면 IB의 70%)가 흐를 수 있으며, 전류리플 검출회로(410)에서 출력되는 제 1 전류리플신호(U8) 또는 제2 전류리플신호(U9)에 상응하는 전류만큼 더해진 전류가 흐르게 된다.

상기 제 1 가산 스위치(S1-1)는 일단이 제 1-1 전류원(IS1-1)과 연결될 수 있다.

상기 제 1 감산 스위치(S1-2)는 일단이 제 1 가산 스위치(S1-1)의 타단과 연결될 수 있다.

상기 제 1 커패시터(Ca)는 제 1 가산 스위치(S1-1)의 타단과 접지 사이에 연결될 수 있다.

상기 제 1-2 전류원(IS1-2)는 제 1 감산 스위치(S1-2)의 타단과 연결되며 제 1 전류리플신호(U8)에 따라 전류크기가 제어될 수 있다. 상기 제 1-2 전류원(IS1-2)은 기본적으로 PLL 회로부(200)의 주파수에 비례하는 전류 IB의 일정량의 전류(예를 들면 IB의 70%)가 흐를 수 있으며, 전류리플 검출회로(410)에서 출력되는 제 1 전류리플신호(U8) 또는 제2 전류리플신호(U9)에 상응하는 전류량만큼 더해진 전류가 흐르게 된다.

상기 제 1 스와퍼 회로(421a)는 PLL 회로부(200)의 출력신호(U7)에 따라 제 1 가산 스위치(S1-1)와 제 1 감산 스위치(S1-2)의 동작을 상보적으로 제어할 수 있다.

더불어, 상기 제 1 생성회로(420A)는 제 1-1 전류원(IS1-1)과 병렬 연결된 제 1-1 클램프 회로(423a), 및 제 1-2 전류원(IS1-2)과 병렬 연결된 제 1-2 클램프 회로(425a)를 더 포함할 수 있다. 상기 제 1-1 클램프 회로(423a) 및 제 1-2 클램프 회로(425a)는 각각 후술하는 PWM 신호의 하이 클램프 전압 VH와 로우 클램프 전압 VL에 맞추어 제 1 기울기 신호(U10)의 범위를 조절할 수 있다.

상기 제 1 생성회로(420A)는 다음과 같이 동작할 수 있다.

상기 제 1 생성회로(420A)는 전류리플회로(410)로부터 출력되는 제 1 전류리플신호(U8) 또는 제 2 전류리플신호(U9)를 입력받을 수 있다. 본 실시예에서는 제 1 생성회로(420A)에 제 1 전류리플신호(U8)가 입력되는 것으로 가정하여 설명한다. 이에 따라 제 1-1 전류원(IS1-1)와 제 1-2 전류원(IS1-2)에는 각각 제 1 전류리플신호(U8)에 상응하는 전류만큼 더해진 전류가 흐르게 된다. 실제로, 제 1-1 전류원(IS1-1)와 제 1-2 전류원(IS1-2)에는 각각 제 1 전류리플신호(U8)를 분배한 양의 전류가 더해질 수 있다.

상기 제 1 스와퍼 회로(421a)는 PLL 회로부(200)의 출력신호(U7)을 입력 받고, 제 1 가산 스위치(S1-1)와 제 1 감산 스위치(S1-2)의 동작을 상보적으로 제어할 수 있다. 이에 따라, 상기 PLL 회로부(200)의 출력신호(U7)가 'High'가 되면 제 1 가산 스위치(S1-1)가 턴온되고 제 1 커패시터(Ca)에 제 1-1 전류원(IS1-1)에 흐르는 전류에 상응하는 에너지가 저장되며, 제 1 스와퍼 회로(421a)의 출력단으로 제 1 커패시터(Ca)에 저장된 에너지에 상응하는 전압신호가 출력될 수 있다. 이러한 경우 제 1 스와퍼 회로(421a)는 제 1 전류리플신호(U8)의 크기에 비례하여 상승하는 기울기를 갖는 제 1 기울기 신호(U10)를 출력할 수 있다.

다음, 상기 PLL 회로부(200)의 출력신호(U7)가 'Low'가 되면 제 1 감산 스위치(S1-2)가 턴온되고 제 1 가산 스위치(S1-1)는 턴오프된다. 이에 따라, 제 1 커패시터(Ca)에 저장된 에너지는 방전되므로, 제 1 스와퍼 회로(421a)는 제 1 전류리플신호(U8)의 크기에 비례하여 상승 또는 하강하는 기울기를 갖는 제 1 기울기 신호(U10)를 출력하게 된다. 이와 같이, 제 1 스와퍼 회로(421a)는 PLL 회로부(200)의 출력신호(U7)에 따라, 제 1 전류리플신호(U8)에 상응하는 크기만큼 상승하거나 하강하는 기울기를 갖는 제 1 기울기 신호(U10)를 출력할 수 있다.

다음 구간에서는, 상기 제 1 스와퍼 회로(421a)에 의해 PLL 회로부(200)의 출력신호(U7)가 'High'가 되면 제 1 감산 스위치(S1-2)가 턴온되고, 출력신호(U7)가 'High'가 되면 제 1 가산 스위치(S1-1)가 턴오프되고 제 1 가산 스위치(S1-1)는 턴온된다.

상기 제 2 생성회로(420B)는, 제 2-1 전류원(IS2-1), 제 2 가산 스위치(S2-1), 제 2 감산 스위치(S2-2), 제 2 커패시터(Ca), 제 2-2 전류원(IS2-2), 및 제 2 스와퍼 회로(421b)를 포함할 수 있다. 본 실시예의 제 2 생성회로(420B)는 상술한 바와 같이 제 1 생성회로(420A)와 동일하게 구성되므로, 이에 대한 상세한 설명은 생략하도록 한다. 다만, 상기 제 2-1 전류원(IS2-1)과 제 2-2 전류원(IS2-2)에는 제 2 전류리플신호(U9)에 상응하는 전류가 더 흐를 수 있으며, 제 2 스와퍼 회로(421b)는 PLL 회로부(200)의 출력신호(U7)의 반전신호(U7B)를 입력받아 제 2 가산 스위치(S2-1)와 제 2 감산 스위치(S2-2)의 동작을 상보적으로 제어할 수 있다. 이와 같은 제 2 생성회로(420B)의 경우, PLL 회로부(200)의 출력신호(U7)의 반전신호(U7B)에 따라 제 2 전류리플신호(U9)의 크기만큼 상승하거나 하강하는 기울기를 갖는 제 2 기울기 신호(U11)를 출력할 수 있다.

상기 PWM 발생회로(430)는 기울기 생성회로(420)로부터 출력되는 제 1 및 제 2 기울기 신호(U10, U11)를 입력받고, 제 1 및 제 2 기울기 신호(U10, U11)에 비례하여 듀티비를 가변할 수 있는 제 1 및 제 2 듀티제어신호(U13, U12)를 생성할 수 있다.

도 11은 도 10에 도시된 출력신호 중 'Sp' 부분에 대한 PWM 발생회로(430)의 출력신호를 나타낸 도면이다.

도 11에 도시된 바와 같이, 상기 PWM 발생회로(430)는 제 1 기울기 신호(U10) 중 기울기가 증가하고 있는 구간(Sp)에 대하여, 듀티비가 증가되도록 제어할 수 있는 제 1 듀티제어신호(U13)를 생성할 수 있으며, 제 2 기울기 신호(U11) 중 기울기가 감소하고 있는 구간(Sp)에 대하여, 듀티비가 감소되도록 제어할 수 있는 제 2 듀티제어신호(U12)를 생성할 수 있다.

상기 커뮤테이션 선택회로(440)는 구동회로(100)의 구동스위치 즉, 전력 트랜지스터들(P1, P2, P3, N1, N2, N3) 중 동작상태변경이 필요한 트랜지스터를 선택하고, 선택된 트랜지스터의 구동제어신호에, PWM 발생회로(430)를 통해 출력되는 제 1 및 제 2 듀티제어신호(U12, U13)가 적용되도록, 해당 트랜지스터들의 제어단자로 제 1 및 제 2 듀티제어신호(U12, U13)를 전달하는 역할을 한다. 여기서, 동작상태변경이 필요한 트랜지스터란, 회전자의 위치에 대하여 페이즈(phase)가 바뀜에 따라 전류 경로를 변경하기 위해 스위치 동작상태가 'ON'에서 'OFF'로, 'OFF'에서 'ON'으로 바뀌는 트랜지스터를 의미한다.

이상에서 설명한 바와 같이, 상기 회전자의 위치는 PHASE 1(101), PHASE 2(100), PHASE 3(110), PHASE 4(010), PHASE 5(011), PHASE 6(001)의 6개로 나눌 수 있다. 상기 커뮤테이션 선택회로(440)는 각각의 위치에 따라 PLL 회로부(200)의 출력신호(U7)가 'High' 구간에서 PWM 발생회로(430)의 출력신호(U12, U13)가 필요한 트랜지스터의 제어단자로 전달하는 역할을 한다. 예를 들어, 상기 커뮤테이션 선택회로(440)는 1차 구동제어신호 중 UP1이 'Low → High'로 바뀌고 있고, WP1이 'High → Low'로 바뀌고 있다고 가정하면, 듀티비를 감소시킬 수 있는(하강 기울기를 갖는) 제 2 듀티제어신호(U12)를 1 차 구동제어신호 WP 1에 적용하고, 듀티비를 증가시킬 수 있는(상승 기울기를 갖는) 제 2 듀티제어신호(U13)를 1차 구동제어신호 WP1에 적용할 수 있다. 즉, 구동제어신호의 전압레벨이 감소하는 방향으로 바뀌는 신호에 대하여 듀티비를 감소시킬 수 있는 듀티제어신호를 적용하고, 전압레벨이 증가하는 방향으로 바뀌는 신호에 대하여 듀티비를 증가시킬 수 있는 듀티제어신호를 적용할 수 있다. 이때, 구동제어신호의 전압레벨이 감소하는 방향으로 바뀌는 신호는 전압레벨이 'High'에서 'Low'로 바뀌는 구동제어신호로서, PMOS에 적용할 경우, 그 동작상태는 'OFF → ON'이 되고, NMOS에 적용할 경우, 그 동작상태는 'ON → OFF'가 될 수 있다.

이와 같이 상기 커뮤테이션 선택회로(440)는 상기와 같이 동작상태가 바뀌어져야 할 트랜지스터 즉, 커뮤테이션이 발생하는 트랜지스터를 선택하고, 선택된 트랜지스터의 구동제어신호에 제 1 및 제 2 듀티제어신호(U12, U13)를 적용하여, 출력 컨트롤러(320)가 최종 구동제어신호들(UP, UN, VP, VN, WP, WN)의 출력할 수 있도록 한다.

상기 클록 선택 회로부(500)는 PLL 회로부(200)와 출력 합성 회로부(300) 사이에 연결되며, 구동회로(10)의 초기 동작시 기설정된 초기 클록신호를 출력 합성 회로부(300)로 출력하고, 구동회로(10)의 커뮤테이션 발생시 PLL 회로부(200)의 출력신호(U3=U7)를 출력 합성 회로부(300)로 전달하는 역할을 한다.

좀 더 구체적으로 설명하면, 클록 선택 회로부(500)는 모드신호(MODE)에 따라 초기 클록신호(start up oscillator) 혹은 PLL 회로부(200)의 출력신호(U3)를 선택할 수 있다. 본 실시예의 BLDC 모터는 홀 센서(hall sensor)가 없다. 그러므로 모터의 초기에는 정지상태에 있으므로 BEMF(back electromagnetic force)가 생성될 때까지 강제로 구동시킨다. 어느 정도 모터가 회전하면 BEMF가 생성되고, 이때부터 BEMF에 동기하여 모터를 회전시킨다.

도 12는 주파수에 따른 BLDC 모터의 동작 영역을 설명하기 위해 나타낸 그래프이다. 도 12를 참조하면, 초기의 정지 상태에 강제로 구동시킨 후, 일정 주파수에 도달(Finit)하면 PLL(BEMF) 구동을 실시한다. 모드신호(MODE)는 초기의 정지 상태에서 'Low'값을 가지게 되며, 일정 주파수에 도달(Finit)하게 되면 'High'로 바뀌게 된다. 이에 따라, 클록 선택 회로부(500)는 모터가 초기에 정지된 상태부터 강제로 구동된 후 일정 주파수에 도달(Finit)하기 전까지 초기 클록신호를 출력 합성 회로부(300)로 출력하여, 시스템이 동작하도록 하고, 이후 모드신호(MODE)가 'High'로 바뀌게 되면 PLL 회로부(200)의 분주기(240)의 출력을 선택하여 출력 합성 회로부(300)로 전달할 수 있다.

본 실시예의 구동제어시스템(100)은, 역기전력 합성 회로부(100)에서 역기전력을 검출하고, PLL 회로부(200)를 통해 모터의 정속 구동 상태시의 역기전력 정보를 저장하고, 역기전력을 검출한 후, 커뮤테이션시 발생되는 전류리플을 토크리플제거 및 PWM 제어부(400)에서 감지하고 이를 감소하는 방향으로 가공하여 출력 합성 회로부(300)를 통해 출력되도록 함으로써, 전류리플에 의해 발생하는 토크리플(torque ripple)을 줄일 수 있다.

전류리플을 제거하기 위한 기준정보는 모터에 커뮤테이션이 발생하지 않은 시점에서 샘플링할 수 있다. 예를 들어, 커뮤테이션시 모터에 공급되는 전류의 상승 엣지가 하강 엣지보다 빠른 경우, 검출저항(Rsense)의 검출전압의 값(Rf)은 감소하게 되고, 전압-전류 컨버터(413)에 의해 기울기신호 생성회로(420)에는 상승 기울기를 만드는 전류는 줄이고, 하강 기울기를 만드는 전류는 증가시켜, 이 값들이 PWM 발생회로(430)를 통해 구동회로(10)로 출력되는 구동제어신호로 전달됨으로써, 모터에 공급되는 전류의 상승 기울기를 줄일 수 있다.

이와 반대로, 커뮤테이션시 모터에 공급되는 전류의 하강 엣지가 상승 엣지보다 빠른 경우, 검출저항(Rsense)의 검출전압의 값(Rf)이 증가하게 되고, 전압-전류 컨버터(413)에 의해 기울기신호 생성회로(420)에는 하강 기울기를 만드는 전류는 줄이고 상승 기울기를 만드는 전류를 증가시켜, 이 값들이 PWM 발생회로(430)를 통해 구동회로(10)로 출력되는 구동제어신호로 전달됨으로써, 모터에 공급되는 전류의 하강 기울기를 줄일 수 있다.

역으로 커뮤테이션시 모터에 공급되는 전류의 하강 엣지가 상승 엣지보다 빠른 경우 RF의 값이 증가하고 V-I CONVERTER A9에 의해 SLOPE GEN에는 하강 기울기를 만드는 전류는 줄이고 상승 기울기를 만드는 전류를 키우게 되고 이 값이 PWM GEN 블록을 통해 출력에 전달되어 모터에 들어가는 전류의 하강 기울기를 줄일 수 있다.

본 발명은 3상 센서리스 BLDC 모터의 구동에 관한 것으로 커뮤테이션시 발생하는 토크리플 제거에 관한 것으로 저소음을 요하는 모터(냉장고 팬 모터, 에어컨 팬 모터등) 등에 적용 가능하다.

이상에서 설명한 것은 본 발명에 따른 3상 센서리스 BLDC 모터 및 그 구동제어시스템을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정 및 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

10: 구동회로 Rsense: 검출저항
1000: 구동제어시스템 100: 역기전력 합성회로부
110: BEMF 비교회로 120: 함수발생회로
200: PLL 회로부 210: PFD 차지펌프회로
220: 로우패스필터 230: 전압제어발진기
240: 분주기 300: 출력 합성 회로부
310: 시프트 레지스터 320: 출력 컨트롤러
400: 토크리플제거 및 PWM 제어부 410: 전류리플 검출회로
420: 기울기신호 생성회로 430: PWM 발생회로
440: 커뮤테이션 선택회로 500: 클록 선택 회로부

Claims

회전자, 다수의 고정자, 상기 고정자들의 구동을 위한 다수의 구동스위치가 구비된 구동회로, 및 상기 고정자로 인가되는 구동전류를 검출하기 위한 검출저항을 포함하는 3상 센서리스 BLDC(Brushless DC) 모터의 구동을 제어하기 위한 시스템으로,
3상의 출력전압으로부터 상기 3상의 역기전력의 부호변환점을 검출하고, 상기 부호변환점이 반영된 FG(function generation) 신호를 생성하는 역기전력 합성 회로부;
상기 FG 신호의 위상을 고정하기 위한 PLL(phase locked loop) 회로부;
상기 PLL 회로부의 출력신호에 기초하여 상기 구동회로의 구동제어신호들을 생성하고 상기 구동회로로 출력하는 출력 합성 회로부; 및
상기 구동회로의 커뮤테이션시 상기 검출저항에서 발생하는 전류리플의 값을 구하고, 기준전류신호에서 상기 전류리플의 값을 가감하여 제 1 및 제 2 전류리플신호를 생성하며, 상기 1 및 제 2 전류리플신호에 기초하여 상기 구동제어신호들의 듀티비를 조절하는 토크리플제거 및 PWM(pulse width modulation) 제어부를 포함하는 3상 센서리스 BLDC 모터의 구동제어시스템.
제 1 항에 있어서,
상기 역기전력 합성 회로부는,
상기 3상의 출력전압신호들과 상기 3상의 중성점 전압신호를 각각 입력받고, 상기 3상의 출력전압신호와 상기 3상의 중성점 전압신호를 비교하고, 비교 결과에 따른 비교결과신호들을 각각 출력하는 BEMF(back electromagnetic force) 비교회로; 및
상기 비교결과신호들을 배타적 부정 논리합(exclusive nor)을 취하여 FG 신호를 생성하는 함수발생회로를 포함하는 3상 센서리스 BLDC 모터의 구동제어시스템.
제 2 항에 있어서,
상기 BEMF 비교회로는,
상기 3상의 출력전압신호들과 상기 3상의 중성점 전압신호를 각각 입력받아 비교하고, 비교 결과에 따른 비교결과신호들을 각각 출력하는 제 1 내지 제 3 비교기; 및
상기 비교결과신호들의 노이즈를 제거하는 제 1 내지 제 3 마스크 회로를 포함하며,
상기 제 1 내지 제 3 비교기는 상기 3상의 출력전압신호가 상기 3상의 중성점 전압신호보다 크면 하이 신호를 출력하고, 상기 3상의 중성점 전압신호보다 작으면 로우 신호를 출력하는 3상 센서리스 BLDC 모터의 구동제어시스템.
제 1 항에 있어서,
상기 PLL 회로부는,
양극 입력단을 통해 상기 FG 신호를 입력받는 PFD(phase frequency detector) 차지펌프회로;
상기 PFD 차지펌프회로의 출력단과 연결된 로우패스필터;
상기 로우패스필터의 출력단과 연결된 전압제어발진기; 및
상기 전압제어발진기의 출력단과 상기 PFD 차지펌프회로의 음극 입력단 사이에 연결되어 상기 PFD 차지펌프회로에 상기 PLL 회로부의 출력신호를 피드백하는 분주기를 포함하는 3상 센서리스 BLDC 모터의 구동제어시스템.
제 1 항에 있어서,
상기 출력 합성 회로부는,
상기 PLL 회로부의 출력신호를 입력 받고, 상기 구동회로의 구동제어신호들을 생성하는 시프트 레지스터; 및
상기 시프트 레지스터에서 생성된 구동제어신호들을 입력받고, 상기 토크리플제거 및 PWM 제어부를 통해 듀티비가 조절된 구동제어신호들의 출력을 제어하는 출력 컨트롤러를 포함하는 3상 센서리스 BLDC 모터의 구동제어시스템.
제 1 항에 있어서,
상기 토크리플제거 및 PWM 제어부는,
상기 검출저항에 인가되는 전압신호를 검출하고, 상기 전압신호와 기준전압신호의 차이 값을 구하여 전류신호로 변환하고, 기준전류신호에서 상기 변환된 차이 값을 가감하여 제 1 및 제 2 전류리플신호를 생성하는 전류리플 검출회로;
상기 PLL 회로부의 출력신호에 따라 상기 제 1 및 제 2 전류리플신호에 상응하는 기울기를 갖는 제 1 및 제 2 기울기신호를 각각 생성하는 기울기신호 생성회로;
상기 제 1 및 제 2 기울기신호에 기초하여 듀티비 가변을 위한 제 1 및 제 2 듀티제어신호를 생성하는 PWM 발생회로; 및
상기 구동회로의 구동스위치들 중 동작상태변경이 필요한 구동스위치들을 선택하고, 상기 제 1 및 제 2 듀티제어신호를 이용하여 상기 선택된 구동스위치들로 인가되는 구동제어신호들의 듀티비를 조절하는 커뮤테이션 선택회로를 포함하는 3상 센서리스 BLDC 모터의 구동제어시스템.
제 6 항에 있어서,
상기 전류리플 검출회로는,
상기 구동회로의 커뮤테이션 발생 이전의 시점에서 상기 검출저항으로부터 전압신호를 검출하여 상기 기준전압신호로 저장하는 피크홀드회로;
일단이 상기 피크홀드회로의 출력단과 연결된 제 1 모드스위치;
일단으로 상기 검출저항으로부터 검출되는 전압신호를 입력받는 제 2 모드스위치; 및
양극 입력단이 상기 제 1 모드스위치와 상기 제 2 모드스위치의 타단과 각각 연결되며, 음극 입력단을 통해 상기 검출저항으로부터 검출되는 전압신호를 입력받고, 양극 출력단과 음극 출력단으로 상기 제 1 및 제 2 전류리플신호를 각각 출력하는 전압-전류 컨버터를 포함하며,
상기 구동회로의 커뮤테이션 발생 이전에는 상기 제 2 모드스위치가 구동되며, 상기 구동회로의 커뮤테이션 발생 이후에는 상기 제 1 모드스위치가 구동되는 3상 센서리스 BLDC 모터의 구동제어시스템.
제 6 항에 있어서,
상기 기울기신호 생성회로는 제 1 생성회로와 제 2 생성회로를 포함하고,
상기 제 1 생성회로는, 상기 제 1 전류리플신호에 따라 전류크기가 제어되는 제 1-1 전류원; 일단이 상기 제 1-1 전류원과 연결된 제 1 가산스위치; 일단이 상기 제 1 가산스위치의 타단과 연결된 제 1 감산스위치; 상기 제 1 가산스위치의 타단과 접지 사이에 연결된 제 1 커패시터; 상기 제 1 감산스위치의 타단과 연결되며 상기 제 1 전류리플신호에 따라 전류크기가 제어되는 제 1-2 전류원; 및 상기 PLL 회로부의 출력신호에 따라 상기 제 1 가산스위치와 상기 제 1 감산스위치의 동작을 상보적으로 제어하는 제 1 스와퍼 회로를 포함하며,
상기 제 2 생성회로는, 상기 제 2 전류리플신호에 따라 전류크기가 제어되는 제 2-1 전류원; 일단이 상기 제 2-1 전류원과 연결된 제 2 가산스위치; 일단이 상기 2 가산스위치의 타단과 연결된 제 2 감산스위치; 상기 제 2 가산스위치의 타단과 접지 사이에 연결된 제 2 커패시터; 상기 제 2 감산스위치의 타단과 연결되며 상기 제 2 전류리플신호에 따라 전류크기가 제어되는 제 2-2 전류원; 및 상기 PLL 회로부의 출력신호의 반전신호에 따라 상기 제 2 가산스위치와 상기 제 2 감산스위치의 동작을 상보적으로 제어하는 제 2 스와퍼 회로를 포함하는 3상 센서리스 BLDC 모터의 구동제어시스템.
제 6 항에 있어서,
상기 커뮤테이션 선택회로는, 상기 출력 합성 회로부를 통해 생성된 상기 구동제어신호들 중 전압레벨이 증가하는 방향으로 바뀌는 구동제어신호에 대하여, 듀티비를 증가시키기 위한 듀티제어신호를 적용하고, 전압레벨이 감소하는 방향으로 바뀌는 구동제어신호에 대하여, 듀티비를 감소시키기 위한 듀티제어신호를 적용하는 3상 센서리스 BLDC 모터의 구동제어시스템.
제 1 항에 있어서,
상기 PLL 회로부와 상기 출력 합성 회로부 사이에 연결되며, 상기 구동회로의 초기 동작시 기설정된 초기 클록신호를 상기 출력 합성 회로부로 출력하고, 상기 구동회로의 커뮤테이션 발생시 상기 PLL 회로부의 출력신호를 상기 출력 합성 회로부로 전달하는 클록 선택 회로부를 더 포함하는 3상 센서리스 BLDC 모터의 구동제어시스템.
영구자석을 구비하는 회전자;
전자기권선을 각각 구비하는 다수의 고정자;
상기 고정자들의 구동을 위한 다수의 구동스위치를 구비하는 구동회로;
상기 고정자로 인가되는 구동전류를 검출하기 위한 검출저항;
3상의 출력전압으로부터 상기 3상의 역기전력의 부호변환점을 검출하고, 상기 부호변환점이 반영된 FG(function generation) 신호를 생성하는 역기전력 합성 회로부;
상기 FG 신호의 위상을 고정하기 위한 PLL(phase locked loop) 회로부;
상기 PLL 회로부의 출력신호에 기초하여 상기 구동회로의 구동제어신호들을 생성하고 상기 구동회로로 출력하는 출력 합성 회로부; 및
상기 구동회로의 커뮤테이션시 상기 검출저항에서 발생하는 전류리플의 값을 구하고, 기준전류신호에서 상기 전류리플의 값을 가감하여 제 1 및 제 2 전류리플신호를 생성하며, 상기 1 및 제 2 전류리플신호에 기초하여 상기 구동제어신호들의 듀티비를 조절하는 토크리플제거 및 PWM(pulse width modulation) 제어부를 포함하는 3상 센서리스 BLDC 모터.
제 11 항에 있어서,
상기 역기전력 합성 회로부는,
상기 3상의 출력전압신호들과 상기 3상의 중성점 전압신호를 각각 입력받고, 상기 3상의 출력전압신호와 상기 3상의 중성점 전압신호를 비교하고, 비교 결과에 따른 비교결과신호들을 각각 출력하는 BEMF(back electromagnetic force) 비교회로; 및
상기 비교결과신호들을 배타적 부정 논리합(exclusive nor)을 취하여 FG 신호를 생성하는 함수발생회로를 포함하는 3상 센서리스 BLDC 모터.
제 12 항에 있어서,
상기 BEMF 비교회로는,
상기 3상의 출력전압신호들과 상기 3상의 중성점 전압신호를 각각 입력받아 비교하고, 비교 결과에 따른 비교결과신호들을 각각 출력하는 제 1 내지 제 3 비교기; 및
상기 비교결과신호들의 노이즈를 제거하는 제 1 내지 제 3 마스크 회로를 포함하며,
상기 제 1 내지 제 3 비교기는 상기 3상의 출력전압신호가 상기 3상의 중성점 전압신호보다 크면 하이 신호를 출력하고, 상기 3상의 중성점 전압신호보다 작으면 로우 신호를 출력하는 3상 센서리스 BLDC 모터.
제 11 항에 있어서,
상기 PLL 회로부는,
양극 입력단을 통해 상기 FG 신호를 입력받는 PFD(phase frequency detector) 차지펌프회로;
상기 PFD 차지펌프회로의 출력단과 연결된 로우패스필터;
상기 로우패스필터의 출력단과 연결된 전압제어발진기; 및
상기 전압제어발진기의 출력단과 상기 PFD 차지펌프회로의 음극 입력단 사이에 연결되어 상기 PFD 차지펌프회로에 상기 PLL 회로부의 출력신호를 피드백하는 분주기를 포함하는 3상 센서리스 BLDC 모터.
제 11 항에 있어서,
상기 출력 합성 회로부는,
상기 PLL 회로부의 출력신호를 입력받고, 상기 구동제어신호들을 생성하는 시프트 레지스터; 및
상기 시프트 레지스터에서 생성된 구동제어신호들을 입력받고, 상기 토크리플제거 및 PWM 제어부를 통해 듀티비가 조절된 구동제어신호들의 출력을 제어하는 출력 컨트롤러를 포함하는 3상 센서리스 BLDC 모터.
제 11 항에 있어서,
상기 토크리플제거 및 PWM 제어부는,
상기 검출저항에 인가되는 전압신호를 검출하고, 상기 전압신호와 기준전압신호의 차이 값을 구하여 전류신호로 변환하고, 기준전류신호에서 상기 변환된 차이 값을 가감하여 제 1 및 제 2 전류리플신호를 생성하는 전류리플 검출회로;
상기 PLL 회로부의 출력신호에 따라 상기 제 1 및 제 2 전류리플신호에 상응하는 기울기를 갖는 제 1 및 제 2 기울기신호를 각각 생성하는 기울기신호 생성회로;
상기 제 1 및 제 2 기울기신호에 기초하여 듀티비 가변을 위한 제 1 및 제 2 듀티제어신호를 생성하는 PWM 발생회로; 및
상기 구동회로의 구동스위치들 중 동작상태변경이 필요한 구동스위치들을 선택하고, 상기 제 1 및 제 2 듀티제어신호를 이용하여 상기 선택된 구동스위치들로 인가되는 구동제어신호들의 듀티비를 조절하는 커뮤테이션 선택회로를 포함하는 3상 센서리스 BLDC 모터.
제 16 항에 있어서,
상기 전류리플 검출회로는,
상기 구동회로의 커뮤테이션 발생 이전의 시점에서 상기 검출저항으로부터 전압신호를 검출하여 상기 기준전압신호로 저장하는 피크홀드회로;
일단이 상기 피크홀드회로의 출력단과 연결된 제 1 모드스위치;
일단으로 상기 검출저항으로부터 검출되는 전압신호를 입력받는 제 2 모드스위치; 및
양극 입력단이 상기 제 1 모드스위치와 상기 제 2 모드스위치의 타단과 각각 연결되며, 음극 입력단을 통해 상기 검출저항으로부터 검출되는 전압신호를 입력받고, 양극 출력단과 음극 출력단으로 상기 제 1 및 제 2 전류리플신호를 각각 출력하는 전압-전류 컨버터를 포함하며,
상기 구동회로의 커뮤테이션 발생 이전에는 상기 제 2 모드스위치가 구동되며, 상기 구동회로의 커뮤테이션 발생 이후에는 상기 제 1 모드스위치가 구동되는 3상 센서리스 BLDC 모터.
제 16 항에 있어서,
상기 기울기신호 생성회로는 제 1 생성회로와 제 2 생성회로를 포함하고,
상기 제 1 생성회로는, 상기 제 1 전류리플신호에 따라 전류크기가 제어되는 제 1-1 전류원; 일단이 상기 제 1-1 전류원과 연결된 제 1 가산스위치; 일단이 상기 제 1 가산스위치의 타단과 연결된 제 1 감산스위치; 상기 제 1 가산스위치의 타단과 접지 사이에 연결된 제 1 커패시터; 상기 제 1 감산스위치의 타단과 연결되며 상기 제 1 전류리플신호에 따라 전류크기가 제어되는 제 1-2 전류원; 및 상기 PLL 회로부의 출력신호에 따라 상기 제 1 가산스위치와 상기 제 1 감산스위치의 동작을 상보적으로 제어하는 제 1 스와퍼 회로를 포함하며,
상기 제 2 생성회로는, 상기 제 2 전류리플신호에 따라 전류크기가 제어되는 제 2-1 전류원; 일단이 상기 제 2-1 전류원과 연결된 제 2 가산스위치; 일단이 상기 2 가산스위치의 타단과 연결된 제 2 감산스위치; 상기 제 2 가산스위치의 타단과 접지 사이에 연결된 제 2 커패시터; 상기 제 2 감산스위치의 타단과 연결되며 상기 제 2 전류리플신호에 따라 전류크기가 제어되는 제 2-2 전류원; 및 상기 PLL 회로부의 출력신호의 반전신호에 따라 상기 제 2 가산스위치와 상기 제 2 감산스위치의 동작을 상보적으로 제어하는 제 2 스와퍼 회로를 포함하는 3상 센서리스 BLDC 모터.
제 16 항에 있어서,
상기 커뮤테이션 선택회로는, 상기 출력 합성 회로부를 통해 생성된 상기 구동제어신호들 중 전압레벨이 증가하는 방향으로 바뀌는 구동제어신호에 대하여, 듀티비를 증가시키기 위한 듀티제어신호를 적용하고, 전압레벨이 감소하는 방향으로 바뀌는 구동제어신호에 대하여, 듀티비를 감소시키기 위한 듀티제어신호를 적용하는 3상 센서리스 BLDC 모터.
제 11 항에 있어서,
상기 PLL 회로부와 상기 출력 합성 회로부 사이에 연결되며, 상기 구동회로의 초기 동작시 기설정된 초기 클록신호를 상기 출력 합성 회로부로 출력하고, 상기 구동회로의 커뮤테이션 발생시 상기 PLL 회로부의 출력신호를 상기 출력 합성 회로부로 전달하는 클록 선택 회로부를 더 포함하는 3상 센서리스 BLDC 모터.