KR101341590B1 - 스트레스에 대한 향상된 저항력을 갖는 beol 연결배선구조 - Google Patents

스트레스에 대한 향상된 저항력을 갖는 beol 연결배선구조 Download PDF

Info

Publication number
KR101341590B1
KR101341590B1 KR1020080004500A KR20080004500A KR101341590B1 KR 101341590 B1 KR101341590 B1 KR 101341590B1 KR 1020080004500 A KR1020080004500 A KR 1020080004500A KR 20080004500 A KR20080004500 A KR 20080004500A KR 101341590 B1 KR101341590 B1 KR 101341590B1
Authority
KR
South Korea
Prior art keywords
dielectric barrier
dielectric
interlayer insulating
beol
layer
Prior art date
Application number
KR1020080004500A
Other languages
English (en)
Other versions
KR20080077551A (ko
Inventor
김재학
그리셀다 보닐라
크리스토스 디. 디미트래코폴러스
스테판 엠. 게이츠
미쉘 더블유. 레인
지아오 후 리우
선 브이. 엔구옌
다릴 디. 레스타이노
토마스 엠. 쉐우
조니 위도도
Original Assignee
삼성전자 주식회사
글로벌파운드리즈 싱가포르 피티이 엘티디
인터내셔널 비즈니스 머신즈 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 글로벌파운드리즈 싱가포르 피티이 엘티디, 인터내셔널 비즈니스 머신즈 코오퍼레이션 filed Critical 삼성전자 주식회사
Publication of KR20080077551A publication Critical patent/KR20080077551A/ko
Application granted granted Critical
Publication of KR101341590B1 publication Critical patent/KR101341590B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

BEOL(Back-End-Of-Line) 연결배선 구조를 포함하는 칩이 제공된다. BEOL 연결배선 구조는 UV 조사에 의해 큐어링(curing)되는 유전체 물질을 포함하는 복수의 층간 절연막(ILD layers)을 포함한다. 복수의 금속 연결배선 층은 복수의 층간 절연막 내에 임베디드 된다. 유전체 배리어막은 복수의 금속 연결배선 층을 덮으며, 유전체 배리어막은 금속 연결배선 층과 층간 절연막 사이에 물질의 확산을 감소시키도록 적용된다. 유전체 배리어막의 일부는 UV 조사에 견디면서 층간 절연막의 유전체 물질을 충분히 큐어링하는 동안 압축 스트레스를 보유하도록 적용되어, BEOL 구조가 열적 또는 기계적 스트레스에 기인하는 변형을 피할 수 있도록 제조된다.
BEOL 연결배선 구조, 유전체 배리어막, 큐어링(curing)

Description

스트레스에 대한 향상된 저항력을 갖는 BEOL 연결배선 구조{BEOL interconnect structures with improved resistance to stress}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는, BEOL 연결배선 구조에 관한 것이다.
집적 회로는 일반적으로 복수의 반도체 소자 및 연결배선을 포함한다. 금속 연결배선의 네트워크는 일반적으로 기판의 반도체 영역 상부로부터 반도체 소자를 연결한다. 기판의 반도체 영역 상부의 다층 금속 연결배선은 서로 연결되어 BEOL(Back-End-Of-Line) 연결배선 구조를 형성한다. 그러한 구조 내에서, 금속배선 라인은 기판에 평행하게 연장되고, 전도성 비아는 기판에 수직하게 연장되며 금속배선 라인의 다른 층들을 서로 연결한다.
2가지 발전이 현재 집적 회로의 성능을 증대시키는데 기여한다. 그 중 하나는 BEOL 연결배선 구조에 연결배선 금속으로서, 알루미늄 등과 같은 종래의 금속보다 높은 전도성을 갖는 구리를 사용하는 것이다. 또 다른 발전은 연결배선 구조의 층간 절연막(ILD layers) 내에 저유전율(low-K) 유전체 물질을 사용하는 것이다.
구리가 연결배선 층 내에 금속으로 사용될 때, 구리가 ILD 유전체 물질로 확 산되어 ILD 유전체 물질이 불량해지는 것을 방지하기 위하여 구리의 표면과 층간 절연막 사이에는 일반적으로 유전체 배리어막 또는 캡(cap)이 요구된다.
일정한 상황하에, 칩을 제조 또는 패키징하거나, 또는 패키지된 칩이 사용을 위해 전자 시스템 내에 실장 또는 설치될 때, 칩은 외적 스트레스(external stresses)의 영향을 받을 수 있다. 때때로, 이와 같은 스트레스는 유전체 및 금속 박막에 크래킹(cracking) 및 갈라짐(delamination)을 야기할 수 있다. 특히, UV 공정 후에 높은 스트레스 상태가 존재할 때, 구리 금속 라인이 특정 타입의 저유전율 ILD 내에서 이용되는 것을 가능하게 하는 적절한 물질 및 제조 공정을 찾는데 어려움이 있다.
본 발명이 해결하고자 하는 과제는, 스트레스에 대한 저항력이 향상된 BEOL 연결배선 구조를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 스트레스에 대한 저항력이 향상된 BEOL 연결배선 구조를 제조하는 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 BEOL 연결배선 구조는 복수의 층간 절연막으로서, UV 조사에 의해 큐어링(curing)되는 유전체 물질을 포함하는 복수의 층간 절연막, 복수의 금속 연결배선 층으로서, 각각 상기 복수의 층간 절연막 중 하나에 임베디드된 복수의 금속 연결배선 층, 및 복수의 유전체 배리어막으로서, 각각 상기 복수의 금속 연결배선 층 중 하나를 덮는 복수의 유전체 배리어막을 포함하되, 상기 복수의 유전체 배리어막은 상기 복수의 금속 연결배선 층과 상기 복수의 층간 절연막 사이에 물질의 확산을 감소시키도록 적용되며, 상기 복수의 유전체 배리어막의 적어도 일부는 UV 조사에 견디면서 상기 층간 절연막의 상기 유전체 물질을 충분히 큐어링하는 동안 압축 스트레스를 보유하도록 적용된다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 BEOL 연결배선 구조를 제조하는 방법은 금속 연결배선 층, 층간 절연막, 및 상기 금속 연결배선 층과 상기 층간 절연막 사이에 확산 배리어로서 압축 스트레스가 가해지는 유전체 배리어막을 형성하고, 상기 층간 절연막을 UV 조사 소오스에 노출시켜 상기 층간 절연막을 큐어링하는 것을 포함하되, 상기 유전체 배리어막은 상기 층간 절연막이 큐어링될 때 압축 스트레스를 보유한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 BEOL 연결배선 구조에 의하면, 유전체 배리어막은 신장 스트레스에 저항하는 압축 스트레스를 보유하도록 형성된다. 따라서, 층간 절연막 또는 금속 배선 라인에 변형 또는 크랙이 발생되는 것을 방지하여 반도체 소자의 신뢰성이 향상될 수 있다.
본 발명의 관점에 따르면, BEOL(Back-End-Of-Line) 연결배선 구조를 포함하는 칩이 제공된다. 상기 BEOL 연결배선 구조는 UV 조사(ultraviolet radiation)에 의해 큐어링(curing)되는 유전체 물질을 포함하는 복수의 층간 절연막을 포함한다. 복수의 금속 연결배선 층은 상기 복수의 층간 절연막 내에 임베디드된다. 유전체 배리어막은 상기 복수의 금속 연결배선 층을 덮으며, 상기 유전체 배리어막은 상기 금속 연결배선 층과 상기 층간 절연막 사이에 물질의 확산을 감소시키도록 적용된다. 상기 유전체 배리어막의 적어도 일부는 UV 조사에 견디면서 상기 층간 절연막 의 상기 유전체 물질을 충분히 큐어링하는 동안 압축 스트레스를 보유하도록 적용되어, BEOL 구조가 열적 및/또는 기계적 스트레스에 기인하는 변형을 피할 수 있도록 제조된다.
저유전율 ILD 물질, 예를 들어 SiCOH는 UV 조사를 사용하여 최상으로 큐어링되거나, 또는 큐어링을 위해 UV를 필요로 한다. UV 조사에 대한 노출은 BEOL 연결배선 구조에 사용된 물질의 특성에 변화를 야기시킬 수 있다. 때때로, 그러한 변화는 칩의 장기간 사용에 따른 스트레스를 받은 후에 나타날 수 있는 BEOL 연결배선 구조 내의 결함의 원인이 될 수 있다.
UV에 의해 큐어링된 저유전율 유전체를 갖는 BEOL 연결배선 구조의 장기간의 신뢰성을 테스트하기 위해, 본 발명자들은 도 1에 도시한 바와 같은 BEOL 연결배선 구조(10)에 작용하는 열적 사이클링 스트레스(thermal cycling stress)의 영향을 모델링 하였다. 도 1에 도시한 바와 같이, BEOL 연결배선 구조(10)의 모델은 예를 들어, 다공성 SiCOH 등과 같은 유전체 물질을 각각 포함하는 저유전율 층간 절연막(12)의 시리즈(series)를 포함한다. 각 층간 절연막(12) 내에는 금속 연결배선 층(14)이 임베디드 된다. SiCOH가 UV 조사에 노출될 때, SiCOH는 신장 스트레스를 얻는 경향이 있다. 열적 사이클링 스트레스의 영향을 받을 때, 이와 같은 저유전율 유전체 물질에 작용하는 신장 스트레스는 BEOL 연결배선 구조에 피해를 줄 수 있다.
구체적으로, BEOL 연결배선 구조(10)의 모델이 저온과 고온의 양극단 사이에서 순환될 때, 저유전율 ILD 물질에는 시간이 지남에 따라 스트레스 부식 크 랙(stress corrosion cracks)이 발생한다. 도 1에 도시된 바와 같이, 금속 연결배선 층(14)은 예를 들면, 열적 및/또는 기계적 스트레스의 주기적인 적용에 기인하는 장기간의 스트레스의 영향을 증가시킬 수 있는 요인에 따라 BEOL 테스트 구조(10) 내에 서로 정렬된다. 이와 같은 열적 사이클링의 결과로서, 크랙(16)은 각 금속 연결배선 층(14)의 인접한 측면 사이에 전개되고, 크랙은 최상층의 층간 절연막(12)으로부터 최하층의 층간 절연막(12) 중 하나까지 아래로 확장된다. 만약, UV에 의해 큐어링된 동종의 저유전율 층간 절연막을 포함하는 실제의 칩이 동종의 스트레스의 영향을 받는다면, 도 1에 도시된 BEOL 연결배선 구조의 모델링의 결과로부터 실제의 칩 또한 층간 절연막 내에서 크랙을 나타낼 것을 예상할 수 있다.
도 2는 도 1과 유사하지만, 유전체 배리어막(22)이 각각의 층간 절연막(26) 내에 임베디드된 금속의 표면(24)을 덮는 BEOL 연결배선 구조(20)의 모델을 도시한다. 도 2는 본 발명자들에 의한 또 다른 모델링의 결과를 도시하는데, 유전체 배리어막(22)이 내부의 신장 스트레스를 갖거나, 또는 UV 조사에 의해 ILD 유전체 물질을 큐어링하는 동안 신장 스트레스가 가해질 때, 스트레스 부식 크랙(28)이 BEOL 연결배선 구조(20)의 층간 절연막(26) 및 유전체 배리어막(22) 모두를 통과하여 연장한다. 이와 같이 배리어층이 신장 스트레스를 가질 때, 유전체 배리어막(22)의 단독적인 존재는 크랙(28)이 BEOL 연결배선 구조(20)의 몇몇의 층간 절연막(26) 및 유전체 배리어막(22)을 통과하여 발생하고 전파되는 것을 예방할 수 없다. 실제로, 신장성의 유전체 배리어막은 심지어 결과적인 크랙의 심각성(severity)의 원인이 될 수 있다.
이하, 도 3a를 참조하여 본 발명의 일 실시예를 설명하기로 한다. 도 3a는 칩(305)의 BEOL 연결배선 구조(300)를 도시한다. BEOL 연결배선 구조(300)는 반도체 기판(306) 영역 내의 FEOL 반도체 소자, 및 BEOL 연결배선 구조(300)와 반도체 기판(306) 영역 사이의 FEOL 연결배선 층(308) 내에 일반적으로 제공되는 컨덕터들(conductors)을 포함하는 칩(305)의 FEOL(Front-End-Of-Line) 영역(310) 상부에 형성된다. BEOL 연결배선 구조(300) 및 FEOL 연결배선 층(308)은 함께 칩의 배선들 사이 및 칩의 반도체 소자와 칩의 외부 연결 패드 사이에 연결배선을 제공한다.
BEOL 연결배선 구조는 층간 절연막(312)의 시리즈(series)를 포함한다. 바람직하게, 각각의 층간 절연막은 UV에 의해 큐어링(curing)되는 저유전율 유전체 물질을 포함한다. 바람직하게, 유전체 물질은 본질적으로 하나 이상의 다공성 SiCOH로 이루어져 있다. ILD 물질의 유전상수는 바람직하게는 1.8 내지 2.6의 범위 내에 위치하고, 2.4의 예시적인 값을 갖는다. 구리 배선 라인(314)은 층간 절연막의 시리즈 내에 임베디드 되는데, 전형적으로 다마신 공정을 이용하여 층간 절연막 내의 트렌치 내에 형성된다. 수직 방향의 전도성 비아(316)는 구리 배선 라인들 사이에 전도성 경로를 제공한다. 전형적으로, 비아 또한 다마신 공정에 의해 형성되고, 하나의 층의 비아는 듀얼 다마신 공정으로 같은 층의 전도성 라인과 동시에 형성될 수 있다. 하지만, 전도성 라인은 다른 공정, 예를 들어 블랭킷 증착(blanket deposition) 및 마이너스 패터닝(subtractive patterning) 등과 같은, 반응성 이온 식각(Reactive Ion Etching; RIE)에 의해 형성될 수도 있다.
본 발명자들은 각각의 구리 배선 라인(314)을 덮으며 압축 스트레스가 가해 지는 유전체 배리어막(360)을 제공함으로써, 열적 및/또는 기계적 스트레스에 저항하여 BEOL 연결배선 구조(300)의 성능을 향상시키는 방법을 알아냈다. 압축 스트레스를 받는 유전체 배리어막(360)은 초기에 형성된 BEOL 구조의 구리 금속 배선 라인에 존재하는 신장 스트레스를 중화하는데 기여한다. 유전체 배리어막(360) 내의 압축 스트레스는 칩의 사용 수명(lifetime)에 걸쳐 열적 및 기계적 스트레스에 기인하는 BEOL 연결배선 구조(300)의 심각한 변형을 예방할 수 있다.
하지만, 유전체 배리어막(360)은 BEOL 연결배선 구조의 유효 유전상수를 과도하게 증가시키지 않을 것이 또한 요구된다. 게다가, 유전체 배리어막(360)은 층간 절연막을 형성하는데 사용되는 공정, 예를 들어, 층간 절연막이 본질적으로 저유전율 유전체 물질, 예컨대, 다공성 SiCOH로 이루어져 있을 때, 층간 절연막을 큐어링하는데 사용되는 UV 조사 등과 같은 공정을 견디어야 한다.
도 3b를 참조하면, 본 발명자들에 의해 밝혀진 하나의 해결책은 2 이상의 연속적으로 증착된 압축 스트레스 서브층(322a, 322b, 322c, 등등)을 포함하되, 각각의 서브층은 예컨대, SiCNH 등의 저유전율 유전체 물질의 조성을 포함하는 유전체 배리어막(360)을 제공하는 것이다. 각 유전체 배리어막(360) 내의 다중 서브층 구조는 단독으로 위치하는 하나의 단일 유전체 배리어막(360)보다 우수한 압축 스트레스를 보유한다. 바람직하게는, 층간 절연막이 UV 조사에 의해 큐어링된 후, 전체 유전체 배리어막(360)에 대한 스트레스의 유효값은 약 ―0.1 내지 약 ―0.5 GPa이다.
유전체 배리어막(360)이 충분한 압축 스트레스를 보유하는 하나의 이유는 유 전체 배리어막(360)의 각 서브층(322a, 322b, 322c, 등등)이 신장 스트레스를 흡수하지만, 흡수된 신장 스트레스가 무효하도록 보다 상부의 서브층에 연속적으로 전달하기 때문이다. 예를 들면, 구리 배선 라인(314)에 바로 인접한 서브층(322a)은 구리 배선 라인(314)에서 신장 스트레스의 일부를 흡수하여 결과적으로 압축 스트레스가 감소한다. 하지만, 서브층(322a)은 실질적으로 구리 배선 라인(314)으로부터 흡수한 신장 스트레스의 적어도 일부를 다음의 인접한 서브층(322b)으로 전달한다. 이어서, 다음의 인접한 서브층(322b)은 실질적으로 구리 배선 라인(314)에 바로 인접한 서브층(322a)으로부터 흡수한 신장 스트레스의 적어도 일부를 다음의 보다 상부 서브층(322c, 등)으로 전달한다. 2 이상의 서브층(322a, 322b, 등등)의 조합으로, 유전체 배리어막(360)에 바로 인접한 층간 절연막(312)에 대하여 바람직하게 약 ―0.1 내지 약 ―0.5 GPa의 압축 스트레스를 나타내는 유전체 배리어막(360)이 제공된다.
상술한 실시예의 변경예로써, 도 4에서는 상술한 유전체 배리어막(도 3a 및 도 3b의 360)을 대체하여 압축 스트레스가 가해지는 유전체 배리어막(460)이 사용된 구조를 도시한다. 본 실시예에서, 각각의 유전체 배리어막(460)은 저유전율 유전체 물질, 예컨대, SiCNH를 포함하는 막을 증착하고, 이어서 유전체 배리어막에 수소를 이용하여 증착 후 처치(post-deposition treatment)를 적용함으로써 형성된다. 결과적인 유전체 배리어막(460)은 구리 배선 라인(418)의 표면(419)에서 더 낮은 수소 농도 영역을, 구리 배선 라인(418)으로부터 더 먼 상부 표면(422) 부근에서 더 높은 수소 농도 영역을 갖는다. 바람직하게는, 반드시 요구되는 것은 아니지 만, 유전체 배리어막(460) 내에서의 수소 농도 기울기는 구리 배선 라인(418)의 상부 표면(419)으로부터 유전체 배리어막(460)의 상부 표면(422)까지 거리에 따라 단조롭게 증가한다. 이와 같이, 유전체 배리어막(460)은 UV 조사에 층간 절연막을 노출시켜서 층간 절연막의 SiCNH 유전체 물질을 큐어링한 후에 약 ―0.1 내지 약 ―0.4 GPa의 압축 스트레스를 보유한다.
도 5는 본 발명의 또 다른 실시예에 따른 BEOL 연결배선 구조(500)의 부분 단면도이다. 상술한 바와 유사하게, BEOL 연결배선 구조(500)는 칩의 FEOL (반도체)부(310) 상부에 형성되어 칩의 소자를 연결한다. 도 5에 도시한 BEOL 연결배선 구조(500)에서, BEOL 연결배선 구조 내부의 하나 이상의 유전체 배리어막(520)은 압축 스트레스가 가해지는 실리콘 질화물(silicon nitride)을 포함한다. 실리콘 질화물은 일반적으로, 자체 유전상수가 약 7이상으로 유전상수의 목표 범위보다 높기 때문에, 저유전율 층간 절연막을 포함하는 BEOL 연결배선 구조에서 유전체 배리어막으로의 사용에 선호되지 않는다. 따라서, 실리콘 질화물은 대개 BEOL 연결배선 구조에서 구리 배선 라인을 덮는 유전체 배리어막으로의 사용이 기피된다.
실리콘 질화물은 SiCOH 유전체 층을 큐어링하는데 요구되는 UV 조사의 도우즈(dose)에 노출됨에도 불구하고 압축 스트레스를 보유하는데 매우 우수하다. 더욱이, BEOL 연결배선 구조에 이용된 실리콘 질화물 배리어층의 두께(thickness)는 실리콘 질화물 배리어층(520) 하부의 층간 절연막(512) 및 실리콘 질화물 배리어층(520) 상부의 층간 절연막(514)이 변형되는 것을 야기시키는 신장 스트레스에 대항하여 BEOL 연결배선 구조의 강도를 유지하는데 기여한다.
따라서, BEOL 연결배선 구조(500)에서, 실리콘 질화물은 유전체 배리어막으로 절제하여 이용되고, BEOL 연결배선 구조의 유효 유전상수(Keff)의 허용치 초과를 야기시키지 않으면서 최대 효과를 제공할 수 있도록 사용되는 전략적으로 단지 일부 위치에 제공된다.
유효 유전상수(Keff)는 C=Keff×A/d 의 공식에 따라 인접한 배선층의 전도성 라인들 사이의 전체 캐패시턴스에 대한 각 유전체 물질의 기여를 고려하여 결정된다. BEOL 연결배선 구조(500)의 유효 유전상수를 허용치 내로 유지하기 위해, BEOL 연결배선 구조의 다른 위치에 있는 유전체 배리어막(522)은 실리콘 질화물의 유전상수보다 매우 낮은 유전상수를 갖는다. 이와 같이, 보다 낮은 유전상수를 갖는 물질이 압축 스트레스에 유리하고, UV 조사의 도우즈 큐어링에 기인하는 성능 저하를 방지할 수 있지만, 이는 필수적인 것은 아니다. 그러므로, 이와 같은 구조에서, NBLOK는 단일층의 실리콘 질화물 배리어층(520)보다 BEOL 연결배선 구조의 여러 위치에서 유전체 배리어막(522)으로 이용된다.
도 6은 도 3a 및 도 3b를 참조하여 설명한 BEOL 연결배선 구조(도 3a 및 도 3b의 300)와 같은 BEOL 연결배선 구조에서 유전체 배리어막(예를 들어, 도 3a 및 도 3b의 360)으로 이용하기 위한 유전체 배리어막(660)의 구조를 도시한다. 본 실시예에서, 각 유전체 배리어막(660)은 구리 배선 라인(618)에 접촉하는 제1 유전체 배리어막(620) 및 제1 유전체 배리어막(620)을 덮는 제2 유전체 배리어막(622)을 포함한다. 바람직하게, 제1 유전체 배리어막(620)은 예를 들어 SiCH, SiCNH 또는 SiCOH 등의 물질을 포함하는 저유전율 유전체 물질을 포함한다. 제2 유전체 배리어 막(622)은 UV 조사에 층간 절연막을 노출시킨 후에 압축 스트레스를 가지는 저유전율 유전체 물질을 포함한다. 본 실시예에서, 제2 유전체 배리어막(622)은 실리콘 질화물, 실리콘 산화물 또는 이들의 조합으로 이루어진 물질을 포함한다. 이 경우, 실리콘 질화물 및/또는 실리콘 산화물의 보다 높은(higher) 유전율 유전체 물질은 구리 배선 라인(618)의 표면(619)으로부터 더 먼 거리에 있기 때문에, 제1 유전체 배리어막(620)의 저유전율 유전체 물질은 구조의 유효 유전상수(Keff)를 비교적 낮게 유지하는데 기여한다. 바람직하게, BEOL 연결배선 구조 전체의 유효 유전상수(Keff)는 3.0 미만이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 스트레스의 영향(effects)을 모델링(modeling)하기 위해 사용된 BEOL 연결배선 구조를 설명하기 위한 단면도이다.
도 2는 스트레스의 영향을 모델링하기 위해 사용된 변경된 BEOL 연결배선 구조를 설명하기 위한 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 BEOL 연결배선 구조의 단면도이다.
도 3b는 도 3a에 도시된 BEOL 연결배선 구조의 확대 단면도이다.
도 4는 도 3a 및 도 3b에 도시된 실시예의 변형예에서 BEOL 연결배선 구조의 확대 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 BEOL 연결배선 구조의 단면도이다.
도 6은 도 3a 및 도 3b에 도시된 실시예의 변형예에서 BEOL 연결배선 구조의 확대 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
300, 500: BEOL 연결배선 구조 305: 칩
306: 반도체 기판 308: FEOL 연결배선 층
312, 512, 514: 층간 절연막 314, 418, 618: 구리 배선 라인
316: 비아 360, 460, 660: 유전체 배리어막

Claims (20)

  1. 복수의 층간 절연막으로서, UV 조사에 의해 큐어링(curing)되는 유전체 물질을 포함하는 복수의 층간 절연막;
    복수의 금속 연결배선 층으로서, 각각 상기 복수의 층간 절연막 중 적어도 하나에 임베디드된 복수의 금속 연결배선 층; 및
    복수의 유전체 배리어막으로서, 각각 상기 복수의 금속 연결배선 층 중 하나를 덮는 복수의 유전체 배리어막을 포함하되, 상기 복수의 유전체 배리어막은 상기 복수의 금속 연결배선 층과 상기 복수의 층간 절연막 사이에 물질의 확산을 감소시키도록 적용되며, 상기 복수의 유전체 배리어막의 적어도 일부는 UV 조사에 견디면서 상기 층간 절연막의 상기 유전체 물질을 충분히 큐어링하는 동안 압축 스트레스를 보유하도록 적용되는 BEOL(Back-End-Of-Line) 연결배선 구조를 포함하는 칩.
  2. 제1 항에 있어서,
    상기 복수의 층간 절연막 및 상기 복수의 유전체 배리어막은 함께 3.0 미만의 유효 유전상수를 갖는 BEOL 연결배선 구조를 포함하는 칩.
  3. 제1 항에 있어서,
    상기 유전체 배리어막은 각각 복수의 서브층을 포함하는 BEOL 연결배선 구조를 포함하는 칩.
  4. 제1 항에 있어서,
    상기 복수의 유전체 배리어막들 중 적어도 하나의 유전체 배리어막은 저유전율 실리콘 함유 물질을 포함하는 증착 후(post-deposition) 처치된(treated) 층을 포함하는 BEOL 연결배선 구조를 포함하되,
    상기 적어도 하나의 유전체 배리어막은 SiCNH를 포함하되, 상기 적어도 하나의 유전체 배리어막은 상부 표면 및 상기 상부 표면에 대한 수직(normal) 방향으로 수소 농도 기울기를 갖는 BEOL 연결배선 구조를 포함하는 칩.
  5. 삭제
  6. 제1 항에 있어서,
    상기 복수의 금속 연결배선 층은 제1 두께를 갖는 제1 배선층 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 배선층을 포함하고, 상기 복수의 유전체 배리어막은 압축 스트레스를 갖는 실리콘 질화물을 포함하는 적어도 하나의 유전체 배리어막을 포함하되, 상기 적어도 하나의 유전체 배리어막은 상기 제1 배선층 및 상기 제2 배선층에 인접한 배선층들 사이에 배치되고, 및, 상기 복수의 유전체 배리어막은 제2 유전체 물질을 포함하되, 상기 제2 유전체 물질은 실리콘 질화물의 유전상수보다 낮은 유전상수를 갖는 BEOL 연결배선 구조를 포함하는 칩.
  7. 삭제
  8. 제1 항에 있어서,
    상기 복수의 유전체 배리어막 중 적어도 하나는 상기 금속 연결배선 층 중 하나에 인접하며 저유전율 유전체 물질을 포함하는 제1 유전체 배리어막 및 상기 제1 유전체 배리어막을 덮으며 실리콘 질화물 또는 실리콘 산화물 중 적어도 하나를 포함하는 제2 유전체 배리어막을 포함하는 BEOL 연결배선 구조를 포함하는 칩.
  9. 삭제
  10. 제1 항에 있어서,
    상기 복수의 층간 절연막 중 적어도 하나는 SiCOH를 포함하고, 상기 복수의 유전체 배리어막 중 적어도 하나는 다공성 SiCOH를 포함하는 BEOL 연결배선 구조를 포함하는 칩.
  11. 삭제
  12. 삭제
  13. 제1 항에 있어서,
    상기 유전체 배리어막 중 적어도 하나는 ―0.1 내지 ―0.5 GPa의 압축 스트레스가 가해지는 BEOL 연결배선 구조를 포함하는 칩.
  14. 금속 연결배선 층, 층간 절연막, 및 상기 금속 연결배선 층과 상기 층간 절연막 사이에 확산 배리어로서 압축 스트레스가 가해지는 유전체 배리어막을 형성하고,
    상기 층간 절연막을 UV 조사 소오스에 노출시켜 상기 층간 절연막을 큐어링하는 것을 포함하되, 상기 유전체 배리어막은 상기 층간 절연막이 큐어링될 때 압축 스트레스를 보유하는 칩의 BEOL(Back-End-Of-Line) 연결배선 구조를 제조하는 방법.
  15. 삭제
  16. 제14 항에 있어서,
    상기 유전체 배리어막은 저유전율 유전체 물질을 포함하는 유전체 배리어막을 증착하고, 상기 유전체 배리어막을 증착한 후에 상기 저유전율 유전체 물질에 대한 처치(treatment)를 적용함으로써 형성하되,
    상기 유전체 배리어막은 UV 조사 소오스에 상기 층간 절연막을 노출시키기 전에 수소 존재하에 상기 유전체 배리어막의 온도를 상승시킴으로써 형성하는 칩의 BEOL 연결배선 구조를 제조하는 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020080004500A 2007-02-20 2008-01-15 스트레스에 대한 향상된 저항력을 갖는 beol 연결배선구조 KR101341590B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/676,522 US7847402B2 (en) 2007-02-20 2007-02-20 BEOL interconnect structures with improved resistance to stress
US11/676,522 2007-02-20

Publications (2)

Publication Number Publication Date
KR20080077551A KR20080077551A (ko) 2008-08-25
KR101341590B1 true KR101341590B1 (ko) 2013-12-16

Family

ID=39705956

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080004500A KR101341590B1 (ko) 2007-02-20 2008-01-15 스트레스에 대한 향상된 저항력을 갖는 beol 연결배선구조

Country Status (3)

Country Link
US (1) US7847402B2 (ko)
KR (1) KR101341590B1 (ko)
SG (1) SG145626A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795735B2 (en) * 2007-03-21 2010-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming single dies with multi-layer interconnect structures and structures formed therefrom
US7858532B2 (en) * 2007-08-06 2010-12-28 United Microelectronics Corp. Dielectric layer structure and manufacturing method thereof
SG185929A1 (en) 2007-11-21 2012-12-28 Molecular Imprints Inc Porous template and imprinting stack for nano-imprint lithography
US8258629B2 (en) * 2008-04-02 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Curing low-k dielectrics for improving mechanical strength
US8470188B2 (en) 2008-10-02 2013-06-25 Molecular Imprints, Inc. Nano-imprint lithography templates
US8637396B2 (en) * 2008-12-01 2014-01-28 Air Products And Chemicals, Inc. Dielectric barrier deposition using oxygen containing precursor
US8674484B2 (en) * 2008-12-30 2014-03-18 Intel Corporation Dielectric separator layer
US8889235B2 (en) 2009-05-13 2014-11-18 Air Products And Chemicals, Inc. Dielectric barrier deposition using nitrogen containing precursor
US8039920B1 (en) * 2010-11-17 2011-10-18 Intel Corporation Methods for forming planarized hermetic barrier layers and structures formed thereby
US20130047348A1 (en) 2011-08-31 2013-02-28 Charles Robert Smith Method and Kit For Depilation
US8716125B2 (en) * 2012-08-10 2014-05-06 Globalfoundries Inc. Methods of in-situ vapor phase deposition of self-assembled monolayers as copper adhesion promoters and diffusion barriers
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US8932911B2 (en) 2013-02-27 2015-01-13 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with capping layers between metal contacts and interconnects
US9087832B2 (en) * 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US20160013049A1 (en) * 2013-03-14 2016-01-14 Applied Materials, Inc. Enhancing uv compatibility of low k barrier film
US9059052B2 (en) 2013-05-16 2015-06-16 International Business Machines Corporation Alternating open-ended via chains for testing via formation and dielectric integrity
US9343403B2 (en) 2014-04-04 2016-05-17 Qualcomm Incorporated Stress mitigation structure for wafer warpage reduction
US9735005B1 (en) 2016-03-11 2017-08-15 International Business Machines Corporation Robust high performance low hydrogen silicon carbon nitride (SiCNH) dielectrics for nano electronic devices
US9941211B1 (en) 2017-03-24 2018-04-10 International Business Machines Corporation Reducing metallic interconnect resistivity through application of mechanical strain
KR102029535B1 (ko) * 2017-08-28 2019-10-07 삼성전기주식회사 팬-아웃 반도체 패키지
EP3503164A1 (en) 2017-12-21 2019-06-26 IMEC vzw Selective deposition of metal-organic frameworks

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172590A (ja) 2002-10-30 2004-06-17 Fujitsu Ltd シリコンオキシカーバイド、シリコンオキシカーバイド層の成長方法、半導体装置、および半導体装置の製造方法
JP2005203794A (ja) 2004-01-16 2005-07-28 Internatl Business Mach Corp <Ibm> 低誘電率および超低誘電率のSiCOH誘電体膜ならびにその形成方法
US7091137B2 (en) 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303505B1 (en) * 1998-07-09 2001-10-16 Advanced Micro Devices, Inc. Copper interconnect with improved electromigration resistance
US6319819B1 (en) * 2000-01-18 2001-11-20 Advanced Micro Devices, Inc. Process for passivating top interface of damascene-type Cu interconnect lines
US6383925B1 (en) * 2000-02-04 2002-05-07 Advanced Micro Devices, Inc. Method of improving adhesion of capping layers to cooper interconnects
US6506677B1 (en) * 2001-05-02 2003-01-14 Advanced Micro Devices, Inc. Method of forming capped copper interconnects with reduced hillock formation and improved electromigration resistance
US6429128B1 (en) * 2001-07-12 2002-08-06 Advanced Micro Devices, Inc. Method of forming nitride capped Cu lines with reduced electromigration along the Cu/nitride interface
US6764951B1 (en) * 2002-02-28 2004-07-20 Advanced Micro Devices, Inc. Method for forming nitride capped Cu lines with reduced hillock formation
US6617690B1 (en) * 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
US7851384B2 (en) * 2006-06-01 2010-12-14 Applied Materials, Inc. Method to mitigate impact of UV and E-beam exposure on semiconductor device film properties by use of a bilayer film

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091137B2 (en) 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
JP2004172590A (ja) 2002-10-30 2004-06-17 Fujitsu Ltd シリコンオキシカーバイド、シリコンオキシカーバイド層の成長方法、半導体装置、および半導体装置の製造方法
JP2005203794A (ja) 2004-01-16 2005-07-28 Internatl Business Mach Corp <Ibm> 低誘電率および超低誘電率のSiCOH誘電体膜ならびにその形成方法

Also Published As

Publication number Publication date
KR20080077551A (ko) 2008-08-25
SG145626A1 (en) 2008-09-29
US20080197513A1 (en) 2008-08-21
US7847402B2 (en) 2010-12-07

Similar Documents

Publication Publication Date Title
KR101341590B1 (ko) 스트레스에 대한 향상된 저항력을 갖는 beol 연결배선구조
US6707156B2 (en) Semiconductor device with multilevel wiring layers
KR100812731B1 (ko) 조화된 응력을 갖는 상호 접속물들 및 그의 제조 방법
TW201312697A (zh) 裂縫停止結構及其形成方法
US7781892B2 (en) Interconnect structure and method of fabricating same
KR20110110575A (ko) 강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법
KR100605428B1 (ko) 반도체 장치 및 그 제조 방법
KR100824637B1 (ko) Nor 플래쉬 디바이스 및 그의 제조 방법
US8643139B2 (en) Semiconductor device
KR101663836B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
US20110140235A1 (en) Semiconductor device and method of manufacturing semiconductor device
KR101096101B1 (ko) 반도체장치 및 반도체장치를 제조하는 방법
US20080246155A1 (en) Semiconductor device and method of fabricating the same
US20080048339A1 (en) Metal line structures and methods of forming the same
JP4219215B2 (ja) 電子デバイスの製造方法
KR100914976B1 (ko) 반도체 소자의 제조방법
US20050133921A1 (en) Semiconductor device
KR100850075B1 (ko) 반도체 소자 제조 방법
US20060051962A1 (en) Damascene method capable of avoiding copper extrusion
KR100314742B1 (ko) 반도체 소자의 제조방법
KR100290469B1 (ko) 반도체소자의 보호막 형성방법
KR100760921B1 (ko) 반도체 소자의 배선 형성 방법
KR100608367B1 (ko) 금속배선의 형성방법
KR101029106B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
Kudo et al. Strategies of RC delay reduction in 45 nm BEOL technology

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant