KR101325372B1 - 엠엘에이의 라이트 속도를 향상시키기 위한 데이터 라이트 장치 및 그 방법 - Google Patents

엠엘에이의 라이트 속도를 향상시키기 위한 데이터 라이트 장치 및 그 방법 Download PDF

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Abstract

MLA(Memory Link Architecture)의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 장치 및 그 방법이 개시된다. MLA(Memory Link Architecture)의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 장치는 데이터의 라이트(Write) 동작을 제어하기 위한 CPU를 포함하는 롬라이터(ROM writer); 및 각각이 MLA(Memory Link Architecture)를 장착하기 위한 소켓을 포함하고, 상기 롬라이터로부터 출력되는 리드 커맨드에 기초하여 내장된 이미지 데이터를 리드하여 상기 소켓에 장착된 MLA(Memory Link Architecture)에 라이트 동작을 수행하는 소켓 보드를 포함하며, 상기 소켓 보드는 이미지 데이터를 저장하고 있는 메모리; 및 상기 롬라이터로부터 출력되는 리드 커맨드에 기초하여 상기 메모리에 저장되어 있는 이미지 데이터를 리드하여 상기 소켓에 장착되는 MLA(Memory Link Architecture)에 라이트하는 제어장치를 포함한다.

Description

엠엘에이의 라이트 속도를 향상시키기 위한 데이터 라이트 장치 및 그 방법{Data writing appratus and method improving writing speed of MLA}
본 발명은 MLA의 데이터 라이트 장치에 관한 것으로, 보다 상세하게는 데이터의 라이트 속도를 향상시킬 수 있는 데이터 라이트 장치 및 그 방법에 관한 것이다.
도 1은 일반적인 데이터 라이트 장치를 나타내는 도면이다. 도 1을 참조하면, 데이터 라이트 장치(100)는 롬라이터(110), 및 이미지 데이터가 라이트되는 MLA(Memory Link Architecture; 121-1 ~ 121-m)가 장착되는 소켓 보드(120-1 ~ 120-m)를 포함한다.
상기 롬라이터(110)는 접속된 MLA(Memory Link Architecture; 121-1 ~ 121-m)에 어플리케이션 구동에 필요한 이미지 데이터(예컨대, OS(Operating System) 이미지 데이터, 부팅 프로그램, 부트 로더, 또는 FTL 코드 등)를 라이트 하기 위한 장치를 의미한다.
상기 롬라이터(110)는 CPU(111), 메모리(112), 및 다수의 제어 장치들(113-1 ~ 113-m)을 포함하고, 데이터 리드 동작시 상기 CPU(111)에 접속된 메모리(112)에 저장된 이미지 데이터(image)를 리드하여 상기 제어장치들(113-1 ~ 113-m)를 통하여 접속된 소켓 보드들(120-1 ~ 120-m)에 장착된 MLA(Memory Link Architecture; 121-1 ~ 121-m)에　이미지 데이터를 라이트하게 된다.
그런데, 일반적인 데이터 라이트 장치(100)에서는 다수의 접속된 소켓 보드(120-1 ~ 120-m)에 장착된 MLA(Memory Link Architecture, 121-1 ~ 121-m)에 이미지 데이터 라이트 동작을 동시에 수행하는 경우, CPU(111)는 메모리(112)에 저장된 이미지 데이터(image)를 리드하여 다수의 제어장치(113-1 ~ 113-m)를 통하여 접속된 소켓 보드들(120-1 ~ 120-m)에 포함된 MLA(Memory Link Architecture, 121-1 ~ 121-m)로 순차적으로 출력하여 라이트 동작을 수행하게 된다.
즉, 상기 롬라이터(110)에 포함된 CPU(111)는 상기 롬라이터(110)에 접속되어 라이트되는 MLA(Memory Link Architecture)의 수만큼 상기 메모리(112)에 엑세스하여 저장된 이미지 데이터(image)를 리드하는 동작을 수행해야만 한다.
　결국, 상기 롬라이터(110)에 접속된 라이트할 MLA(Memory Link Architecture)가 많이 질수록 이미지 데이터의 라이트 속도는 저하되게 된다. 따라서, 동시에 다수의 MLA(Memory Link Architecture)에 이미지 데이터를 라이트하는 경우에도 라이트 속도를 향상시킬 수 있는 방법이 요구된다.
따라서, 본 발명이 해결하고자 하는 과제는 MLA(Memory Link Architecture)의 데이터 라이트 동작을 수행하는 데 있어서 데이터 라이트 속도를 향상시킬 수 있는 데이터 라이트 장치 및 그 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 MLA의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 장치는 이미지 데이터의 라이트 동작을 제어하기 위한 CPU를 포함하는 롬라이터(ROM writer); 및 각각이 MLA를 장착하기 위한 소켓을 포함하고, 상기 롬라이터로부터 출력되는 리드 커맨드에 기초하여 내장된 이미지 데이터를 리드하여 상기 소켓에 장착된 MLA(Memory Link Architecture)에 라이트 동작을 수행하는 소켓 보드를 포함한다.
상기 소켓 보드는 이미지 데이터를 저장하고 있는 메모리; 및 상기 롬라이터로부터 출력되는 리드 커맨드에 기초하여 상기 메모리에 저장되어 있는 이미지 데이터를 리드하여 상기 소켓에 장착되는 MLA에 라이트하는 제어장치를 포함한다.
상기 제어장치는 FPGA(Field-Programable Gate Array)로 구현된다. 상기 제어 장치는 상기 소켓에 장착되는 MLA(Memory Link Architecture)와 DRAM 인터페이스를 통하여 접속된다.
상기 이미지 데이터는 OS(Operating System) 이미지 데이터, 부트 로더 데이터, 및 플래시 변환 계층(FTL) 데이터를 포함하는 상기 MLA(Memory Link Architecture)의 어플리케이션 구동에 필요한 이미지 데이터이다.
본 발명의 실시예에 따른 MLA(Memory Link Architecture)의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 방법은 다수의 소켓 보드 각각에 포함된 메모리에 라이트할 이미지 데이터를 저장하는 단계; 상기 다수의 소켓 보드 각각에 구비된 소켓에 MLA(Memory Link Architecture)를 장착하는 단계; 롬라이터로부터 수신되는 라이트 제어신호에 기초하여 상기 메모리에 저장된 이미지 데이터를 리드하는 단계; 및 상기 MLA(Memory Link Architecture)에 엑세스하여 상기 메모리로부터 리드된 이미지 데이터를 라이트 하는 단계를 포함한다.
본 발명에 따른 MLA(Memory Link Architecture)의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 장치 및 그 방법은 이미지 데이터를 MLA(Memory Link Architecture)에 라이트시 라이트 동작을 동시에 수행하여 이미지 데이터의 라이트 속도를 향상시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 데이터 라이트 장치를 나타내는 도면이다.
도 2는 본 발명에 따른 데이터 라이트 장치의 실시예를 나타내는 도면이다.
도 3은 도 2에 도시된 MLA(Memory Link Architecture)의 구조를 개략적으로 나타는 도면이다.
도 4는 본 발명에 따른 데이터 라이트 장치의 다른 실시예를 나타내는 도면이다.
도 5는 도 2와 도 4에 도시된 소켓 보드의 구성 예를 나타내는 도면이다.
도 6은 본 발명에 따른 데이터 라이트 방법을 설명하기 위한 흐름도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 데이터 라이트 장치를 나타내는 도면이다. 도 2를 참조하면, 상기 데이터 라이트 장치(200)는 롬라이터(210), 및 상기 롬라이터(200)와 접속되어 이미지 데이터의 라이트 동작을 수행하기 위한 다수의 소켓 보드(220-1 ~ 220-m)를 포함한다.
상기 롬라이터(210)는 CPU(211), 다수의 제1 제어장치(212-1 ~ 212-m), 및 제1 메모리(213)를 포함한다.
상기 CPU(211)는 상기 롬라이터(210)의 전반적인 동작을 제어하고, 상기 롬라이터(210)에 접속되는 다수의 소켓 보드들(220-1 ~ 220-m)에서의 라이트 동작을 수행하기 위한 리드 커맨드(RD_CMD)를 포함한 제어신호들을 생성하여 출력한다.
상기 제1 제어 장치들(212-1 ~ 212-m)은 상기 CPU(211)로부터 출력되는 리드 커맨드(RD_CMD)를 포함하는 제어신호들을 각각의 소켓 보드(220-1 ~ 220-m)에 포함된 제2 제어장치들(221-1 ~221-m)로 다이렉트로 전달한다.
상기 제1 메모리(213)는 상기 롬라이터(210)의 전반적인 동작을 제어하는 데이터들을 저장한다.
상기 다수의 소켓 보드들(220-1, 220-m) 각각은 MLA(Memory Link Architecture)를 장착하기 위한 소켓을 포함하고, 상기 롬라이터(210)로부터 출력되는 리드 커맨드(RD_CMD)에 기초하여 내장된 이미지 데이터를 리드하여 상기 소켓에 장착된 MLA(Memory Link Architecture)에 라이트 동작을 수행한다.
상기 각각의 소켓 보드(220-1 ~ 220-m)는 제2 제어장치(221-1 ~ 221-m), 제2 메모리(222-1 ~ 222-m), 및 상기 소켓을 통하여 접속되는 MLA(Memory Link Architecture; 223-1 ~ 223-m)를 포함한다.
상기 제2 제어장치들(221-1 ~ 221-m) 각각은 접속되는 상기 롬라이터(210)의 제1 제어장치(212-1 ~ 212-m)로부터 출력되는 리드 커맨드(RD_CMD)를 수신하여 각각의 제2 메모리(222-1 ~ 222-m)에 저장된 이미지 데이터(image)를 리드한다.
상기 제2 제어장치들(221-1 ~ 221-m)은 상기 리드된 이미지 데이터(image)를 상기 소켓에 장착된 각각의 MLA(Memory Link Architecture, 223-1 ~ 223-m)로 출력하여 상기 이미지 데이터(image)를 라이트 한다.
이때, 상기 제2 제어장치들(221-1 ~ 221-m)은 상기 MLA(Memory Link Architecture, 223-1 ~ 223-m)에 포함된 멀티포트 디램(또는, oneDRAM)과 디램 인터페이스를 통하여 엑세스하게 된다. 즉, 상기 멀티포트 디램의 공유영역에 접속하기 위한 포트를 통하여 엑세스 하게 된다.
상기 제2 제어장치들(221-1 ~ 221-m)은 FPGA(Field-Programable Gate Array)로 구현될 수 있다.
상기 다수의 제2 메모리들(222-1 ~ 222-m) 각각은 상기 MLA(Memory Link Architecture, 223-1 ~ 223-m)에 라이트 될 이미지 데이터(image)를 저장한다.
상기 다수의 제2 메모리들(222-1 ~ 222-m)에 저장된 상기 이미지 데이터는 상기 소켓 보드들(220-1 ~ 22-m)이 최초 상기 롬라이터(210)에 접속하게 되면, 상기 롬라이터(210)로부터 전송받아 저장되는 이미지 데이터(image)이다.
상기 다수의 제2 메모리들(222-1 ~ 222-m)은 디램(DRAM)을 예로 들어 도시하였으나, 에스램(SRAM), 또는 에스디램(SDRAM)으로 구현될 수 있다.
또한, 상기 다수의 제2 메모리들(222-1 ~ 222-m)에 저장된 이미지 데이터는 OS(Operating System) 데이터, 부트 로더(boot loader), 플래시 변환 계층(Flash Translation Layer;FTL) 코드, 또는 상기 MLA(Memory Link Architecture)의 동작에 필요한 어플리케이션 프로그램이나 파일을 포함한다.
도 3은 도 2에 도시된 MLA(Memory Link Architecture)의 구조를 개략적으로 나타는 도면이다. 도 3을 참조하면, 상기 MLA(Memory Link Architecture, 223-1 ~ 223-m) 각각은 멀티 포트 메모리(10), 비휘발성 메모리 컨트롤러(20), 및 비휘발성 메모리(30)를 포함한다.
상기 멀티 포트 메모리(10) 각각은 디램 인터페이스를 통하여 대응되는 상기 제1 제어장치(221-1 ~ 221-m)들과 인터페이스하여, 상기 제1 제어장치(221-1 ~ 221-m)에 의하여 상기 메모리(222-1 ~ 222-m)로부터 리드되는 상기 이미지 데이터를 공유 메모리영역에 저장한다. 상기 멀티포트 메모리(10)는 원디램(oneDRAM)일 수 있다.
상기 비휘발성 메모리 컨트롤러(20)는 상기 멀티포트 메모리(10)의 공유 메모리 영역에 엑세스하여 상기 제2 제어장치(221-1 ~ 221-m)에 의하여 상기 공유 메모리 영역에 저장되는 상기 이미지 데이터(image)를 리드하여 상기 비휘발성 메모리(30)에 라이트한다.
상기 비휘발성 메모리(30)에 이미지 데이터의 라이팅 동작이 완료되면, 상기 제2 제어장치(221-1 ~ 221-m)는 상기 롬라이터(210)에 포함된 CPU(211)로 라이트 완료 신호를 출력함으로써 이미지 데이터 라이팅 동작을 완료하게 된다.
상기 비휘발성 메모리 컨트롤러는 ASIC(Application Specific IC)로 구현될 수 있다.
상기 비휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리 (Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리 (Insulator Resistance Change Memory)일 수 있다. 또한, 각각의 비휘발성 메모리는 ROM일 수 있다.
결국, 본 발명에 따른 데이터 라이트 장치(200)는 라이트할 이미지 데이터(image)를 소켓 보드(220-1 ~ 220-m) 내의 제2 메모리들(222-1 ~ 222-m)에 저장하고, 라이트 동작을 제어할 리드 커맨드(RD_CMD)를 포함하는 제어신호들만을 롬라이터(210)로부터 수신하게 된다.
결국, 상기 데이터 라이트 장치(200)는 다수의 소켓 보드들(220-1 ~ 220-m) 각각에 포함된 제2 메모리들(222-1 ~ 222-m)에 저장된 이미지 데이터(image)를 동시에 개별적으로 리드할 수 있고, 상기 MLA(Memory Link Architecture)에 라이트할 수 있게 된다. 따라서, 도 1에 도시된 일반적인 데이터 라이트 장치(100)와 비교하여 이미지 데이터 라이트 속도를 향상시킬 수 있다.
또한,　이미지 데이터(image)의 전송이 한 보드내에서 이루어짐으로써 안정적인 데이터 전송을 수행할 수 있다.
도 4는 본 발명에 따른 데이터 라이트 장치의 다른 실시예를 나타내는 도면이다. 도 4를 참조하면, 상기 데이터 라이트 장치(300)에 포함된 롬라이터(310)는 도 2에 도시된 다수의 제1 제어장치들(212-1 ~ 212-m)을 포함시키기 않고 구현될 수 있다.
즉, 상기 CPU(211)로부터 출력되는 리드 커맨드(RD_CMD)를 포함하는 제어신호들을 소켓 보드(220-1 ~ 220-m)에 포함된 제2 제어장치들(221-1 ~221-m)로 다이렉트로 전달하여 데이터 라이트 동작을 수행하도록 구현할 수 있다.
상기 소켓 보드들(220-1 ~ 220-m)에 포함된 제2 제어장치들(221-1 ~ 221-m), 제2 메모리들(222-1 ~ 222-m), 및 MLA(Memory Link Architecture, 223-1 ~ 223-m)에 대한 구체적인 설명은 도 2를 참조하여 설명한 바와 동일하므로 생략하고자 한다.
도 5는 도 2와 도 3에 도시된 데이터 소켓 보드를 도시한 도면이다. 도 2내지 도 4를 참조하면, 상기 소켓 보드(220-1)는 상기 MLA(Memory Link Architecture; 223-1)를 장착 또는 탈착할 수 있는 소켓(socket), 및 제2 제어장치(221-1) 및 제2 메모리(222-1)가 기판상에 장착된다.
도 6은 본 발명에 따른 데이터 라이트 방법을 설명하기 위한 흐름도이다. 도 2, 도 4, 및 도 6을 참조하면, 데이터 라이트 동작이 시작되어 롬라이터(210)에 다수의 소켓 보드들(220-1 ~ 220-m)이 접속되면(S401), 상기 롬라이터(210)는 상기 소켓보드 내에 구비된 제2 메모리(222-1 ~ 222-m)로 이미지 데이터를 전송하고, 메모리는 상기 전송된 이미지 데이터를 수신하여 저장한다(S402).
상기 각각의 소켓 보드들(220-1 ~ 220-m)에 이미지 데이터 전송이 완료되면, 상기 소켓 보드들에 이미지 데이터가 라이트될 MLA(Memory Link Architecture)가 장착된다(S403). 그리고 상기 롬라이터(210)는 라이트 동작을 수행하기 위한 리드 커맨드(RD_CMD)를 포함하는 제어신호를 접속된 소켓 보드들(220-1 ~ 220-m)로 출력하고, 상기 각각의 소켓 보드에 구비된 제2 제어장치(221-1 ~ 221-m)는 상기 제어신호를 수신하여 각각의 제2 메모리들로부터 이미지 데이터를 리드하고, 리드된 이미지 데이터를 소켓을 통하여 접속된 MLA(Memory Link Architecture)로 출력함으로써 라이트 동작을 수행한다.
상기 이미지 데이터가 라이트가 완료되면, 상기 MLA(Memory Link Architecture)은 상기 제어장치를 통하여 라이트 완료신호를 출력하여 동작을 종료하게 된다.
또한, 상기 최초 장착된 MLA(Memory Link Architecture)에 대한 라이트 동작이 완료되고, 추가 MLA(Memory Link Architecture)를 장착하여 라이트 동작을 연속하여 수행할 경우에는 롬라이트에 소켓보드를 접속하는 단계(S401)와 롬라이터로부터 소켓 보드에 구비된 메모리로 이미지 데이터를 저장하는 단계(S402)를 생략가능하므로 추가적으로 라이트 속도를 증가시킬 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
200, 300: 데이터 라이트 장치　　　　　 211: CPU
212-1 ~ 212-m: 제1 제어장치　　　　 　 213: 제1 메모리
220-1 ~ 220-m: 소켓 보드　　　　　　　 221-1 ~ 221-m: 제2 제어장치
222-1 ~ 222-m: 제2 메모리　　　　　 　 223-1 ~ 223-m: MLA

Claims (5)

  1. 데이터의 라이트(Write) 동작을 제어하기 위한 CPU를 포함하는 롬라이터(ROM writer); 및
    각각이 멀티 포트 메모리, 비휘발성 메모리 컨트롤러 및 비휘발성 메모리로 구성된 MLA(Memory Link Architecture)를 장착하기 위한 소켓이 형성되고, 상기 롬라이터로부터 출력되는 리드 커맨드에 기초하여 내장된 이미지 데이터를 리드하여 상기 소켓에 장착된 MLA(Memory Link Architecture)에 라이트 동작을 각각 개별적으로 수행하는 다수의 소켓 보드를 포함하며,
    상기 다수의 소켓 보드 각각은,
    상기 롬라이터와 최초 접속 시 상기 롬라이터로부터 전송된 이미지 데이터를 저장하고 있는 메모리; 및
    상기 소켓에 장착되는 MLA와 DRAM 인터페이스를 통하여 접속되며, 상기 롬라이터로부터 출력되는 리드 커맨드에 기초하여 상기 소켓 보드의 메모리에 기 저장되어 있는 이미지 데이터를 리드하여 상기 소켓에 장착되는 MLA(Memory Link Architecture)에 라이트하는 제어장치;를 포함하는 MLA의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 장치.
  2. 제1항에 있어서,
    상기 소켓 보드의 제어장치는 FPGA(Field-Proramable Gate Array)로 구현되는 것을 특징으로 하는 MLA의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 장치.
  3. 제1항에 있어서,
    상기 이미지 데이터는 OS(Operating System) 이미지 데이터, 부트 로더(boot loader) 데이터, 및 플래시 변환 계층(FTL) 데이터를 포함하는 상기 MLA(Memory Link Architecture)의 어플리케이션 구동에 필요한 이미지 데이터인 MLA의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 장치.
  4. 롬라이터로부터 라이트할 이미지 데이터를 전송받아 다수의 소켓 보드 각각에 포함된 메모리에 이미지 데이터를 저장하는 단계;
    상기 다수의 소켓 보드 각각에 구비된 소켓에 멀티 포트 메모리, 비휘발성 메모리 컨트롤러 및 비휘발성 메모리로 구성된 MLA(Memory Link Architecture)를 장착하는 단계;
    다수의 소켓 보드 각각에 포함된 제어장치에 의해, 롬라이터로부터 수신되는 리드 커맨드에 기초하여 상기 다수의 소켓 보드 각각의 메모리에 저장된 이미지 데이터를 소켓 리드하는 단계; 및
    다수의 소켓 보드 각각에 포함된 제어장치에 의해, 상기 다수의 소켓 보드 각각에 구비된 소켓에 장착된 MLA(Memory Link Architecture)에 엑세스하여 상기 소켓 보드의 메모리로부터 리드된 이미지 데이터를 상기 MLA(Memory Link Architecture)에 라이트 하는 단계;를 포함하는 MLA의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 방법.
  5. 제4항에 있어서,
    상기 이미지 데이터는 OS(Operating System) 이미지 데이터, 부트 로더(boot loader) 데이터, 및 플래시 변환 계층(FTL) 데이터를 포함하는 상기 MLA(Memory Link Architecture)의 어플리케이션 구동에 필요한 이미지 데이터인 MLA의 데이터 라이트 속도를 향상시키기 위한 데이터 라이트 방법.
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