KR20230003188A

KR20230003188A - 메모리를 위한 양방향 인터페이스 구성

Info

Publication number: KR20230003188A
Application number: KR1020227041866A
Authority: KR
Inventors: 글렌 이. 허쉬; 리차드 씨. 머피; 홍린 순
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2020-05-05
Filing date: 2021-04-28
Publication date: 2023-01-05
Also published as: US11144482B1; DE112021002620T5; WO2021225838A1; US11657009B2; US20220012193A1; CN115552385A

Abstract

장치들 및 방법들은 메모리에 대한 인터페이스 프로토콜들을 구성하는 것과 관련될 수 있다. 인터페이스 프로토콜은 메모리 디바이스의 인터페이스의 트랜시버들, 수신기들, 및/또는 송신기들을 이용하여 메모리 디바이스에 의해 수신된 커맨드들을 정의할 수 있다. 메모리 디바이스에 의해 사용되는 인터페이스 프로토콜은 메모리 디바이스의 복수의 트랜시버들을 통해 제공되는 신호들의 디코더를 이용하여 구현될 수 있다. 메모리 디바이스에 의해 이용되는 디코더는 메모리 디바이스의 모드 레지스터를 설정함으로써 선택될 수 있다.

Description

메모리를 위한 양방향 인터페이스 구성

본 개시는 일반적으로 메모리에 관한 것으로, 보다 구체적으로는 메모리에 대한 양방향(bidirectional) 인터페이스를 구성하는 것과 관련된 장치들 및 방법들에 관한 것이다.

메모리 디바이스들은 전형적으로 컴퓨터 또는 다른 전자 디바이스들에서 내부, 반도체, 집적 회로들로서 제공된다. 휘발성 메모리와 비휘발성 메모리를 포함하여 다양한 유형의 메모리가 있다. 휘발성 메모리는 데이터를 유지하기 위해 전력을 요구할 수 있으며, 특히 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리 (DRAM), 및 동기식 동적 랜덤 액세스 메모리(SDRAM)를 포함한다. 비휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 유지함으로써 영구 데이터를 제공할 수 있고, 특히 NAND 플래시 메모리, NOR 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 소거가능한 프로그래밍가능 ROM(EEPROM), 소거가능한 프로그래밍가능 ROM(EPROM), 및 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 및 자기저항 랜덤 액세스 메모리(MRAM)와 같은 저항 가변 메모리를 포함할 수 있다.

메모리는 또한 개인용 컴퓨터들, 휴대용 메모리 스틱들, 디지털 카메라들, 셀룰러 전화기들, MP3 플레이어들과 같은 휴대용 음악 플레이어들, 영화 플레이어들, 및 다른 전자 디바이스들을 포함하지만 이에 제한되지 않는 광범위한 전자 애플리케이션들을 위한 휘발성 및 비휘발성 데이터 저장소로 이용된다. 메모리 셀들은 어레이들로 배열될 수 있고, 어레이들은 메모리 디바이스들에서 사용된다.

메모리는 인터페이스 프로토콜을 이용하여 커맨드가 제공될 수 있다. 메모리에 제공되는 커맨드들은 미리 정의되어 메모리의 기능을 제어하는데 사용될 수 있다.

도 1은 본 개시의 다수의 실시예들에 따른 메모리 디바이스를 포함하는 컴퓨팅 시스템 형태의 장치의 블록도이다.
도 2는 본 개시의 다수의 실시예들에 따른 인터페이스를 포함하는 컴퓨팅 시스템 형태의 장치의 블록도이다.
도 3a는 본 개시의 다수의 실시예들에 따른 송신기, 수신기, 및 트랜시버를 포함하는 메모리 디바이스의 블록도이다.
도 3b는 본 개시의 다수의 실시예들에 따른 복수의 트랜시버들을 포함하는 메모리 디바이스의 블록도이다.
도 4는 본 개시의 다수의 실시예들에 따라 메모리에서 동작들을 수행하기 위한 방법의 예시적인 흐름도를 예시한다.
도 5는 기계로 하여금 본 명세서에서 논의된 다양한 방법론들을 수행하게 하기 위한 명령어들의 세트가 실행될 수 있는 컴퓨터 시스템의 예시적인 기계를 예시한다.

본 개시는 메모리에 대한 양방향 인터페이스를 구성하는 것과 관련된 장치들 및 방법들을 포함한다. 메모리 디바이스는 복수의 트랜시버들, 송신기들, 및/또는 수신기들을 포함할 수 있다. 메모리 디바이스는 복수의 핀들을 통해 복수의 신호들을 수신할 수 있다. 예를 들어, 메모리 디바이스는 복수의 핀들을 통해 다른 신호들 중에서 커맨드들, 어드레스들, 및/또는 데이터를 수신할 수 있다. 본 명세서에서 사용되는 바와 같이, 복수의 핀들은 메모리 디바이스를 컴퓨팅 시스템에 물리적으로 결합시킨다. 메모리 디바이스의 핀들은 메모리 디바이스와 컴퓨팅 시스템 사이의 통신을 가능하게 하는 물리적 인터페이스이다. 트랜시버들, 송신기들, 및/또는 수신기들은 물리적 인터페이스를 통해 신호들을 수신 또는 송신하도록 트랜시버들, 송신기들, 및/또는 수신기들은 물리적 인터페이스(예를 들어, 메모리 디바이스의 핀들)에 결합될 수 있다.

다양한 예들에서, 프로토콜은 트랜시버들, 송신기들, 및/또는 수신기들의 사용을 정의할 수 있다. 이러한 프로토콜은 본 명세서에서 인터페이스 프로토콜로 설명된다. 인터페이스 프로토콜은 트랜시버들, 송신기들, 및/또는 수신기들이 어떻게 사용되는지 및/또는 어떤 유형의 데이터가 트랜시버들, 송신기들, 및/또는 수신기들을 통해 수신되는지를 정의할 수 있다. 예를 들어, 인터페이스 프로토콜은 트랜시버들의 다른 사용들 중에서, 제1 트랜시버가 커맨드들을 위해 사용되고, 제2 트랜시버가 어드레스들을 위해 사용되고, 및/또는 제3 트랜시버가 데이터를 위해 사용되는 것을 정의할 수 있다. 인터페이스 프로토콜은 또한 트랜시버들이 지향성 또는 양방향 데이터 전송을 위해 사용되는지 여부를 정의할 수 있다.

인터페이스 프로토콜은 메모리 디바이스와 메모리 디바이스 외부의 디바이스 사이의 통신들을 정의한다. 디바이스들은 그들이 인터페이스 프로토콜에 의해 정의된 바와 같이 통신하는 경우 인터페이스 프로토콜을 준수(compliant)할 수 있다. 인터페이스 프로토콜은 메모리 디바이스가 메모리 디바이스 외부의 복수의 디바이스들로부터 신호들을 수신 및 처리할 수 있도록 정의될 수 있으며, 여기서 복수의 디바이스들은 복수의 상이한 제공자들에 의해 제조된다. 인터페이스 프로토콜의 예는 DDR4 또는 임의의 다른 DDR 표준과 같은 다른 표준들 중에서도 더블 데이터 레이트(double data rate)(예를 들어, DDR5) 표준이다. 다양한 경우들에서, 인터페이스 프로토콜은, 인터페이스 프로토콜에 불만(complaint)을 갖는 임의의 디바이스들이 다수의 디바이스들에 대한 새로운 인터페이스 프로토콜을 정의하는 추가적인 비용 없이 서로 통신할 수 있게 하는 JEDEC과 같은 조직에 의해 생성될 수 있다.

인터페이스 프로토콜은 메모리 디바이스가 가질 수 있는 핀들의 수량 및/또는 메모리 디바이스의 트랜시버들, 송신기들, 및/또는 수신기들과 같은 핀들의 수량에 결합된 하드웨어에 대한 제한들로 인해 디바이스들 사이의 통신들을 정의하는 그의 능력에 있어서 제한될 수 있다. 핀들에 결합된 하드웨어(예를 들어, 트랜시버들, 송신기들, 및/또는 수신기들)는 또한 핀들의 지향성(directionality)을 정의할 수 있다. 다양한 경우들에서, 핀들 중 일부는 신호들을 수신하고 신호들을 송신하지 않도록 구성될 수 있거나 또는 신호들을 송신하고 신호들을 수신하지 않도록 구성될 수 있다. 상기 핀들에 결합된 하드웨어는 인터페이스 프로토콜에 의해 정의된 바와 같이 기능하도록 구성될 수 있다. 예를 들어, 신호들을 수신하도록 구성되는 핀들은 송신기들 및/또는 트랜시버들이 아닌 수신기들에 결합될 수 있다.

다수의 예들에서, 메모리 디바이스의 인터페이스의 지향성은 다수의 인터페이스 프로토콜들을 구현함으로써 그리고 다수의 인터페이스 프로토콜들을 가능하게 하는 하드웨어를 구현함으로써 극복될 수 있다. 본 명세서에서 사용되는 바와 같이, 인터페이스는 버스들, 핀들, 및 디바이스를 상이한 디바이스에 결합하는 트랜시버들, 송신기들, 및/또는 수신기들을 포함할 수 있다. 예를 들어, 인터페이스는 호스트의 트랜시버들, 송신기들, 및/또는 수신기들, 호스트를 메모리 디바이스에 결합하는 버스들, 메모리 디바이스의 핀들, 및 메모리 디바이스의 트랜시버들, 송신기들, 및/또는 수신기들을 포함할 수 있다. 다중 인터페이스 프로토콜들은 메모리 디바이스의 상이한 부분들로 신호들을 재라우팅(reroute)하기 위해 동일한 디코더 및 복수의 멀티플렉서들을 이용하여 단일 디바이스에서 구현될 수 있다.

도 1은 본 개시의 다수의 실시예들에 따른 메모리 디바이스(103)를 포함하는 컴퓨팅 시스템(100) 형태의 장치의 블록도이다. 본 명세서에서 사용되는 바와 같이, 예를 들어, 메모리 디바이스(103), 메모리 어레이(110) 및/또는 호스트(102)는 또한 개별적으로 "장치"로 간주될 수 있다.

이 예에서, 컴퓨팅 시스템(100)은 인터페이스(104)를 통해 메모리 디바이스(103)에 결합된 호스트(102)를 포함한다. 컴퓨팅 시스템(100)은 다양한 다른 유형들의 시스템들 중에서 개인용 랩톱 컴퓨터, 데스크톱 컴퓨터, 디지털 카메라, 이동 전화, 메모리 카드 판독기, 또는 사물 인터넷(IoT) 가능 디바이스일 수 있다. 호스트(102)는 메모리(103)에 액세스할 수 있는 다수의 처리 리소스들(예를 들어, 하나 이상의 프로세서들, 마이크로프로세서들, 또는 일부 다른 유형의 제어 회로부)을 포함할 수 있다. 컴퓨팅 시스템(100)은 개별 집적 회로들을 포함할 수 있거나, 호스트(102)와 메모리 디바이스(103) 모두가 동일한 집적 회로 상에 있을 수 있다. 예를 들어, 호스트(102)는 다중 메모리 디바이스들(103)을 포함하는 메모리 시스템의 시스템 제어기일 수 있으며, 시스템 제어기(102)는 중앙 처리 유닛(CPU)과 같은 다른 처리 리소스에 의해 각각의 메모리 디바이스들(103)에 대한 액세스를 제공한다.

도 1에 도시된 예에서, 호스트(102)는 (예를 들어, 제어 회로부(105)를 통해 메모리 디바이스(103)로부터) 그에 로딩될 수 있는 운영 체제(OS) 및/또는 다양한 애플리케이션들을 실행하는 것을 담당한다. OS 및/또는 다양한 애플리케이션들은 OS 및/또는 다양한 애플리케이션들을 포함하는 데이터에 액세스하기 위해 호스트(102)로부터 메모리 디바이스(103)에 액세스 커맨드들을 제공함으로써 메모리 디바이스(103)로부터 로딩될 수 있다. 호스트(102)는 또한 OS 및/또는 다양한 애플리케이션들의 실행에 이용되는 데이터를 검색하기 위해 메모리 디바이스(103)에 액세스 커맨드들을 제공함으로써 OS 및/또는 다양한 애플리케이션들에 의해 이용되는 데이터에 액세스할 수 있다.

명확성을 위해, 컴퓨팅 시스템(100)은 본 개시와 특히 관련된 특징들에 초점을 맞추도록 단순화되었다. 메모리 어레이(110)는 예를 들어, DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수 있다. 어레이(110)는 액세스 라인들(본 명세서에서 워드 라인들 또는 선택 라인들로 지칭될 수 있음)에 의해 결합된 행들(rows) 및 감지 라인들(본 명세서에서 디지트 라인들 또는 데이터 라인들로 지칭될 수 있음)에 의해 결합된 열들(columns)로 배열된 메모리 셀들을 포함할 수 있다. 단일 어레이(110)가 도 1에 도시되어 있지만, 실시예들은 그렇게 제한되지 않는다. 예를 들어, 메모리 디바이스(103)는 다수의 어레이들(110)(예를 들어, DRAM 셀들의 다수의 뱅크들)를 포함할 수 있다.

메모리 디바이스(103)는 인터페이스(104)를 통해 제공된 어드레스 신호를 래치하기 위한 어드레스 회로부(106)를 포함한다. 인터페이스는, 예를 들어, 적합한 프로토콜(예를 들어, 데이터 버스, 어드레스 버스, 및 커맨드 버스, 또는 조합된 데이터/어드레스/커맨드 버스)을 이용하는 물리적 인터페이스를 포함할 수 있다. 데이터 버스, 어드레스 버스 및 커맨드 버스는 각각 인터페이스(204 및 304)로서 도 2, 도 3a 및 도 3b에 도시되어 있다. 이러한 프로토콜은 커스텀 또는 독점적일 수 있거나, 또는 인터페이스(104)는 PCIe(Peripheral Component Interconnect Express), Gen-Z 인터커넥트, CCIX(cache coherent interconnect for accelerators) 등과 같은 표준화된 인터페이스 프로토콜일 수 있는 제1 인터페이스 프로토콜을 이용할 수 있다. 다양한 예들에서, 표준화된 인터페이스 프로토콜은 표준에 정의된 인터페이스 프로토콜을 지칭할 수 있다. 비표준화된 인터페이스 프로토콜(예를 들어, 제2 인터페이스 프로토콜)은 다른 표준에 의해 정의되거나 표준에 의해 정의되지 않은 인터페이스 프로토콜을 지칭할 수 있다. 어드레스 신호들은 메모리 어레이(110)에 액세스하기 위해 행 디코더(108) 및 열 디코더(112)에 의해 수신 및 디코딩된다. 데이터는 감지 회로부(111)를 사용하여 감지 라인들 상의 전압 및/또는 전류 변화들을 감지함으로써 메모리 어레이(110)로부터 판독될 수 있다. 감지 회로부(111)는 예를 들어, 메모리 어레이(110)로부터의 데이터의 페이지(예를 들어, 행)를 판독 및 래치할 수 있는 감지 증폭기들을 포함할 수 있다. I/O 회로부(107)는 인터페이스(104)를 통해 호스트(102)와의 양방향 데이터 통신을 위해 사용될 수 있다. 판독/기록 회로부(113)는 메모리 어레이(110)에 데이터를 기록하거나 메모리 어레이(110)로부터 데이터를 판독하기 위해 사용된다. 예로서, 회로부(113)는 다양한 드라이버들, 래치 회로부 등을 포함할 수 있다.

제어 회로부(105)는 호스트(102)에 의해 제공되는 신호들을 디코딩한다. 신호들은 호스트(102)에 의해 제공되는 커맨드들일 수 있다. 이들 신호들은 데이터 판독 동작들, 데이터 기록 동작들, 및 데이터 소거 동작들을 포함하여, 메모리 어레이(110) 상에서 수행되는 동작들을 제어하는 데 사용되는 칩 인에이블 신호들, 기록 인에이블 신호들, 및 어드레스 래치 신호들을 포함할 수 있다. 다양한 실시예들에서, 제어 회로부(105)는 호스트(102)로부터의 명령어들을 실행하는 것을 담당한다. 제어 회로부(105)는 상태 기계, 시퀀서, 및/또는 일부 다른 유형의 제어 회로부를 포함할 수 있으며, 이는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 3개의 임의의 조합의 형태로 구현될 수 있다. 일부 예들에서, 호스트(102)는 메모리 디바이스(103) 외부의 제어기일 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 디바이스의 처리 리소스에 결합된 메모리 제어기일 수 있다. 데이터는 데이터 라인들(116)을 통해 메모리 어레이(110)에 제공되거나 및/또는 메모리 어레이로부터 제공될 수 있다.

다양한 예들에서, 제어 회로부(105)는 커맨드 회로부 및/또는 어드레스 회로부를 포함할 수 있다. 커맨드 회로부 및/또는 어드레스 회로부는 커맨드 신호들 및/또는 어드레스 신호들을 디코딩하도록 구성된 하나 이상의 디코더들을 포함할 수 있다. 커맨드 신호들은 메모리 디바이스(103)에 제공된 커맨드를 포함할 수 있다. 어드레스 신호들은 메모리 어레이(110)의 어드레스들을 포함할 수 있다. 제어 회로부(105)는 또한 응답 신호들을 인코딩하기 위한 인코더를 포함할 수 있는 응답 회로부를 포함할 수 있다. 다양한 예들에서, 제어 회로부(105)는 제어 회로부(105)의 외부에 있는 것으로 도 1에 도시된 I/O 회로부(107)를 더 포함할 수 있다. I/O 회로부(107)는 메모리 디바이스(103)에 제공되는 데이터 신호들 및/또는 메모리 디바이스(103)에 의해 제공되는 데이터 신호들을 인코딩 및 디코딩하기 위한 인코더들 및 디코더들을 포함할 수 있다.

다양한 경우들에서, 메모리 디바이스(103)의 기능은 호스트(102)에 의해 제어될 수 있다. 예를 들어, 호스트(102)는 메모리 어레이(110)의 다른 기능들 중에서, 메모리 어레이(110)를 판독하고 및/또는 메모리 어레이(110)에 기록하기 위해 인터페이스(104)를 통해 메모리 디바이스(103)에 커맨드들을 제공할 수 있다. 그러나, 구현된 인터페이스 프로토콜은 동작들을 수행하기 위해 감지 회로부(111)의 기능을 제어하기 위한 커맨드들을 정의하지 않을 수 있다.

도 2는 본 개시의 다수의 실시예들에 따른 인터페이스를 포함하는 컴퓨팅 시스템(200) 형태의 장치의 블록도이다. 인터페이스(204)로 지칭되는 인터페이스(204-1, 204-2, 204-3, 204-4 및 204-5)는 메모리 제어기(224)와 메모리 디바이스(203)와 같은 디바이스들 사이의 신호들의 전송을 용이하게 하도록 구성된 하드웨어를 포함할 수 있다. 메모리 제어기(224)는 도 1의 호스트(102)와 같은 호스트에 통합될 수 있다.

인터페이스(204)는 제1 부분(204-1), 제2 부분(204-2), 제3 부분(204-3), 제4 부분(204-4), 및 제5 부분(204-5)을 포함할 수 있다. 인터페이스(204)의 제1 부분(204-1) 및 제2 부분(204-1)은 제1 버스를 포함할 수 있다. 인터페이스(204)의 제3 부분(204-3) 및 제4 부분(204-4)은 제2 버스를 포함할 수 있다. 인터페이스의 제5 부분(204-5)은 제3 버스를 포함할 수 있다. 제1 버스는 커맨드 신호들 및/또는 어드레스 신호들을 포함하는 신호들을 메모리 디바이스(203)에 전송하도록 구성될 수 있다. 이와 같이, 제1 버스는 커맨드 버스 및/또는 어드레스 버스를 포함할 수 있다. 제2 버스는 오류 신호들(예를 들어, 응답 신호들)을 전송하도록 구성될 수 있다. 제3 버스는 메모리 디바이스(203)에 의해 저장된 데이터 또는 메모리 디바이스(203)에 의해 저장될 데이터를 전송하도록 구성될 수 있다. 이와 같이, 제3 버스는 데이터 버스를 포함할 수 있다. 제3 버스를 통해 전송된 데이터는 메모리 디바이스(203)의 메모리 어레이에 저장될 수 있다. 버스는 호스트에 통합된 메모리 제어기(224)와 메모리 디바이스(203) 사이의 물리적 연결을 포함할 수 있다.

제1 버스 및 제2 버스를 단방향(unidirectional)으로 구성하기 위해, 도 2에는 구현예가 도시되지 않은 인터페이스 프로토콜이 사용될 수 있다. 제1 버스는 메모리 제어기(224)로부터 메모리 디바이스(203)로 신호들을 제공할 수 있다. 제2 버스는 메모리 디바이스(203)로부터 메모리 제어기(224)로 신호들을 제공할 수 있다. 제3 버스는 양방향일 수 있다. 메모리 디바이스(203) 및 메모리 제어기(224)에 신호들을 송신 및 수신할 수 있는 소프트웨어/펌웨어 및 하드웨어를 구현함으로써 양방향성(Bidirectionality)이 달성될 수 있다.

그 구현이 도 2에 도시된 상이한 인터페이스 프로토콜이 제1 버스, 제2 버스, 및 제3 버스를 구성하는데 사용될 수 있다. 제1 버스는 인터페이스의 제1 부분(204-1)이 단방향이고 인터페이스의 제2 부분(204-2)이 양방향이도록 구성될 수 있다. 제2 버스는 인터페이스의 제3 부분(204-3)이 단방향이고 인터페이스의 제4 부분(204-4)이 양방향이도록 구성될 수 있다. 인터페이스의 제5 부분(204-5)은 상이한 인터페이스 프로토콜에 의해 구성되고 인터페이스 프로토콜의 구현에 의해 제공되는 바와 같이 양방향으로 유지될 수 있다.

인터페이스의 제1 부분(204-1)은 커맨드 신호들 및/또는 어드레스 신호들을 메모리 디바이스(203)로 전송하는 데 사용될 수 있다. 인터페이스의 제2 부분(204-2)은 커맨드 신호들, 어드레스 신호들 및/또는 데이터 신호들을 메모리 제어기(224) 및 메모리 디바이스(203)로 및 그로부터 전송하는 데 사용될 수 있다. 인터페이스(204-3)의 제3 부분은 메모리 제어기(224)로부터 메모리 디바이스(203)로 응답 신호들을 전송하는 데 사용될 수 있다. 인터페이스의 제4부분(204-4)은 응답 신호들 및/또는 데이터 신호들을 메모리 제어기 및 메모리 디바이스(203)로 및 그로부터 전송하는 데 사용될 수 있다. 본 명세서에서 사용되는 바와 같이, 응답 신호들은 제1 버스에 의해 제공되는 커맨드 및/또는 어드레스 신호에 대한 응답을 포함하는 신호들 또는 제3 버스에 의해 제공되는 데이터 신호들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 응답 신호는 다른 유형의 응답 신호들 중에서, 메모리 디바이스(203)에 의해 발생하는 오류들을 설명하는 오류 신호들을 포함할 수 있다. 응답 신호들은 또한 메모리 디바이스(203)에 의해 수행되는 동작의 완료를 나타내는 신호들을 포함할 수 있다. 예를 들어, 응답 신호는 메모리 디바이스(203)의 메모리 어레이에 데이터를 저장하기 위한 기록 동작의 완료를 시그널링할 수 있다. 인터페이스의 제5 부분(204-5)은 메모리 제어기(224) 및 메모리 디바이스(203)로 및 그로부터 데이터 신호들을 전송할 수 있다.

인터페이스(204)는 메모리 디바이스(203)를 메모리 제어기(224)에 결합하는 복수의 핀들을 포함할 수 있다. 인터페이스(204)의 핀들은 다른 유형들의 금속들 중에서 구리, 니켈, 및/또는 금과 같은 금속들로 구성될 수 있다. 인터페이스(204)의 핀들은 상단 핀들 및 하단 핀들을 포함할 수 있다. 상단 핀들 및 하단 핀들은 회로 기판의 어느 한 측면 상에 형성된 핀들을 포함할 수 있고, 메모리 디바이스(203) 상의 핀들의 배향을 제한하도록 의도되지 않는다.

인터페이스(204)의 핀들은 다른 가능한 유형들의 핀들 중에서 전력(PWR) 핀들, 접지(GND) 핀들, 및 신호 핀들을 포함할 수 있다. PWR 핀들은 메모리 디바이스(203)에 전력을 제공할 수 있고, GND 핀들은 메모리 디바이스(203)에 접지 연결을 제공할 수 있고, 신호 핀들은 메모리 디바이스(203)에 및 그로부터 신호들을 제공할 수 있다.

커맨드 신호들, 어드레스 신호들, 응답 신호들, 및/또는 데이터 신호들은 커맨드들, 어드레스들, 응답들, 및/또는 데이터로 지칭될 수 있다. 메모리 디바이스(203)는 인터페이스(204)를 통해 커맨드들, 어드레스들, 응답들, 및/또는 데이터를 수신할 수 있다. 도 2에 제공된 예들은 2개의 상이한 인터페이스 프로토콜들의 2개의 상이한 구현예들을 설명하지만, 복수의 인터페이스 프로토콜들은 메모리 제어기(224) 및/또는 메모리 디바이스(203)의 소프트웨어/펌웨어 및 하드웨어를 업데이트함으로써 구현될 수 있다. 예를 들어, 인터페이스(204)를 구성하기 위해 3개의 상이한 인터페이스 프로토콜들이 구현될 수 있다.

인터페이스 프로토콜들의 각각은 다른 인터페이스 프로토콜들을 준수하지 않을 수 있다. 예를 들어, 제1인터페이스 프로토콜은 제2인터페이스 프로토콜을 준수하지 않을 수 있다. 예를 들어, 제1 인터페이스 프로토콜은 인터페이스의 제2 부분(204-2)을 통해 데이터 신호들을 제공하도록 메모리 제어기(224) 및 메모리 디바이스(203)를 구성하는 데 사용되지 않을 수 있는 반면, 제2 인터페이스 프로토콜은 인터페이스의 제2 부분(204-2)을 통해 데이터 신호들을 제공하도록 메모리 제어기(224) 및 메모리 디바이스(203)를 구성하는 데 사용될 수 있다. 메모리 디바이스(203)가 제1 인터페이스 프로토콜을 준수하지 않는 제2 인터페이스 프로토콜로 구성될 수 있지만, 메모리 디바이스(203)는 인터페이스의 제2 부분(204-2)을 통해 신호들을 송신하는 것을 억제함으로써 제1 인터페이스 프로토콜을 준수하여 동작될 수 있다.

본 명세서에서 사용되는 바와 같이, 제1 인터페이스 프로토콜 및 제2 인터페이스 프로토콜은, 제1 인터페이스 프로토콜 및 제2 인터페이스 프로토콜 중 어느 하나에 의해 구성된 바와 같은 핀들이 동일한 지향성을 갖는 경우 서로 준수할 수 있다. 제1 인터페이스 프로토콜 및 제2 인터페이스 프로토콜은, 제1 인터페이스 프로토콜 및 제2 인터페이스 프로토콜에 의해 구성된 바와 같은 핀들이 상이한 지향성들(예를 들어, 지향성 대 양방향)을 갖는 경우 서로 비준수(noncompliant)일 수 있다. 제1 인터페이스 프로토콜 및 제2 인터페이스 프로토콜은 또한 핀들이 동일한 유형들의 신호들을 전달하도록 구성되는 경우 서로 준수할 수 있다. 예를 들어, 제1 인터페이스 프로토콜 하에서 핀이 제어 신호들을 전달하고 제2 인터페이스 프로토콜 하에서 핀이 제어 신호들 및 데이터 신호들을 전달하면, 제1 인터페이스 프로토콜 및 제2 인터페이스 프로토콜은 비준수일 수 있다.

도 3a는 본 개시의 다수의 실시예들에 따른 송신기(344), 수신기(345), 및 트랜시버(346)를 포함하는 메모리 디바이스(303A)의 블록도이다. 도 3a는 제1 부분(304-1), 제2 부분(304-2), 제3 부분(304-3), 제4 부분(304-4), 및 제5 부분(304-5)을 포함하는 인터페이스(304)를 포함한다. 인터페이스(304)는 메모리 디바이스(303A)를 호스트 또는 메모리 제어기(324A)에 결합할 수 있다. 메모리 디바이스(303A)는 제1 인터페이스 프로토콜을 이용하여 구성될 수 있다.

인터페이스(304-1 및 304-2)의 부분들은 인터페이스(304-1 및 304-2)의 부분들이 신호들을 수신하지만 신호들을 송신할 수 없도록 단방향일 수 있다. 인터페이스(304-1 및 304-2)의 부분들은 커맨드/어드레스 신호들을 수신하도록 구성된 수신기들(341)에 결합된다. 수신기들(341)은 수신된 신호들을 제어 회로부(305)의 커맨드/어드레스 회로부(338)에 제공할 수 있다. 커맨드/어드레스 회로부(338)는 신호들(예를 들어, 커맨드 신호들 및/또는 어드레스 신호들)을 디코딩하도록 구성될 수 있다. 제어 회로부(305)는 또한 응답 신호들을 인코딩하도록 구성될 수 있는 응답 회로부(339)를 포함할 수 있다. 도 3a 및 도 3b는 제어 회로부(305)에 통합되는 것으로 커맨드 및/또는 어드레스 회로부(338) 및 응답 회로부(339)를 식별한다. 그러나, 커맨드 및/또는 어드레스 회로부(338) 및 응답 회로부(339)는 제어 회로부(305)의 외부에 구현될 수 있다.

응답 신호들은 송신기(342)에 의해 송신될 수 있다. 인터페이스(304-3 및 304-4)의 부분들은 단방향일 수 있다. 인터페이스(304-5)의 부분은 트랜시버(343)가 데이터 신호들을 송신할 수 있고 데이터 신호들을 수신할 수 있도록 양방향일 수 있다. 트랜시버(343)는 I/O 회로부(307)에 결합될 수 있고 메모리 디바이스(303A)의 데이터 라인들로부터 신호들을 수신할 수 있다. 다양한 예들에서, 커맨드 및/또는 어드레스 회로부(338), 응답 회로부(339), 및/또는 I/O 회로부(307)는 인터페이스(304)에 의해 제공되는 신호들을 인코딩 및/또는 디코딩하기 위한 인코더들 및/또는 디코더들을 포함할 수 있다. 적어도 하나의 실시예에서, 인터페이스(304)는 커맨드 수신기들(341), 응답 송신기들(342), 및 데이터 트랜시버들(343)을 포함할 수 있다. 예를 들어, 인터페이스(304)는 커맨드 수신기들(341), 응답 송신기들(342), 및/또는 데이터 트랜시버들(343)을 포함하는 것으로 설명될 수 있다. 인터페이스(304)는 또한 커맨드 송신기(344), 응답 수신기(345), 및/또는 데이터 트랜시버(346)를 포함하는 것으로 설명될 수 있다.

인터페이스(304)는 메모리 디바이스(303A)를 메모리 제어기(324A)에 결합할 수 있다. 예를 들어, 인터페이스(304-1 및 304-2)의 부분들은 메모리 제어기(324A)의 송신기(344)를 메모리 디바이스(303A)의 수신기(341)에 결합할 수 있다. 인터페이스(304-3 및 304-4)의 부분들은 메모리 제어기(324A)의 수신기(345)를 메모리 디바이스(303A)의 송신기(342)에 결합할 수 있다. 인터페이스(304-5)의 일부는 메모리 제어기(324A)의 트랜시버(346)를 메모리 디바이스(303A)의 트랜시버(343)에 결합할 수 있다.

도 3b는 본 개시의 다수의 실시예들에 따른 복수의 트랜시버들(333, 334, 335, 347, 348 및 349)을 포함하는 메모리 디바이스(303B)의 블록도이다. 도 3b는 제6 부분(304-6), 제7 부분(304-7), 제8 부분(304-8), 제9 부분(304-9), 및 제10 부분(304-10)을 포함하는 인터페이스(304)를 포함한다. 인터페이스(304)는 메모리 디바이스(303B)를 호스트 또는 메모리 제어기(324B)에 결합할 수 있다.

메모리 디바이스(303B)는 메모리 디바이스(303A)가 제1 인터페이스 프로토콜을 구현하는 동안 메모리 디바이스(303B)가 제2 인터페이스 프로토콜을 구현한다는 점에서 도 3a의 메모리 디바이스(303A)와 상이할 수 있다. 메모리 디바이스(303A)는 또한 메모리 디바이스(303B)가 도 3a에 도시된 커맨드 수신기들(341) 및 응답 송신기들(342) 대신에 커맨드 트랜시버들(333 및 334)을 각각 구현한다는 점에서 메모리 디바이스(303B)와 상이할 수 있다. 메모리 디바이스들(303A 및 303B)은 또한 도 3a의 수신기(341) 및 송신기들(342)이 커맨드 및 어드레스 회로부(338) 및 응답 회로부(339)에 결합되는 것과 도 3b의 트랜시버들(333 및 334)이 커맨드 및 어드레스 회로부(338), 응답 회로부(339), 및 I/O 회로부(307)에 결합되는 것이 상이한 점에서 서로 상이하다.

제2 인터페이스 프로토콜을 이용하여 메모리 디바이스(303B)를 구성하는 것은 제1 인터페이스 프로토콜을 이용하여 단방향으로 구성되는 인터페이스(304)의 부분들을 양방향으로 구성할 수 있다. 예를 들어, 인터페이스(304-7 및 304-9)의 부분들은 메모리 디바이스(303A)에 대해 단방향으로서 구성되는 도 3a의 인터페이스(304-2 및 304-4)의 대응하는 부분들과 대조적으로 메모리 디바이스(303B)에 대해 양방향으로서 구성된다. 양방향 구성을 가능하게 하기 위해, 메모리 디바이스(303B)는 메모리 디바이스(303A)에 대해 도시된 바와 같이 수신기들(341) 및 송신기들(342) 대신에 트랜시버들(333 및 334)을 포함할 수 있다. 유사하게, 메모리 제어기(324B)는 메모리 제어기(324A)에 대한 송신기들(344) 및 수신기들(345) 대신에 메모리 제어기(324B)에 대한 트랜시버들(347 및 348)을 구현함으로써 인터페이스(304-7 및 304-9)의 부분들의 양방향성에 대해 인에이블될 수 있다.

메모리 디바이스(303B)에 대응하는 인터페이스(304)는 메모리 디바이스(303A)에 대응하는 인터페이스(304)와 비교하여 인터페이스(304)의 부분들이 변경되지 않도록 구성될 수 있다. 예를 들어, 커맨드 버스의 제1 부분 및 응답 버스의 제2 부분에 대응하는 인터페이스(304-6및 304-8)의 부분들은 인터페이스(304-1 및 304-3)의 부분에 대응하여 단방향으로 유지될 수 있다. 이와 같이, 다양한 구현예들은 메모리 디바이스(303B)와 관련하여 도시된 바와 같이 트랜시버들(333)과는 대조적으로 메모리 디바이스(303B)를 인터페이스(304-6 및 304-7)의 부분들에 결합하기 위한 수신기들 및 트랜시버들의 조합을 구현할 수 있다. 인터페이스(304)는 또한 커맨드 트랜시버들(347), 응답 트랜시버들(348), 데이터 트랜시버들(349), 커맨드 트랜시버들(333), 응답 트랜시버들(334), 및/또는 데이터 트랜시버들(335)을 포함하는 것으로 설명될 수 있다.

트랜시버들(333 및 334)은 각각 MUX들(336 및 337)에 결합될 수 있다. MUX(336)는 트랜시버들(333)을 커맨드/어드레스 회로부(338) 및 I/O 회로부(307)에 결합할 수 있다. MUX(337)는 트랜시버들(334)을 응답 회로부(339) 및 I/O 회로부(307)에 결합할 수 있다.

예를 들어, 인터페이스(304-6)의 부분은 인터페이스 프로토콜에 의해 구성된 MUX(336)를 이용하여 커맨드/어드레스 회로부(338)에 결합될 수 있다. 인터페이스(304-7)의 부분은 인터페이스 프로토콜에 의해 구성된 MUX(336)를 이용하여 커맨드/어드레스 회로부(338) 및/또는 I/O 회로부(307)에 결합될 수 있다. 도시되지는 않았지만, 상이한 인터페이스 프로토콜이 인터페이스(304-6)의 부분을 커맨드/어드레스 회로부(338) 및/또는 I/O 회로부(307)에 결합하고 인터페이스(304-7)의 부분을 커맨드/어드레스 회로부(338)에 결합하도록 MUX(336)를 구성하는 데 사용될 수 있다.

인터페이스(304-7)의 부분을 I/O 회로부(307)에 결합하는 것은 I/O 회로부(307)가 송신을 위한 데이터를 제공할 수 있는 경우 양방향 통신을 수행하는 능력을 제공한다. 인터페이스(304-7, 304-9 및 304-10)의 부분들에 대응하는 핀들을 이용하여 데이터를 송신하는 것은 인터페이스(304-10)의 부분에 대응하는 핀들을 이용하여 데이터를 송신하는 것에 비해 더 큰 데이터 처리량을 초래할 수 있다.

MUX들(336 및 337)의 특정 구성은 모드 레지스터들(331)을 이용하여 제어될 수 있다. 트랜시버들(333 및 334)의 특정 구성은 또한 커맨드 트랜시버들(333), 응답 트랜시버들(334), MUX(336), 및 MUX(337)가 모드 레지스터들(331)에 결합되도록 모드 레지스터들(331)에 의해 제어될 수 있다. 본 명세서에서 사용되는 바와 같이, 모드 레지스터들(331)은 메모리 디바이스(303B) 외부에서 액세스될 수 있는 레지스터들(예를 들어, 메모리)을 포함할 수 있다. 모드 레지스터들(331)은 인터페이스 프로토콜의 개방 핀들을 통해 제공되는 커맨드들을 이용하여 설정 또는 리셋될 수 있다. 예를 들어, 인터페이스 프로토콜은 인터페이스 프로토콜에 의해 정의되지 않은 커맨드들이 상기 개방 핀을 통해 제공될 수 있도록 핀을 개방으로 정의할 수 있다. 메모리 디바이스(303B)에 제공된 판독 또는 기록 커맨드들은 모드 레지스터들(331)을 설정 또는 리셋하는 데 사용될 수 있다.

일부 예들에서, 모드 레지스터들(331)을 설정하는 것은 제1 인터페이스 프로토콜을 선택하는 것과 관련될 수 있는 반면, 모드 레지스터들(331)을 리셋하는 것은 제2 인터페이스 프로토콜을 선택하는 것과 관련될 수 있다. 모드 레지스터들(331)이 라벨링되지만, 단일 모드 레지스터(331)가 구현될 수 있다. 복수의 모드 레지스터들(331)을 구현하는 것은 2개보다 많은 인터페이스 프로토콜들을 구현하는 능력을 제공한다. 모드 레지스터들(331)은 MUX들(336 및 337) 및 트랜시버들(333 및 334)을 구성하는 데 사용될 수 있는 인터페이스 프로토콜들을 선택하도록 구성될 수 있다. 예를 들어, 모드 레지스터(331)를 설정하는 것에 응답하여, MUX들(336 및 337)은 인터페이스(304)의 특정 트랜시버들(333, 334, 및/또는 335)을 커맨드/어드레스 회로부(338), 응답 회로부(339), 및/또는 I/O 회로부(307)에 결합할 수 있다. 모드 레지스터(331)를 설정 또는 리셋하는 것에 응답하여, 트랜시버들(333 및 334)은 다중 인터페이스 프로토콜들을 수용하기 위해 신호들을 송신 또는 수신하도록 구성될 수 있다.

모드 레지스터들(331)은 메모리 제어기(324B)를 포함하는 호스트에 의해 설정될 수 있다. 예를 들어, 메모리 디바이스(303B)는 인터페이스 프로토콜을 이용하여 메모리 디바이스(303B)를 구성하기 위해 모드 레지스터들(331)을 설정하도록 인터페이스(304-6)의 부분을 통해 커맨드 신호를 수신할 수 있다. 메모리 제어기(324B)는 또한 인터페이스 프로토콜을 선택하도록 구성된 메모리를 포함할 수 있다. 예를 들어, 메모리 제어기(324B)는 또한 인터페이스 프로토콜을 선택하기 위해 개별 모드 레지스터들(예를 들어, 도시되지 않음)을 포함할 수 있다. 메모리 제어기(324B)에 의해 선택된 인터페이스 프로토콜은 메모리 디바이스(303B)에 대해 선택된 인터페이스 프로토콜과 일치할 수 있다. 예를 들어, 인터페이스 프로토콜을 선택하기 위해 모드 레지스터들(331)을 설정 또는 리셋하기 위한 커맨드를 제공하는 것에 응답하여, 메모리 제어기(324B)는 대응하는 인터페이스 프로토콜을 선택하기 위해 모드 레지스터(324B) 또는 호스트 내부의 메모리를 설정 또는 리셋할 수 있다. 이와 같이, 메모리 제어기(324B) 내부의 메모리는 또한 트랜시버들(347, 348 및 349)을 제어하는 데 사용될 수 있다.

도 4는 본 개시의 다수의 실시예들에 따라 메모리에서 동작들을 수행하기 위한 방법의 예시적인 흐름도를 예시한다. 460에서, 제1 인터페이스 프로토콜을 사용하여 트랜시버를 단방향으로 구성하기 위해 메모리 디바이스의 모드 레지스터를 설정하기 위해 트랜시버를 통해 제1 신호가 수신될 수 있다. 제1 신호는 호스트로부터 수신될 수 있다. 제1 신호는, 예를 들어, 커맨드 버스를 통해 수신될 수 있다. 462에서, 제2 신호가 메모리 디바이스에서 수신될 수 있고, 트랜시버는 제2 신호의 수신에 응답하여 선택된 제2 인터페이스 프로토콜을 사용하여 양방향으로서 구성되고, 제1 인터페이스 프로토콜은 제2 인터페이스 프로토콜과 상이하다. 다양한 경우에, 제2 신호는 예를 들어 액세스 커맨드일 수 있다. 액세스 커맨드는 메모리 디바이스에 의해 처리될 수 있다. 제2 신호는 모드 레지스터가 설정되는 것에 응답하여 제2 인터페이스 프로토콜을 이용하여 처리될 수 있다.

464에서, 모드 레지스터의 설정 및 제2 신호의 수신에 응답하여 메모리 디바이스의 트랜시버를 통해 제3 신호가 송신될 수 있다. 제3 신호는 제2 신호가 제2 인터페이스 프로토콜을 이용하여 처리되었음을 표시하는 응답 신호일 수 있다. 예를 들어, 제3 신호는 제2 신호에 의해 식별된 커맨드의 완료를 표시할 수 있다.

방법은 제1 신호의 수신에 응답하여 상이한 트랜시버를 구성하는 것을 억제하는 단계를 더 포함할 수 있다. 즉, 상이한 트랜시버는 제1 인터페이스 프로토콜 및 제2 인터페이스 프로토콜을 이용하여 단방향 또는 양방향으로서 기능할 수 있다. 상이한 트랜시버는 또한 제1 신호의 수신에 응답하여 구성될 수 있으며, 상이한 트랜시버는 제2 인터페이스 프로토콜 및 제1 인터페이스 프로토콜을 사용하여 단방향으로 구성된다. 다양한 트랜시버들, 수신기들, 및 송신기들은, 그들의 구성들이 관련되는 한, 제1 인터페이스 프로토콜 또는 제2 인터페이스 프로토콜이 구현되는지 여부에 관계없이 변경되지 않은 상태로 유지될 수 있다.

상이한 트랜시버는 제2 인터페이스 프로토콜을 구현하는 것에 응답하여 커맨드들, 어드레스들, 데이터, 및/또는 오류 신호들을 포함하는 신호들을 수신 및/또는 송신하도록 구성될 수 있다. 상이한 트랜시버는 제1 인터페이스 프로토콜을 구현하는 것에 응답하여 커맨드들, 어드레스들, 데이터, 또는 오류 신호들을 송신하거나 커맨드들, 어드레스들, 데이터, 또는 오류 신호들을 수신하는 것으로 제한될 수 있다.

다양한 예들에서, 트랜시버들의 구성은 제1 인터페이스 프로토콜 및 제2 인터페이스 프로토콜을 이용하여 상이한 트랜시버들의 구성과 독립적으로 수행된다. 예를 들어, 메모리 디바이스는 제1 신호의 수신에 응답하여 상이한 트랜시버를 구성하는 것을 억제할 수 있으며, 여기서 상이한 트랜시버는 트랜시버가 단방향 또는 양방향으로 구성되는지 여부에 관계없이 양방향으로 구성된다.

다양한 경우에, 메모리 디바이스에 결합된 모드 레지스터는 설정 커맨드들을 구현하고 메모리 디바이스가 제1 설정 커맨드를 구현하는 것에 응답하여 제1 모드에서 제1 인터페이스 프로토콜에 따라 동작되게 하도록 구성될 수 있다. 모드 레지스터는 또한 메모리 디바이스로 하여금 제2 설정 커맨드를 구현하는 것에 응답하여 제2 모드에서 제2 인터페이스 프로토콜에 따라 동작되게 하도록 구성될 수 있다. 트랜시버들 중 특정 트랜시버는 제1 인터페이스 프로토콜에 따라 단방향으로 동작할 수 있다. 특정 트랜시버는 제2 인터페이스 프로토콜에 따라 양방향으로 동작할 수 있다.

특정 트랜시버는 커맨드 버스에 결합될 수 있고, 제1 인터페이스 프로토콜에 따라 신호들을 수신하고 제2 인터페이스 프로토콜에 따라 신호들을 수신 및 송신하도록 구성될 수 있다. 신호들은 커맨드 버스를 통해 수신 및 송신될 수 있다. 특정 트랜시버는 데이터 버스를 통해 데이터를 수신 및 송신하도록 구성될 수 있다. 특정 트랜시버는 커맨드 버스를 통해 커맨드들을 수신 및 송신하도록 구성될 수 있다. 특정 트랜시버는 어드레스 버스를 통해 어드레스들을 수신 및 송신하도록 구성될 수 있다. 특정 트랜시버는 메모리 디바이스의 핀을 통해 오류들을 나타내는 신호들을 수신 및 송신하도록 구성될 수 있다.

메모리 디바이스는 또한 특정 트랜시버에 결합되고 특정 트랜시버를 특정 디코더에 결합하도록 구성된 MUX를 포함할 수 있다. 예를 들어, 멀티플렉서는 제1 설정 커맨드의 구현에 응답하여 제1 디코더로부터 수신된 신호들을 특정 트랜시버에 제공하도록 더 구성될 수 있다.

멀티플렉서는 또한 모드 레지스터에 결합될 수 있다. 멀티플렉서는 또한 제1 설정 커맨드의 구현에 응답하여 특정 트랜시버를 통해 수신된 신호들을 제1 디코더에 제공하도록 구성될 수 있으며, 여기서 신호들은 제2 디코더에 신호들을 제공하지 않고 제공된다. 멀티플렉서는 또한 제 2 설정 커맨드의 구현에 응답하여 특정 트랜시버로부터 수신된 신호들을 제 2 디코더에 제공하고 제 2 디코더로부터 수신된 신호들을 특정 트랜시버에 제공하도록 구성될 수 있다. 제1 설정 커맨드는 제1 인터페이스 프로토콜을 선택하는데 사용될 수 있고, 제2 설정 커맨드는 제2 인터페이스 프로토콜을 선택하는데 사용될 수 있다.

멀티플렉서는 제 2 설정 커맨드의 구현에 응답하여 특정 트랜시버로부터 수신된 신호들을 제 1 디코더에 제공하고 특정 트랜시버로부터 수신된 신호들을 제 2 디코더에 제공할 수 있다. 멀티플렉서는 또한 제 2 설정 커맨드의 구현에 응답하여 제 2 디코더로부터 수신된 신호들을 특정 트랜시버에 제공할 수 있다. 제1 인터페이스 프로토콜은 표준을 준수할 수 있고, 제2 인터페이스 프로토콜은 표준을 준수하지 않을 수 있다. 이와 같이, 제1 인터페이스 프로토콜은 준수 인터페이스 프로토콜(compliant interface protocol)로 지칭될 수 있고, 제2 인터페이스 프로토콜은 비준수 인터페이스 프로토콜(noncompliant interface protocol)로 지칭될 수 있다.

다양한 예들에서, 호스트는 제1 트랜시버 및 제1 트랜시버에 결합된 디바이스를 포함할 수 있다. 디바이스는, 제1 트랜시버를 통해, 제2 인터페이스 프로토콜을 이용하여 메모리 디바이스의 제2 트랜시버를 구성하기 위해 메모리 디바이스의 모드 레지스터를 설정하기 위한 제1 신호가 송신되게 하도록 구성될 수 있다. 즉, 호스트는 메모리 디바이스 및 호스트 내에서 어떤 인터페이스 프로토콜이 구현되는지를 제어할 수 있다. 호스트 및 인터페이스 프로토콜이 제1 인터페이스 프로토콜 또는 제2 인터페이스 프로토콜을 이용하여 신호들을 적절히 디코딩하고 인코딩할 수 있게 하기 위해 호스트 및 메모리 디바이스에서 동일한 인터페이스 프로토콜이 선택될 수 있다.

호스트는 제1 인터페이스 프로토콜로 구성된 제1 트랜시버가 제2 인터페이스 프로토콜을 이용하여 구성되게 할 수 있다. 제1 트랜시버는 구성되기 전에 단방향일 수 있고, 구성된 후에 양방향일 수 있다. 제1 인터페이스 프로토콜은 제2 인터페이스 프로토콜을 비준수한다. 호스트는 또한 제1 트랜시버 및 제2 트랜시버를 이용하여 제2 신호가 메모리 디바이스로 송신되게 할 수 있다. 호스트는 또한 제2 신호, 제1 신호를 송신하는 것에 응답하여 그리고 제1 트랜시버를 구성하는 것에 응답하여 제3 신호가 제1 트랜시버를 통해 수신되게 할 수 있다. 제1 트랜시버 및 제2 트랜시버는 호스트의 메모리 디바이스에 결합될 수 있다.

도 5는 기계로 하여금 본 명세서에서 논의된 다양한 방법론들을 수행하게 하기 위한 명령어들의 세트가 실행될 수 있는 컴퓨터 시스템(540)의 예시적인 기계를 예시한다. 다양한 실시예들에서, 컴퓨터 시스템(540)은 메모리 서브시스템(예를 들어, 도 1의 메모리 디바이스(103))을 포함하거나, 이에 결합되거나, 이를 이용하는 시스템(예를 들어, 도 1의 컴퓨팅 시스템(100))에 대응할 수 있거나, 제어기(예를 들어, 도 1의 제어 회로부(105))의 동작들을 수행하는 데 사용될 수 있다. 대안적인 실시예들에서, 기계는 LAN, 인트라넷, 엑스트라넷, 및/또는 인터넷 내의 다른 기계들에 연결(예를 들어, 네트워킹)될 수 있다. 기계는 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 기계의 용량으로, 피어-투-피어(또는 분산형) 네트워크 환경에서 피어 기계로서, 또는 클라우드 컴퓨팅 인프라스트럭처 또는 환경에서 서버 또는 클라이언트 기계로서 동작할 수 있다.

기계는 개인용 컴퓨터(PC), 태블릿 PC, 셋톱 박스(STB), 개인 휴대 정보 단말기(PDA), 셀룰러 전화, 웹 어플라이언스, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 그 기계에 의해 취해질 액션들을 특정하는 명령어들의 세트(순차적이든 아니든)를 실행할 수 있는 임의의 기계일 수 있다. 또한, 단일 기계가 예시되어 있지만, "기계"이라는 용어는 또한 본 명세서에서 논의된 방법론들 중 임의의 하나 이상을 수행하기 위해 명령어들의 세트(또는 다수의 세트들)를 개별적으로 또는 공동으로 실행하는 기계들의 임의의 컬렉션을 포함하는 것으로 간주되어야 한다.

예시적인 컴퓨터 시스템(540)은 버스(530)를 통해 서로 통신하는, 처리 디바이스(502), 메인 메모리(504)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM), 예컨대 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(506)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 데이터 저장 시스템(518)을 포함한다.

처리 디바이스(502)는 마이크로프로세서, 중앙 처리 유닛 등과 같은 하나 이상의 범용 처리 디바이스들을 나타낸다. 보다 구체적으로, 처리 디바이스는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 또는 다른 명령어 세트들을 구현하는 프로세서, 또는 명령어 세트들의 조합을 구현하는 프로세서들일 수 있다. 처리 디바이스(502)는 또한 애플리케이션 특정 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 디바이스들일 수 있다. 처리 디바이스(502)는 본 명세서에서 논의된 동작들 및 단계들을 수행하기 위한 명령어들(526)을 실행하도록 구성된다. 컴퓨터 시스템(540)은 네트워크(520)를 통해 통신하기 위한 네트워크 인터페이스 디바이스(508)를 더 포함할 수 있다.

데이터 저장 시스템(518)은 본 명세서에 설명된 방법론들 또는 기능들 중 임의의 하나 이상을 구현하는 명령어들(526)의 하나 이상의 세트들 또는 소프트웨어가 저장되는 기계 판독가능 저장 매체(524)(컴퓨터 판독가능 매체로도 알려짐)를 포함할 수 있다. 명령어들(526)은 또한 컴퓨터 시스템(540)에 의한 그의 실행 동안 메인 메모리(504) 내에 및/또는 처리 디바이스(502) 내에 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(504) 및 처리 디바이스(502)는 또한 기계 판독가능 저장 매체들을 구성한다.

일 실시예에서, 명령어들(526)은 도 1의 호스트(102) 및/또는 메모리 디바이스(103)에 대응하는 기능을 구현하기 위한 명령어들을 포함한다. 기계 판독가능 저장 매체(524)가 예시적인 실시예에서 단일 매체인 것으로 도시되어 있지만, "기계 판독가능 저장 매체"라는 용어는 명령어들의 하나 이상의 세트들을 저장하는 단일 매체 또는 다중 매체를 포함하는 것으로 간주되어야 한다. "기계 판독가능 저장 매체"라는 용어는 또한 기계에 의한 실행을 위한 명령어들의 세트를 저장 또는 인코딩할 수 있고 기계로 하여금 본 개시의 방법론들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 간주되어야 한다. 따라서, 용어 "기계 판독가능 저장 매체"는 솔리드-스테이트 메모리들, 광학 매체, 및 자기 매체를 포함하는 것으로 간주되어야 하지만, 이에 제한되지 않는다.

본 명세서에서 사용되는 바와 같이, "다수의" 어떤 것은 그러한 것들 중 하나 이상을 지칭할 수 있다. 예를 들어, 다수의 메모리 디바이스는 하나 이상의 메모리 디바이스를 지칭할 수 있다. "복수의" 어떤 것은 둘 이상을 의미한다. 추가로, 특히 도면에서의 참조 번호들과 관련하여 본 명세서에서 사용되는 "N"과 같은 지정자들은 그렇게 지정된 다수의 특정 특징이 본 개시의 다수의 실시예들에 포함될 수 있음을 표시한다.

본 명세서의 도면들은 첫 번째 숫자 또는 숫자가 도면 번호에 해당하고 나머지 숫자는 도면의 엘리먼트 또는 컴포넌트를 식별하는 번호 지정 규칙을 따른다. 다른 도면들 사이의 유사한 엘리먼트들 또는 컴포넌트들은 유사한 숫자들의 사용에 의해 식별될 수 있다. 이해되는 바와 같이, 본 명세서의 다양한 실시예들에 도시된 엘리먼트들은 본 개시의 다수의 추가적인 실시예들을 제공하기 위해 추가, 교환 및/또는 제거될 수 있다. 또한, 도면들에 제공된 엘리먼트들의 비율 및 상대적인 스케일은 본 개시의 다양한 실시예들을 예시하기 위한 것이며 제한적인 의미로 사용되지 않아야 한다.

본 명세서에서 특정 실시예들이 예시되고 설명되었지만, 당업자는 동일한 결과들을 달성하기 위해 계산된 배열이 도시된 특정 실시예들을 대체할 수 있음을 이해할 것이다. 본 개시는 본 개시의 다양한 실시예의 적응 또는 변형을 커버하도록 의도된다. 위의 설명은 제한적인 것이 아니라 예시적인 방식으로 이루어진 것임을 이해해야 한다. 상기 실시예들 및 본 명세서에서 구체적으로 설명되지 않은 다른 실시예들의 조합들은 상기 설명을 검토할 때 당업자에게 명백할 것이다. 본 개시의 다양한 실시예들의 범위는 상기 구조 및 방법이 사용되는 다른 애플리케이션을 포함한다. 따라서, 본 개시의 다양한 실시예들의 범위는 그러한 청구항이 부여되는 균등물들들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.

전술한 상세한 설명에서, 다양한 특징들은 본 개시를 간소화하기 위한 목적을 위해 단일 실시예에서 함께 그룹화된다. 본 개시의 이 방법은 본 개시의 개시된 실시예들이 각각의 청구항들에서 명시적으로 인용되는 것보다 더 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로 해석되지 않는다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 본 발명의 주제는 개시된 단일 실시예의 모든 특징부보다 적은 것에 있다. 따라서, 다음의 청구항들은 이로써 상세한 설명에 포함되고, 각각의 청구항들은 별개의 실시예로서 그 자체로 서있다.

Claims

장치에 있어서,
복수의 트랜시버들을 포함하는 메모리 디바이스; 및
상기 메모리 디바이스에 결합된 모드 레지스터를 포함하고, 상기 모드 레지스터는,
설정 커맨드들을 구현하고;
제1 설정 커맨드를 구현하는 것에 응답하여 상기 메모리 디바이스가 제1 모드에서 제1 인터페이스 프로토콜에 따라 동작되게 하고; 및
제2 설정 커맨드를 구현하는 것에 응답하여 상기 메모리 디바이스가 제2 모드에서 제2 인터페이스 프로토콜에 따라 동작되게 하도록 구성되고;
상기 제1 인터페이스 프로토콜에 따라, 상기 트랜시버들 중 특정 트랜시버는 단방향으로 동작하고; 및
상기 제2 인터페이스 프로토콜에 따라, 상기 특정 트랜시버는 양방향으로 동작하는, 장치.
제 1 항에 있어서, 상기 특정 트랜시버는 커맨드 버스에 결합되어,
상기 제1 인터페이스 프로토콜에 따라 신호들을 수신하고; 및
상기 제2 인터페이스 프로토콜에 따라 신호들을 수신하고 송신하도록 구성되며, 상기 신호들은 상기 커맨드 버스를 통해 수신되고 송신되는, 장치.
제2항에 있어서, 상기 특정 트랜시버는 데이터 버스를 통해 데이터를 수신 및 송신하도록 구성되는, 장치.
제2항에 있어서, 상기 특정 트랜시버는 상기 커맨드 버스를 통해 커맨드들을 수신 및 송신하도록 구성되는, 장치.
제2항에 있어서, 상기 특정 트랜시버는 어드레스 버스를 통해 어드레스들을 수신 및 송신하도록 구성되는, 장치.
제2항에 있어서, 상기 특정 트랜시버는 상기 메모리 디바이스의 핀을 통해 오류들을 나타내는 신호들을 수신 및 송신하도록 구성되는, 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 특정 트랜시버에 결합되고 상기 특정 트랜시버를 특정 디코더에 결합하도록 구성된 멀티플렉서(MUX)를 더 포함하는, 장치.
제7항에 있어서, 상기 멀티플렉서는 상기 제1 설정 커맨드의 상기 구현에 응답하여 상기 제1 디코더로부터 수신된 신호들을 상기 특정 트랜시버에 제공하도록 더 구성되는, 장치.
제7항에 있어서, 상기 멀티플렉서는 상기 모드 레지스터에 추가로 결합되고, 상기 제1 설정 커맨드의 상기 구현에 응답하여 상기 특정 트랜시버를 통해 수신된 신호들을 상기 제1 디코더에 제공하도록 더 구성되고, 상기 신호들은 상기 신호들을 상기 제2 디코더에 제공하지 않고 제공되는, 장치.
제9항에 있어서, 상기 멀티플렉서는 상기 제2 설정 커맨드의 상기 구현에 응답하여, 상기 특정 트랜시버로부터 수신된 신호들을 제2 디코더에 제공하고 상기 제2 디코더로부터 수신된 신호들을 상기 특정 트랜시버에 제공하도록 더 구성되는, 장치.
제9항에 있어서, 상기 멀티플렉서는,
상기 특정 트랜시버로부터 수신된 신호들을 상기 제1 디코더에 제공하고;
상기 제2 설정 커맨드의 상기 구현에 응답하여 상기 특정 트랜시버로부터 수신된 신호들을 상기 제2 디코더에 제공하고; 및
상기 제2 설정 커맨드의 상기 구현에 응답하여 상기 제2 디코더로부터 수신된 신호들을 상기 특정 트랜시버에 제공하도록 더 구성되는, 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 인터페이스 프로토콜은 표준을 준수하고, 상기 제2 인터페이스 프로토콜은 표준을 준수하지 않는, 장치.
방법에 있어서,
트랜시버를 통해, 제1 인터페이스 프로토콜을 사용하여 상기 트랜시버를 단방향으로 구성하도록 메모리 디바이스의 모드 레지스터를 설정하는 제1 신호를 수신하는 단계;
상기 메모리 디바이스에서 제2 신호를 수신하는 단계 - 상기 트랜시버는 상기 제2 신호의 수신에 응답하여 선택된 제2 인터페이스 프로토콜을 사용하여 양방향으로서 구성되고, 상기 제1 인터페이스 프로토콜은 상기 제2 인터페이스 프로토콜과 상이함 -; 및
상기 모드 레지스터를 설정하는 것 및 상기 제2 신호의 수신에 응답하여 상기 메모리 디바이스의 상기 트랜시버를 통해 제3 신호를 송신하는 단계를 포함하는, 방법.
제13항에 있어서, 상기 제1 신호의 수신에 응답하여 상이한 트랜시버를 구성하는 것을 억제하는 단계를 더 포함하는, 방법.
제13항에 있어서, 상기 제1 신호의 수신에 응답하여 상이한 트랜시버를 구성하는 단계를 더 포함하고, 상기 상이한 트랜시버는 상기 제2 인터페이스 프로토콜 및 상기 제1 인터페이스 프로토콜을 사용하여 단방향으로 구성되는, 방법.
제15항에 있어서, 상기 제2 인터페이스 프로토콜을 구현하는 것에 응답하여 커맨드들, 어드레스들, 또는 오류 신호들을 포함하는 신호들을 수신하도록 상기 상이한 트랜시버를 구성하는 단계를 더 포함하는, 방법.
제13항 내지 제16항 중 어느 한 항에 있어서, 상기 제1 신호의 수신에 응답하여 상이한 트랜시버를 구성하는 것을 억제하는 단계를 더 포함하고, 상기 상이한 트랜시버는 상기 트랜시버가 단방향 또는 양방향으로 구성되는지에 관계없이 양방향으로 구성되는, 방법.
제13항 내지 제16항 중 어느 한 항에 있어서, 상기 제2 신호는 상기 트랜시버를 통해 수신되고, 상기 제3 신호는 상기 제2 신호에 의해 식별된 커맨드의 완료를 표시하는, 방법.
장치에 있어서,
제1 트랜시버;
상기 제1 트랜시버에 결합되는 디바이스를 포함하고, 상기 디바이스는,
상기 제1 트랜시버를 통해, 제2 인터페이스 프로토콜을 이용하여 메모리 디바이스의 제2 트랜시버를 구성하도록 상기 메모리 디바이스의 모드 레지스터를 설정하기 위한 제1 신호가 송신되게 하고;
상기 제1 트랜시버가 구성되기 전에 단방향이었고 구성된 후에 양방향이 되도록 제1 인터페이스 프로토콜로 구성된 상기 제1 트랜시버가 상기 제2 인터페이스 프로토콜을 이용하여 구성되게 하고 - 여기서 상기 제1 인터페이스 프로토콜은 상기 제2 인터페이스 프로토콜과 상이함 - ;
상기 제1 트랜시버 및 상기 제2 트랜시버를 이용하여 제2 신호가 상기 메모리 디바이스에 송신되게 하고; 및
상기 제2 신호, 상기 제1 신호를 송신하는 것 및 상기 제1 트랜시버를 구성하는 것에 응답하여 제3 신호가 상기 제1 트랜시버를 통해 수신되게 하도록 구성되는, 장치.
제19항에 있어서, 상기 제1 트랜시버 및 상기 제2 트랜시버는 상기 메모리 디바이스를 상기 장치에 결합하는, 장치.