KR101311538B1 - Power semiconductor device and fabricating method thereof - Google Patents

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KR101311538B1 KR1020120006251A KR20120006251A KR101311538B1 KR 101311538 B1 KR101311538 B1 KR 101311538B1 KR 1020120006251 A KR1020120006251 A KR 1020120006251A KR 20120006251 A KR20120006251 A KR 20120006251A KR 101311538 B1 KR101311538 B1 KR 101311538B1
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Abstract

본 발명의 일 실시예는 전력 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 게이트-컬렉터(또는 드레인) 또는/및 게이트-에미터(또는 소스) 용량 및 도전 손실을 감소시킬 수 있는 전력 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 다수의 트렌치가 형성된 제1도전형 드리프트층; 상기 트렌치에 게이트 산화막이 개재되어 형성된 게이트 영역; 상기 트렌치의 일측으로서 상기 드리프트층에 형성된 제2도전형 웰 영역 및 제1도전형 에미터 영역; 그리고, 상기 트렌치의 타측으로서 상기 드리프트층에 형성된 제2도전형 가드 영역을 포함하고, 상기 가드 영역과 상기 드리프트층의 정션 영역은 평평하게 형성된 전력 반도체 디바이스 및 그 제조 방법을 제공한다.One embodiment of the present invention relates to a power semiconductor device and a method of manufacturing the same, the technical problem to be solved is to reduce the gate-collector (or drain) or / and gate-emitter (or source) capacity and conduction loss. The present invention provides a power semiconductor device and a method of manufacturing the same.
To this end, the present invention is a first conductive type drift layer formed with a plurality of trenches; A gate region formed by interposing a gate oxide film in the trench; A second conductive well region and a first conductive emitter region formed in the drift layer as one side of the trench; And a second conductive guard region formed in the drift layer as the other side of the trench, wherein the guard region and the junction region of the drift layer are formed flat.

Description

전력 반도체 디바이스 및 그 제조 방법{POWER SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}Power semiconductor device and manufacturing method therefor {POWER SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}

본 발명의 일 실시예는 전력 반도체 디바이스 및 그 제조 방법에 관한 것이다.One embodiment of the present invention relates to a power semiconductor device and a method of manufacturing the same.

도 1은 종래 기술에 따른 전력 반도체 디바이스(100')를 도시한 단면도이다.1 is a cross-sectional view of a power semiconductor device 100 'according to the prior art.

도 1에 도시된 바와 같이, 종래 기술에 따른 전력 반도체 디바이스(100')는 드리프트층(112')을 중심으로 상부에 다수의 트렌치(113')가 형성되고, 상기 트렌치(113')의 내측에 게이트 산화막(114')이 형성되며, 상기 게이트 산화막(114')의 내측에 게이트 영역(115')이 형성된다. 또한, 상기 트렌치(113')의 외측중 일측에는 웰 영역(116') 및 에미터 영역(117')이 형성되고, 상기 트렌치(113')의 타측에는 소자 내압 지지를 위한 가드 영역(118')이 형성된다. 더불어, 상기 드리프트층(112')의 하부에 버퍼층(111') 및 컬렉터 영역(119')이 순차적으로 형성되고, 상기 컬렉터 영역(119')의 하부에는 컬렉터 전극(122')이 형성된다. 또한, 상기 가드 영역(118'), 웰 영역(116') 및 에미터 영역(117') 위에는 층간 절연막(120')이 형성되고, 상기 층간 절연막(120') 위에 에미터 전극(121')이 형성되어 상기 웰 영역(116') 및 에미터 영역(117')에 전기적으로 접촉된다. 물론, 게이트 영역(115')에는 게이트 전극(도시되지 않음)이 연결된다.As illustrated in FIG. 1, in the power semiconductor device 100 ′ according to the related art, a plurality of trenches 113 ′ are formed on the drift layer 112 ′, and an inner side of the trench 113 ′ is formed. A gate oxide film 114 'is formed in the gate oxide film 114', and a gate region 115 'is formed inside the gate oxide film 114'. In addition, a well region 116 ′ and an emitter region 117 ′ are formed on one side of the outer side of the trench 113 ′, and a guard region 118 ′ for supporting device breakdown voltage on the other side of the trench 113 ′. ) Is formed. In addition, the buffer layer 111 'and the collector region 119' are sequentially formed under the drift layer 112 ', and the collector electrode 122' is formed under the collector region 119 '. In addition, an interlayer insulating layer 120 'is formed on the guard region 118', the well region 116 ', and the emitter region 117', and an emitter electrode 121 'is formed on the interlayer insulating layer 120'. Is formed and is in electrical contact with the well region 116 'and emitter region 117'. Of course, a gate electrode (not shown) is connected to the gate region 115 '.

한편, 이러한 종래 기술에 따른 전력 반도체 디바이스(100')는 가드 영역(118') 및 웰 영역(116')의 형성시, 상호간 농도 영향이 없도록 상기 가드 영역(118')의 하단부가 도면에서와 같이 대략 라운드(round) 형태로 형성된다.Meanwhile, in the power semiconductor device 100 'according to the related art, when the guard region 118' and the well region 116 'are formed, the lower end of the guard region 118' is not shown in the drawing so that there is no influence of concentration between them. It is formed in an approximately round shape.

따라서, 컬렉터 영역(119')을 향하는 게이트 산화막(114')의 면적이 증가함으로써, 게이트-컬렉터 용량이 증가하는 문제가 있다. 이러한 게이트-컬렉터 용량을 밀러 캐패시턴스라고 칭하기도 한다.Therefore, there is a problem that the gate-collector capacitance increases by increasing the area of the gate oxide film 114 'that faces the collector region 119'. This gate-collector capacitance is also referred to as Miller capacitance.

도 2는 종래 기술에 따른 전력 반도체 디바이스(100')를 도시한 평면도이다. 2 is a plan view illustrating a power semiconductor device 100 'according to the prior art.

도 2에 도시된 바와 같이, 종래 기술에 따른 전력 반도체 디바이스(100')는 트렌치(113')를 중심으로 가드 영역(118')과 웰 영역(116')이 교대로 형성된다. 더불어, 트렌치(113')의 끝단에 대한 내압 지지를 위해 내압 지지용 터미네이션 영역(123')이 형성되며, 이때 모든 가드 영역(118')과 웰 영역(116')은 상기 터미네이션 영역(123')에 전기적으로 연결된다. 특히, 상기 가드 영역(118')까지 상기 터미네이션 영역(123')에 전기적으로 연결된 형태를 함으로써, 가드 영역(118') 및 그 위의 층간 절연막(120')이 캐패시터 역할을 하여 결국 게이트-에미터 용량이 증가하게 된다. 따라서, 게이트-에미터 용량 증가에 의해 소자의 스위칭 시간이 더욱 길어지는 문제가 있다.As shown in FIG. 2, the guard semiconductor 118 ′ and the well region 116 ′ are alternately formed around the trench 113 ′ in the power semiconductor device 100 ′ according to the related art. In addition, a termination pressure support termination region 123 ′ is formed to support the pressure resistance of the end of the trench 113 ′, and all of the guard region 118 ′ and the well region 116 ′ are formed in the termination region 123 ′. Is electrically connected). In particular, since the guard region 118 ′ is electrically connected to the termination region 123 ′, the guard region 118 ′ and the interlayer insulating layer 120 ′ thereon serve as a capacitor, resulting in a gate-emi. Capacity increases. Therefore, there is a problem that the switching time of the device is further increased by increasing the gate-emitter capacity.

본 발명의 일 실시예는 게이트-컬렉터(또는 드레인) 또는/및 게이트-에미터(또는 소스) 용량을 감소시킬 수 있는 전력 반도체 디바이스 및 그 제조 방법을 제공한다.One embodiment of the present invention provides a power semiconductor device capable of reducing gate-collector (or drain) or / and gate-emitter (or source) capacity and a method of manufacturing the same.

또한, 본 발명의 일 실시예는 도전 손실을 줄일 수 있는 전력 반도체 디바이스 및 그 제조 방법을 제공한다.In addition, an embodiment of the present invention provides a power semiconductor device and a method of manufacturing the same that can reduce the conductive loss.

본 발명의 일 실시예에 따른 전력 반도체 디바이스는 다수의 트렌치가 형성된 제1도전형 드리프트층; 상기 트렌치에 게이트 산화막이 개재되어 형성된 게이트 영역; 상기 트렌치의 일측으로서 상기 드리프트층에 형성된 제2도전형 웰 영역 및 제1도전형 에미터 영역; 그리고, 상기 트렌치의 타측으로서 상기 드리프트층에 형성된 제2도전형 가드 영역을 포함하고, 상기 가드 영역과 상기 드리프트층의 정션 영역은 평평하게 형성된 것을 특징으로 한다.A power semiconductor device according to an embodiment of the present invention includes a first conductive type drift layer having a plurality of trenches formed therein; A gate region formed by interposing a gate oxide film in the trench; A second conductive well region and a first conductive emitter region formed in the drift layer as one side of the trench; And a second conductive guard region formed in the drift layer as the other side of the trench, wherein the guard region and the junction region of the drift layer are formed flat.

상기 정션 영역은 일측의 트렌치로부터 타측의 트렌치까지 곡면없이 평평하게 형성될 수 있다.The junction region may be formed flat from the trench on one side to the trench on the other side without a curved surface.

상기 드리프트층의 외곽에는 제2도전형 터미네이션 영역이 형성되고, 상기 가드 영역은 상기 트렌치에 의해 상기 터미네이션 영역으로부터 전기적으로 분리될 수 있다.A second conductive termination region may be formed outside the drift layer, and the guard region may be electrically separated from the termination region by the trench.

본 발명의 일 실시예에 따른 전력 반도체 디바이스의 제조 방법은 제1도전형 드리프트층을 제공하는 단계; 상기 드리프트층에 다수의 트렌치를 형성하는 단계; 상기 트렌치에 게이트 산화막을 형성하고, 이어서 게이트 영역을 형성하는 단계; 상기 트렌치의 일측인 드리프트층에는 제2도전형 웰 영역 및 제1도전형 에미터 영역을 형성하고, 상기 트렌치의 타측인 드리프트층에는 제2도전형 가드 영역을 형성하는 단계를 포함한다.A method of manufacturing a power semiconductor device according to an embodiment of the present invention includes providing a first conductive drift layer; Forming a plurality of trenches in the drift layer; Forming a gate oxide film in the trench, and then forming a gate region; Forming a second conductive well region and a first conductive emitter region in the drift layer on one side of the trench, and forming a second conductive guard region in the drift layer on the other side of the trench.

상기 웰 영역, 상기 에미터 영역 및 상기 가드 영역의 형성 전에 상기 드리프트층의 최외곽에 제2도전형 터미네이션 영역이 형성되며, 상기 트렌치에 의해 상기 가드 영역은 상기 터미네이션 영역으로부터 전기적으로 분리될 수 있다.Before forming the well region, the emitter region and the guard region, a second conductive termination region is formed on the outermost side of the drift layer, and the guard region may be electrically separated from the termination region by the trench. .

본 발명의 일 실시예는 게이트-컬렉터(또는 드레인) 또는/및 게이트-에미터(또는 소스) 용량이 감소된 전력 반도체 디바이스 및 그 제조 방법을 제공한다. 일례로, 본 발명의 일 실시예는 일측 트랜치의 하단에서부터 타측 트렌치의 하단에까지 가드 영역의 하단(가드 영역과 드리프트층의 정션 영역)이 평평하게 형성됨으로써, 컬렉터 영역을 향하는 게이트 산화막의 면적이 최소화되고, 이에 따라 게이트-컬렉터(또는 드레인) 용량이 감소한다. 또한, 본 발명의 일 실시예는 가드 영역이 터미네이션 영역과 전기적으로 분리됨으로써, 가드 영역 및 가드 영역 위에 형성되는 층간 절연막이 캐패시터로 동작하지 못하여 결국 게이트-에미터(또는 소스) 용량이 감소한다. One embodiment of the present invention provides a power semiconductor device with reduced gate-collector (or drain) or / and gate-emitter (or source) capacity and a method of manufacturing the same. For example, in one embodiment of the present invention, the bottom of the guard region (the junction region of the guard region and the drift layer) is formed flat from the bottom of one trench to the bottom of the other trench, thereby minimizing the area of the gate oxide film facing the collector region. This reduces the gate-collector (or drain) capacity. Further, in one embodiment of the present invention, since the guard region is electrically separated from the termination region, the guard region and the interlayer insulating film formed over the guard region do not act as a capacitor, thereby reducing the gate-emitter (or source) capacity.

또한, 본 발명의 일 실시예는 도전 손실이 감소된 전력 반도체 디바이스 및 그 제조 방법을 제공한다. 즉, 웰 영역에 비하여 불순물 농도가 상대적으로 높은 저저항을 갖는 가드 영역이 최대한 크게 형성됨으로써 정공 저항이 증가하여, 정공이 축적됨으로써 이에 따른 웰 영역의 하부인 드리프트 영역의 저항이 감소함으로써 결국 전도 손실의 감소 효과를 얻을 수 있다.In addition, one embodiment of the present invention provides a power semiconductor device having a reduced conductive loss and a method of manufacturing the same. That is, a guard region having a low resistance having a relatively high impurity concentration is formed as large as possible compared to the well region, thereby increasing hole resistance, and by accumulating holes, thereby reducing the resistance of the drift region under the well region, resulting in conduction loss. A reduction effect of can be obtained.

도 1은 종래 기술에 따른 전력 반도체 디바이스를 도시한 단면도이다.
도 2는 종래 기술에 따른 전력 반도체 디바이스를 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 디바이스를 도시한 단면도이다.
도 4a 내지 도 4f은 본 발명의 일 실시예에 따른 전력 반도체 디바이스의 제조 방법을 순차적으로 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 전력 반도체 디바이스를 도시한 평면도이다. 1 is a cross-sectional view showing a power semiconductor device according to the prior art.
2 is a plan view illustrating a power semiconductor device according to the prior art.
3 is a cross-sectional view illustrating a power semiconductor device according to an embodiment of the present invention.
4A through 4F are diagrams sequentially illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.
5 is a plan view illustrating a power semiconductor device according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals. In addition, when a part is electrically connected to another part, it includes not only a direct connection but also a case where the other part is connected to the other part in between.

도 3은 본 발명의 일 실시예에 따른 전력 반도체 디바이스(100)를 도시한 단면도이다.3 is a cross-sectional view illustrating a power semiconductor device 100 according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전력 반도체 디바이스(100)는 제1도전형 버퍼층(111), 제1도전형 드리프트층(112), 다수의 트렌치(113), 게이트 산화막(114), 게이트 영역(115), 제2도전형 웰 영역(116), 제1도전형 에미터 영역(117), 제2도전형 가드 영역(118), 제2도전형 컬렉터 영역(119), 층간 절연막(120), 에미터 전극(121) 및 컬렉터 전극(122)을 포함한다.As shown in FIG. 3, the power semiconductor device 100 according to an embodiment of the present invention may include a first conductive buffer layer 111, a first conductive drift layer 112, a plurality of trenches 113, and a gate. The oxide film 114, the gate region 115, the second conductive well region 116, the first conductive emitter region 117, the second conductive guard region 118, and the second conductive collector region 119 ), An interlayer insulating layer 120, an emitter electrode 121, and a collector electrode 122.

상기 제1도전형 버퍼층(111)은 일례로 n+형 불순물이 도핑된 반도체일 수 있다. 물론, 이러한 제1도전형 버퍼층(111)은 경우에 따라 형성되지 않을 수도 있다.For example, the first conductive buffer layer 111 may be a semiconductor doped with n + type impurities. Of course, the first conductive buffer layer 111 may not be formed in some cases.

상기 제1도전형 드리프트층(112)은 일례로 n-형 불순물이 도핑된 반도체 영역일 수 있다. 즉, 상기 드리프트층(112)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 n-형 실리콘 웨이퍼 또는 실리콘 에피텍셜층일 수 있다For example, the first conductive drift layer 112 may be a semiconductor region doped with n-type impurities. That is, the drift layer 112 may be an n-type silicon wafer or a silicon epitaxial layer formed by implanting impurities such as phosphorus (P) or arsenic (As).

상기 다수의 트렌치(113)는 상기 드리프트층(112)의 표면으로부터 하부를 향하여 일정 깊이로 형성될 수 있다.The plurality of trenches 113 may be formed at a predetermined depth from the surface of the drift layer 112 downward.

상기 게이트 산화막(114)은 상기 트렌치(113)의 표면을 따라 얇게 형성된다.The gate oxide layer 114 is thinly formed along the surface of the trench 113.

상기 게이트 영역(115)은 상기 트렌치(113)에 상기 게이트 산화막(114)이 개재된 채 충진된다. 이러한 게이트 영역(115)은 p형 또는 n형 불순물이 도핑된 폴리실리콘일 수 있다. The gate region 115 is filled with the gate oxide layer 114 interposed in the trench 113. The gate region 115 may be polysilicon doped with p-type or n-type impurities.

상기 제2도전형 웰 영역(116)은 트렌치(113)의 일측인 상기 드리프트층(112)의 표면으로부터 일정 깊이까지 p형 불순물이 도핑되어 형성된다. 일례로, 상기 웰 영역(116)은 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 웰 영역(116)은 상기 트렌치(113)의 깊이보다 훨씬 작게 형성된다.The second conductive well region 116 is formed by doping p-type impurities to a predetermined depth from the surface of the drift layer 112 on one side of the trench 113. For example, the well region 116 may be formed by ion implantation or diffusion of impurities such as boron (B). Of course, this well region 116 is formed much smaller than the depth of the trench 113.

상기 제1도전형 에미터 영역(117)은 상기 웰 영역(116)의 표면으로부터 일정 깊이까지 n+형 불순물이 도핑되어 형성된다. 일례로, 상기 에미터 영역(117)은 인(P) 또는 비소(As)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다.The first conductive emitter region 117 is formed by doping n + type impurities to a predetermined depth from the surface of the well region 116. For example, the emitter region 117 may be formed by ion implantation or diffusion of impurities such as phosphorus (P) or arsenic (As).

상기 제2도전형 가드 영역(118)은 상기 트렌치(113)의 타측인 상기 드리프트층(112)의 표면으로부터 일정 깊이까지 p+형 불순물이 도핑되어 형성된다. 일례로, 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. The second conductive guard region 118 is formed by doping a p + type impurity to a predetermined depth from the surface of the drift layer 112 on the other side of the trench 113. For example, impurities such as boron (B) may be formed by ion implantation or diffusion.

여기서, 상기 가드 영역(118)은 상기 웰 영역(116)에 비해 상대적으로 고농도(저저항)로 형성되며, 또한 상기 트렌치(113)의 하단에까지 형성된다. 즉, 상기 가드 영역(118)의 하단은 일측의 트렌치(113)의 하단에서부터 타측의 트렌치(113)의 하단에까지 완전히 평평하게 형성된다. 다르게 설명하면, 상기 가드 영역(118)과 드리프트층(112)의 사이에 형성되는 정션 영역은 일측의 트렌치(113)의 하단에서부터 타측의 트렌치(113)의 하단에까지 곡면없이 완전히 평평하게 형성된다. Here, the guard region 118 is formed at a relatively high concentration (low resistance) compared to the well region 116, and is also formed at the bottom of the trench 113. That is, the lower end of the guard region 118 is completely flat from the lower end of the trench 113 on one side to the lower end of the trench 113 on the other side. In other words, the junction region formed between the guard region 118 and the drift layer 112 may be completely flat without a curved surface from the lower end of the trench 113 on one side to the lower end of the trench 113 on the other side.

종래에는 트렌치(113)의 하단에 근접하여 가드 영역(118)에 곡면부가 형성됨으로써, 컬렉터 영역(119)을 향하는 게이트 영역(115)이 많았으나, 본 발명에서는 트렌치(113)의 하단에 근접하여서 가드 영역(118)이 평평하게 형성됨으로써 컬렉터 영역(119)을 향하는 게이트 영역(115)이 거의 없게 된다. 따라서, 게이트-컬렉터(드레인) 용량이 감소하게 된다.Conventionally, since a curved portion is formed in the guard region 118 near the bottom of the trench 113, there are many gate regions 115 facing the collector region 119. However, in the present invention, the gate region 115 faces the bottom of the trench 113. Since the guard region 118 is formed flat, there is almost no gate region 115 facing the collector region 119. Thus, the gate-collector (drain) capacity is reduced.

다시 설명하면, 소자의 턴오프시에 상기 가드 영역(118)과 상기 드리프트층(112)의 정션 영역으로부터 주로 드리프트층(112) 쪽으로 공핍층이 형성됨으로써, 상기 가드 영역(118)과 상기 드리프트층(112)은 상호간 절연 분리된다. 따라서, 소자의 턴오프시에 게이트 산화막(114)중 상기 가드 영역(118)과 접하는 부분은 게이트-컬렉터(또는 드레인) 용량에 기여하지 않게 된다. 이와 같이 게이트-컬렉터(또는 드레인) 용량 감소에 따라 밀러(Miller) 기간이 단축될 뿐만 아니라 턴오프시의 에너지 손실 현상도 감소한다.In other words, a depletion layer is formed mainly from the junction region of the guard region 118 and the drift layer 112 toward the drift layer 112 when the device is turned off, so that the guard region 118 and the drift layer are formed. 112 is insulated from each other. Accordingly, the portion of the gate oxide film 114 which contacts the guard region 118 at the time of turning off the device does not contribute to the gate-collector (or drain) capacity. As the gate-collector (or drain) capacity is reduced, the Miller period is shortened and the energy loss during turn-off is also reduced.

더불어, 가드 영역(118)이 두개의 트렌치(113) 사이에서 최대한 크게 형성됨으로써, 정공이 흐를 수 없는 가드 영역(118)의 정공 저항에 최대한 커진다. 따라서, 정공은 웰 영역(116)의 하부인 드리프트 영역으로 대부분 흐르고 이에 따라 상기 드리프트 영역에서 전자와의 결합 비율이 커진다. 이에 따라 변조 영역으로 불리기도 하는 웰 영역(116) 하부의 드리프트층(112)에서의 전도 손실 현상이 크게 감소하게 된다.In addition, since the guard region 118 is formed as large as possible between the two trenches 113, the guard region 118 is as large as possible in the hole resistance of the guard region 118 where holes cannot flow. Therefore, holes mostly flow into the drift region below the well region 116, thereby increasing the bonding ratio with the electrons in the drift region. As a result, conduction loss in the drift layer 112 under the well region 116, which is also called a modulation region, is greatly reduced.

상기 제2도전형 컬렉터 영역(119)은 상기 버퍼층(111)의 하면에서 p+형 불순물을 이온 주입 또는 확산함으로써 형성된다.The second conductive collector region 119 is formed by ion implantation or diffusion of a p + type impurity in the lower surface of the buffer layer 111.

상기 층간 절연막(120)은 상기 게이트 영역(115) 및 가드 영역(118)을 덮음으로써, 이러한 게이트 영역(115) 및 가드 영역(118)이 에미터 전극(121)과 전기적으로 연결되지 않도록 한다. The interlayer insulating layer 120 covers the gate region 115 and the guard region 118 so that the gate region 115 and the guard region 118 are not electrically connected to the emitter electrode 121.

상기 에미터 전극(121)은 상기 층간 절연막(120)을 덮으며, 상기 웰 영역(116) 및 에미터 영역(117)에 전기적으로 접촉한다. The emitter electrode 121 covers the interlayer insulating layer 120 and is in electrical contact with the well region 116 and the emitter region 117.

마지막으로, 상기 컬렉터 전극(122)은 상기 컬렉터 영역(119)의 표면에 형성된다. 물론, 게이트 전극(도시되지 않음)은 상기 게이트 영역(115)에 전기적으로 연결된다.
Finally, the collector electrode 122 is formed on the surface of the collector region 119. Of course, a gate electrode (not shown) is electrically connected to the gate region 115.

도 4a 내지 도 4f은 본 발명의 일 실시예에 따른 전력 반도체 디바이스(100)의 제조 방법을 순차적으로 도시한 도면이다.4A through 4F are diagrams sequentially illustrating a method of manufacturing the power semiconductor device 100 according to an embodiment of the present invention.

도 4a에 도시된 바와 같이, 제1도전형 버퍼층(111) 및 제1도전형 드리프트층(112)을 제공하는 단계에서는 n+형 또는 n형 불순물인 인(p) 또는 비소(As)가 주입된 실리콘 반도체 영역이 제공된다. As shown in FIG. 4A, in the providing of the first conductive buffer layer 111 and the first conductive drift layer 112, phosphorus (p) or arsenic (As), which is an n + type or n type impurity, is implanted. A silicon semiconductor region is provided.

도 4b에 도시된 바와 같이, 다수의 트렌치(113)를 형성하는 단계에서는 통상의 사진 식각 공정을 통하여 상기 드리프트층(112)의 표면으로부터 내부의 일정 깊이까지 다수의 트렌치(113)가 형성된다.As shown in FIG. 4B, in the forming of the plurality of trenches 113, a plurality of trenches 113 are formed from a surface of the drift layer 112 to a predetermined depth through a conventional photolithography process.

도 4c에 도시된 바와 같이, 게이트 산화막(114)을 형성하는 단계에서는 상기 트렌치(113)의 표면을 따라 박막 형태로 게이트 산화막(114)이 형성된다.As shown in FIG. 4C, in the forming of the gate oxide layer 114, the gate oxide layer 114 is formed in a thin film form along the surface of the trench 113.

도 4d에 도시된 바와 같이, 게이트 영역(115)을 형성하는 단계에서는 상기 트렌치(113)에 게이트 산화막(114)이 개재된 채 n형 또는 p형의 불순물이 주입된 폴리실리콘이 증착된다.As illustrated in FIG. 4D, in the forming of the gate region 115, polysilicon implanted with n-type or p-type impurities is deposited with the gate oxide layer 114 interposed in the trench 113.

도 4e에 도시된 바와 같이, 제2도전형 웰 영역(116), 제1도전형 에미터 영역(117), 제2도전형 가드 영역(118) 및 제2도전형 컬렉터 영역(119)을 형성하는 단계에서는 각각 트렌치(113)의 일측인 드리프트층(112)에 일정 깊이의 제2도전형 웰 영역(116) 및 제1도전형 에미터 영역(117)을 형성하고, 트렌치(113)의 타측인 드리프트층(112)에 일정 깊이의 제2도전형 가드 영역(118)을 형성하며, 또한 상기 버퍼층(111)의 하면에 제2도전형 컬렉터 영역(119)을 형성한다.As shown in FIG. 4E, the second conductive well region 116, the first conductive emitter region 117, the second conductive guard region 118, and the second conductive collector region 119 are formed. In the step of forming a second conductive well region 116 and a first conductive type emitter region 117 of a predetermined depth in the drift layer 112 which is one side of the trench 113, respectively, and the other side of the trench 113 A second conductive guard region 118 having a predetermined depth is formed on the indrift layer 112, and a second conductive collector region 119 is formed on the bottom surface of the buffer layer 111.

여기서, 상기 가드 영역(118)은 게이트-컬렉터(또는 드레인) 용량이 감소하도록 상기 웰 영역(116)보다 깊은 깊이를 갖도록 형성된다. 즉, 상기 가드 영역(118)은 하단이 대략 평평하며 두개의 트렌치(113)의 하단에 연결된다. 즉, 가드 영역(118)의 일단은 일측의 트렌치(113) 하단에 연결되고, 가드 영역(118)의 타단은 타측의 트렌치(113)의 하단에 연결된다. 다르게 설명하면, 가드 영역(118)과 드리프트층(112) 사이에 형성되는 정션 영역은 평평하게 형성되며, 상기 정션 영역의 일단은 일측의 트렌치(113) 하단에 연결되고, 타측은 타측의 트렌치(113) 하단에 연결된다.Here, the guard region 118 is formed to have a depth deeper than the well region 116 so that the gate-collector (or drain) capacitance is reduced. That is, the guard region 118 is substantially flat at the bottom and connected to the bottom of the two trenches 113. That is, one end of the guard region 118 is connected to the lower end of the trench 113 on one side, and the other end of the guard region 118 is connected to the lower end of the trench 113 on the other side. In other words, the junction region formed between the guard region 118 and the drift layer 112 is formed to be flat, and one end of the junction region is connected to the bottom of the trench 113 on one side and the other side of the trench ( 113) It is connected to the bottom.

이와 같이 종래와 다르게 대랴 박스 형태로 가드 영역(118)을 형성할 수 있는 이유는 트렌치(113)의 형성후 가드 영역(118)이 형성되기 때문이다. 즉, 상기 가드 영역(118) 또는 웰 영역(116)의 이온 주입 및 확산시 상기 트렌치(113)가 마스크로 작용하기 때문에 상기 가드 영역(118) 및 상기 웰 영역(116)의 상호 작용을 걱정할 필요가 없기 때문이다.As described above, the reason why the guard region 118 may be formed in the form of a box is different from that of the conventional art because the guard region 118 is formed after the formation of the trench 113. That is, since the trench 113 acts as a mask during ion implantation and diffusion of the guard region 118 or the well region 116, it is necessary to worry about the interaction between the guard region 118 and the well region 116. Because there is no.

따라서, 상기 가드 영역(118)이 트렌치(113)의 하단에까지 확산된다고 해도, 웰 영역(116)의 농도에는 어떠한 영향도 주지 않기 때문에, 도면에서와 같이 박스 형태로 가드 영역(118)을 형성할 수 있는 것이다.Therefore, even if the guard region 118 is diffused to the lower end of the trench 113, since there is no influence on the concentration of the well region 116, the guard region 118 is formed in a box shape as shown in the drawing. It can be.

물론, 이러한 박스 형태의 가드 영역(118)으로 인하여 게이트-컬렉터(또는 드레인) 용량이 감소하며, 소자의 문턱 전압(Vth) 특성은 전혀 변화하지 않게 된다.Of course, the box-shaped guard region 118 reduces the gate-collector (or drain) capacity, and the threshold voltage (Vth) characteristic of the device does not change at all.

도 4f에 도시된 바와 같이, 층간 절연막(120)을 형성하는 단계에서는 상기 가드 영역(118) 및 게이트 영역(115) 위에 일정 두께의 층간 절연막(120)이 형성된다. 따라서, 이후 공정에 형성된 에미터 전극(121)과 상기 가드 영역(118) 및 상기 게이트 영역(115)은 전기적으로 절연된다. 물론, 상기 에미터 전극(121)은 웰 영역(116) 및 에미터 영역(117)에 전기적으로 연결되며, 또한 컬렉터 영역(119)에는 컬렉터 전극(122)이 형성된다. 더불어, 도시되지는 않았지만, 상기 게이트 영역(115)에도 게이트 전극이 전기적으로 연결된다.As shown in FIG. 4F, in the forming of the interlayer insulating layer 120, an interlayer insulating layer 120 having a predetermined thickness is formed on the guard region 118 and the gate region 115. Therefore, the emitter electrode 121, the guard region 118, and the gate region 115 formed in a subsequent process are electrically insulated. Of course, the emitter electrode 121 is electrically connected to the well region 116 and the emitter region 117, and the collector electrode 122 is formed in the collector region 119. In addition, although not shown, a gate electrode is electrically connected to the gate region 115.

도 5는 본 발명의 다른 실시예에 따른 전력 반도체 디바이스(100)를 도시한 평면도이다. 여기서, 이해의 편의를 위해 에미터 영역(117)은 도시되어 있지 않다. 더불어, 도 5에 도시된 구조는 도 3에 도시된 단면 구조와 함께 구비되거나 또는 독립적으로 구비될 수 있다. 물론, 도 3 및 도 5에 도시된 단면 구조 및 평면 구조가 하나의 전력 반도체 디바이스에 함께 구현될 경우 입력 용량 및 전도 손실 현상이 최소화된다.5 is a plan view illustrating a power semiconductor device 100 according to another embodiment of the present invention. Here, the emitter region 117 is not shown for convenience of understanding. In addition, the structure shown in FIG. 5 may be provided together with or independently of the cross-sectional structure shown in FIG. 3. Of course, when the cross-sectional structure and the planar structure shown in FIGS. 3 and 5 are implemented together in one power semiconductor device, input capacitance and conduction loss are minimized.

도 5에 도시된 바와 같이, 반도체 디바이스(100)의 최외곽 영역 즉, 드리프트층(112)의 외곽에는 소자 내압 지지를 위한 터미네이션 영역(123)이 형성되고, 드리프트층(112)으로부터 상기 터미네이션 영역(123)에까지는 다수의 트렌치(113)가 대략 수평 방향으로 형성된다. 실질적으로 상기 트렌치(113)의 내측에는 게이트 산화막(114)이 개재된 채 게이트 영역(115)이 형성되어 있다. 더불어, 상기 트렌치(113)를 중심으로 일측에는 웰 영역(116)이 형성되고, 타측에는 가드 영역(118)이 형성된다. 이러한 방식으로 다수의 웰 영역(116) 및 가드 영역(118)이 교차 형성된다. As illustrated in FIG. 5, a termination region 123 is formed in the outermost region of the semiconductor device 100, that is, outside the drift layer 112 to support the breakdown voltage of the device, and the termination region is formed from the drift layer 112. Up to 123, a plurality of trenches 113 are formed in a substantially horizontal direction. The gate region 115 is substantially formed inside the trench 113 with the gate oxide film 114 interposed therebetween. In addition, a well region 116 is formed at one side of the trench 113 and a guard region 118 is formed at the other side of the trench 113. In this manner a plurality of well regions 116 and guard regions 118 are formed crosswise.

더불어, 터미네이션 영역(123)과 웰 영역(116)은 서로 연결되어 정션을 형성하지만, 상기 터미네이션 영역(123)과 가드 영역(118)은 대략 수직 방향으로 형성된 트렌치(113)에 의해 전기적으로 분리되어 있다.In addition, although the termination region 123 and the well region 116 are connected to each other to form a junction, the termination region 123 and the guard region 118 are electrically separated by the trench 113 formed in a substantially vertical direction. have.

실질적으로는 도면에 도시된 바와 같이 좌측에 형성된 웰 영역(116)과 가드 영역(118)이 수직 방향으로 형성된 트렌치(113)에 의해 전기적으로 분리된 형태를 한다.As shown in the drawing, the well region 116 and the guard region 118 formed on the left side are electrically separated by the trench 113 formed in the vertical direction.

이와 같은 구성에 의해 본 발명은 상기 가드 영역(118)에 대응하는 게이트-에미터(또는 소스) 용량이 감소한다. 즉, 본 발명에서는 상기 가드 영역(118)이 전기적으로 플로팅(floating)된 구조를 하기 때문에, 상기 가드 영역(118) 및 그 위에 있는 층간 절연막(120)이 캐패시터로서 동하지 못하기 때문에 그만큼 게이트-에미터(또는 소스) 용량이 감소하게 된다. By such a configuration, the present invention reduces the gate-emitter (or source) capacity corresponding to the guard region 118. That is, in the present invention, since the guard region 118 has an electrically floating structure, the guard region 118 and the interlayer insulating layer 120 thereon do not move as a capacitor. Emitter (or source) capacity will be reduced.

이상에서 설명한 것은 본 발명에 따른 전력 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the power semiconductor device and the manufacturing method thereof according to the present invention, and the present invention is not limited to the above-described embodiment, as claimed in the following claims. Without departing from the gist of the invention, anyone of ordinary skill in the art to which the present invention will have the technical spirit of the present invention to the extent that various modifications can be made.

100; 본 발명의 일 실시예에 따른 전력 반도체 디바이스
111; 제1도전형 버퍼층 112; 제1도전형 드리프트층
113; 다수의 트렌치 114; 게이트 산화막
115; 게이트 영역 116; 제2도전형 웰 영역
117; 제1도전형 에미터 영역 118; 제2도전형 가드 영역
119; 제2도전형 컬렉터 영역 120; 층간 절연막
121; 에미터 전극 122; 컬렉터 전극
123; 터미네이션 영역100; Power semiconductor device according to an embodiment of the present invention
111; A first conductive buffer layer 112; First conductivity type drift layer
113; Multiple trenches 114; Gate oxide film
115; Gate region 116; Second Conductive Well Area
117; First conductive emitter region 118; 2nd conductivity type guard area
119; Second conductive collector region 120; The interlayer insulating film
121; Emitter electrode 122; Collector electrode
123; Termination Area

Claims (5)

다수의 트렌치가 형성된 제1도전형 드리프트층;
상기 트렌치에 게이트 산화막이 개재되어 형성된 게이트 영역;
상기 트렌치의 일측으로서 상기 드리프트층에 형성된 제2도전형 웰 영역 및 제1도전형 에미터 영역; 그리고,
상기 트렌치의 타측으로서 상기 드리프트층에 형성된 제2도전형 가드 영역을 포함하고,
상기 가드 영역과 상기 드리프트층의 정션 영역은 평평하게 형성되고,
상기 드리프트층의 외곽에는 제2도전형 터미네이션 영역이 형성되며,
상기 가드 영역은 상기 트렌치에 의해 상기 터미네이션 영역으로부터 전기적으로 분리된 것을 특징으로 하는 전력 반도체 디바이스.A first conductive drift layer having a plurality of trenches formed therein;
A gate region formed by interposing a gate oxide film in the trench;
A second conductive well region and a first conductive emitter region formed in the drift layer as one side of the trench; And,
A second conductive type guard region formed in the drift layer as the other side of the trench,
The guard region and the junction region of the drift layer are formed flat.
A second conductive termination region is formed outside the drift layer.
And the guard region is electrically separated from the termination region by the trench. 제 1 항에 있어서,
상기 정션 영역은 일측의 트렌치로부터 타측의 트렌치까지 곡면없이 평평하게 형성된 것을 특징으로 하는 전력 반도체 디바이스.The method of claim 1,
And the junction region is formed flat from the trench on one side to the trench on the other side without a curved surface. 삭제delete 제1도전형 드리프트층을 제공하는 단계;
상기 드리프트층에 다수의 트렌치를 형성하는 단계;
상기 트렌치에 게이트 산화막을 형성하고, 이어서 게이트 영역을 형성하는 단계; 및
상기 트렌치의 일측인 드리프트층에는 제2도전형 웰 영역 및 제1도전형 에미터 영역을 형성하고, 상기 트렌치의 타측인 드리프트층에는 제2도전형 가드 영역을 형성하는 단계를 포함하고,
상기 웰 영역, 상기 에미터 영역 및 상기 가드 영역의 형성 전에 상기 드리프트층의 최외곽에 제2도전형 터미네이션 영역이 형성되며,
상기 트렌치에 의해 상기 가드 영역은 상기 터미네이션 영역으로부터 전기적으로 분리됨을 특징으로 하는 전력 반도체 디바이스의 제조 방법.Providing a first conductive drift layer;
Forming a plurality of trenches in the drift layer;
Forming a gate oxide film in the trench, and then forming a gate region; And
Forming a second conductive well region and a first conductive emitter region in the drift layer on one side of the trench, and forming a second conductive guard region in the drift layer on the other side of the trench,
A second conductive termination region is formed on the outermost side of the drift layer before the well region, the emitter region and the guard region are formed.
And the guard region is electrically separated from the termination region by the trench. 삭제delete
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KR100555444B1 (en) * 1999-08-25 2006-03-03 페어차일드코리아반도체 주식회사 Trench gate-type power semiconductor device and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000076628A (en) * 1999-02-17 2000-12-26 가나이 쓰토무 Semiconductor device and power conversion device
KR100555444B1 (en) * 1999-08-25 2006-03-03 페어차일드코리아반도체 주식회사 Trench gate-type power semiconductor device and method of fabricating the same

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