KR101308229B1

KR101308229B1 - 발광 슬롯-도파관 디바이스

Info

Publication number: KR101308229B1
Application number: KR1020087013782A
Authority: KR
Inventors: 카를로스 에이. 바리오스; 마이칼 립슨
Original assignee: 코넬 리서치 파운데이션 인코포레이티드
Priority date: 2005-11-10
Filing date: 2006-11-10
Publication date: 2013-09-13
Also published as: CN101356655B; US7606455B2; US20070114628A1; KR20080095235A; CN101356655A; EP1955383A1; ATE518257T1; WO2007058919A1; EP1955383B1

Abstract

전계발광 재료 슬롯 도파관(110)은 전류 주입에 응답하여 광을 생성한다. 한 실시예에서, 도파관(110)은 전기적 자극을 위한 애노드(130,135) 및 캐소드(140)가 있는 링 공진기(100) 도파관 또는 분포 브래그 반사기와 같은 광 공진기의 부분으로서 형성한다. 콤팩트하고 전기적으로 구동하는 Si 마이크로포토닉스를 위한 공진 공동 발광 디바이스(RCLED)를 형성할 수도 있다. 상이한 파장에서 발광하기 위하여 에르븀, 테르븀 및 이테르븀과 같은 복수의 상이한 희토류 이온은 SiO₂를 도핑하는 데 사용할 수 있다.

전계발광, 전류 주입, 슬롯 도파관, 광 공진기, 공진 공동 발광 디바이스

Description

발광 슬롯-도파관 디바이스{LIGHT EMITTING SLOT-WAVEGUIDE DEVICE}

관련 출원

이 출원은 본 명세서에 모두 참조로서 포함되어 있는 (LIGHT EMITTING SLOT-WAVEGUIDE DEVICE라는 명칭으로 2005년 11월 10일에 출원한) 미국특허 가출원번호 60/735,736 및 (LIGHT EMITTING SLOT-WAVEGUIDE DEVICE라는 명칭으로 2005년 11월 11일에 출원한) 미국특허 가출원번호 60/735,313에 대한 우선권을 주장한다.

본 발명은 발광 디바이스에 관한 것으로서, 특히 발광 슬롯-도파관 디바이스에 관한 것이다.

최근의 발전으로 광 및 전자 컴포넌트를 단일 실리콘 칩에 집적하기 위한 기술로서 실리콘 기반 마이크로포토닉스에 대한 관심이 높아졌다. 특히, 연속파 광 펌프형 Si 레이저의 실연은 특별한 관련성이 있다. 그러나 그와 같은 디바이스는 광 펌프형이고, 1.686㎛ 파장에서 방사하여 디바이스의 실용적인 애플리케이션을 한정한다.

전계발광 도핑형 슬롯 도파관은 전류 주입에 응답하여 광을 생성한다. 한 실시예에서, 도파관은 링 도파관 또는 분포 브래그 반사기와 같은 광 공진기의 부분으로서 형성한다. Si 마이크로포토닉스를 위한 콤팩트하고 전기적으로 구동하는 공진 공동 발광 디바이스(RCLED)를 형성할 수도 있다. 한 실시예에서, 상이한 파장에서 발광하기 위하여 에르븀, 테르븀 및 이테르븀과 같은 복수의 상이한 희토류 이온은 SiO₂를 도핑하는 데 사용할 수 있다.

도 1a는 예시적인 실시예에 따른 발광 슬롯 도파관 디바이스의 개략적인 상면도이다.

도 1b는 도 1a의 발광 슬롯 도파관 디바이스의 개략적인 측면도이다.

도 2는 도 1a의 발광 슬롯 도파관 디바이스용 슬롯에 수직인 준-TE 광 모드에 대한 광 필드 분포를 예시하는 그래프이다.

도 3은 예시적인 실시예에 따라 왼쪽으로 회전시킨 구부러진 슬롯 도파관에서 준-TE 광 모드에 대한 광 필드 분포를 예시하는 그래프이다.

도 4는 도 1a의 발광 슬롯 도파관 디바이스의 스펙트럼 투과율을 예시하는 그래프이다.

도 5a는 인가 전압에 대한 DC 전계의 이차원 분포를 예시하는 그래프이다.

도 5b는 도 5a의 인가된 전계의 프로파일을 예시한다.

도 6a는 예시적인 실시예에 따른 수평 슬롯 도파관의 개략적인 측면도이다.

도 6b는 도 6a의 디바이스에 대한 준-TM 광 모드의 횡 전계 진폭을 예시한다.

도 7은 예시적인 실시예에 따른 페브리-페롯(Fabry-Perot) 마이크로-캐비티(micro-cavity) 기반 슬롯-도파관의 개략적인 사시도이다.

도 8a는 예시적인 실시예에 따른 또 다른 발광 슬롯-도파관 디바이스의 개략적인 측면도이다.

도 8b는 도 8a의 발광 슬롯-도파관 디바이스의 개략적인 사시도이다.

이하의 설명에서 본 명세서의 한 부분을 형성하고, 본 발명을 실시할 수도 있는 예시적인 특정 실시예로서 도시하고 있는 첨부한 도면을 참조한다. 이러한 실시예는 본 기술분야의 숙련자가 본 발명을 실시할 수 있도록 충분히 상세하게 기술되어 있고, 다른 실시예를 이용할 수도 있다는 점과, 본 발명의 범위를 벗어나지 않는 구조적, 논리적 및 전기적 변화가 이루어질 수도 있다는 점을 이해하게 된다. 그러므로 이하의 설명은 한정된 의미를 취하지 않고, 본 발명의 범위는 첨부한 청구범위로 한정한다.

실리콘 면내 미크론 크기이면서 전기적으로 구동하는 공진 공동 발광 디바이스(RCLED)는 슬롯형 도파관에 기초한다. 본 디바이스는 슬롯 영역에 낮은 인덱스의 전계발광 재료(예컨대, 에르븀-도핑된 SiO₂ 또는 희토류 금속을 포함한 다른 타입의 전계발광 재료)가 있는 Si/SiO₂ 슬롯-도파관으로 형성한 마이크로-링 공진기로 구성한다. 슬롯-도파관의 구조는 활성 재료의 전기적 여기를 위한 금속-산화물-반도체(MOS) 구성을 가능하게 한다. 시뮬레이션은 1.5㎁의 매우 낮은 바이어스 전류에서 동작할 수 있는 40㎛ 반지름의 전기적으로 구동하는 마이크로-링 RCLED에 대하여 33,000만큼 높은 품질 계수 Q를 예상한다. 레이징 조건(lasing condition)을 또한 논의한다.

전기적으로 구동하는 Si 발광 디바이스(LED)는 CMOS 기술과 같은 포토닉스와 일렉트로닉스 간의 자연스런 인터페이스로서 고려할 수 있으므로 바람직하다. 추가로, 대략 1.5㎛ 파장에서의 방사는 전기통신 분야의 애플리케이션에 또한 바람직하다.

얇은 게이트 산화물에 Er 주입한 금속-산화물-반도체(MOS) 구조에 기초한 Si LED는 10%만큼 높은 외부 양자 효율을 보여주는데, 이는 표준 Ⅲ-Ⅴ 반도체 LED의 외부 양자 효율에 비해서 손색이 없다. MOS 구조를 통한 전류 주입으로, 활성(핫) 전자는 충돌 이온화로 인해 Er 이온을 여기할 수 있고, 1.54㎛에서 전계발광을 생성할 수 있다.

광 캐비티는 LED의 외부 양자 효율을 높일 수 있고, 레이저를 위한 필수 구성요소이다. 온-칩 애플리케이션을 위한 상술한 Er-도핑된 SiO₂ 활성 재료와 함께 이용하기 위하여, 광 캐비티는 1) 전기적인 주입을 가능하게 해야 하고, 2) 높은 광 모드 활성 재료 중복을 제공해야 하고, 3) CMOS-양립가능한 재료로 이루어져야 하고, 4) 미크론 크기이어야 하고, 5) 높은 품질 계수 Q를 나타내야 한다. 링 또는 디스크 공진기와 같은 선형 도파관-기반 캐비티는 긴 광 성분 상호작용 경로(light-matter interaction path)를 제공할 수 있다. 그러나 Er-도핑된 SiO₂는 굴절률이 낮고, 따라서 이 재료를 코어로서 사용한 종래의 스트립 도파관은 두 가지 중요한 결점이 존재하는데, a) 도파관은 큰 단면적을 필요로 하는데, 이는 두꺼운 산화물을 통한 전류 주입을 어렵게 하고, b) 낮은-인덱스-대조 시스템 SiO₂/공기는 소형화가 쉽지 않다.

새로운 유도-파(guided-wave) 슬롯 구조는 도파 모드(guided mode)의 대부분을 두 개의 높은-인덱스 스트립 간에 개재된 얇은 낮은-인덱스 층(슬롯)에 집중할 수 있다. 한 실시예에서, 두 개의 도핑된 Si 스트립(전극)은 얇은 Er-도핑된 SiO₂ 슬롯 층(게이트 산화물)을 그 사이에 끼운다. 게이트 산화물을 통한 전류 주입으로, 도파 모드가 강하게 한정되는 산화물-슬롯 영역에서 광이 생성된다. 한 실시예에서, 슬롯-도파관에 기초한 실리콘-온-인슐레이터 내 50㎛ 지름의 높은 Q(∼20,000) 광 공진기는 10㏈/㎝만큼 낮게 손실된다. 슬롯-도파관 구조의 이러한 이로운 특성을 이용하면 Si 마이크로포토닉스를 위한 콤팩트하고 전기적으로 구동하는 공진 공동 발광 디바이스(RCLED)를 얻는다.

도 1a는 MOS 슬롯 도파관 발광 디바이스(100)의 개략도를 도시한다. 이는, 슬롯-도파관(110)으로 형성하고, 보디로서 또한 간주하는 마이크로-링 공진기로 구성한다. 한 실시예에서, 슬롯-도파관(110)은 높은 굴절률을 갖는 한 쌍의 실리콘 링(115,116)을 포함하는데, 이러한 링들은 슬롯 층(120)으로서 간주하는 Er-도핑된 SiO₂의 중심 링(120)을 그 사이에 끼워 넣는다. 슬롯 층(120)은 높은 굴절률의 Si 링(115,116)과 비교하여 상대적으로 굴절률이 낮다.

한 실시예에서, 애노드 섹션(130,135)은 슬롯-도파관(110)의 외부에 형성하고, 캐소드(140)는 슬롯-도파관(110)의 내부에 형성한다. 한 실시예에서, 애노드(135) 및 캐소드(140) 둘 다는 p+ 도핑되어 있다. 하나 또는 그 이상의 도파관(150,152)은 슬롯-도파관(110)에 광학적으로 연결하여 슬롯-도파관으로부터 출력된 광을 제공하도록 슬롯-도파관(110) 가까이에 형성할 수도 있다. 애노드 및 캐소드 영역의 위치조정은 전류가 애노드로부터 캐소드로 흐를 때 애노드 및 캐소드 영역이 슬롯 층(120)을 통해 전류 주입을 제공하도록 변경할 수도 있다. SiO₂는 160에 도시한 바와 같이 전체 디바이스를 커버하는 데 사용할 수도 있다.

링을 형성하는 슬롯-도파관(110)의 개략적인 측면은 도 1b에 예시한다. 실리콘-온-인슐레이터(SOI) 플랫폼은 실리콘 기판(210)과 매몰 산화물층(215)을 포함한다. 한 실시예에서, 60㎚ 폭의 Er-도핑된 SiO₂ 영역(슬롯)(120)은 링(115,116)에 대응하는 두 개의 300㎚ 높이와 180㎚ 폭의 p형 도핑된(p=10¹⁸㎝^-3) Si 스트립 사이에 끼워져 있다. 얇은 50㎚ 두께의 슬랩 또는 스트립(220,222)은 애노드(130,135) 및 캐소드(140)에 대응하는 상당히 도핑된 p형(p=10¹⁹㎝^-3) Si 영역을 한정하기 위하여 도입한다. 한 실시예에서 슬랩(220 및 222)은 실리콘 링과 전극 간의 분리를 제공한다.

슬롯-도파관의 광 모드 특성은 BPM(Beam Propagation Method)을 이용함으로써 계산할 수도 있다. 예시적인 버스-연결형 마이크로-링의 전달 특성은 전달 매 트릭스 방법을 이용함으로써 계산하였다. 도핑되지 않은 Si 및 SiO₂ (그리고 Er-도핑된 SiO₂)의 굴절률은 각각 3.48 및 1.46으로 가정하였다. 자유-캐리어 분산으로 인해, 도핑된 Si 영역의 실제 굴절률 및 흡수 계수는 다음 관계식을 이용함으로써 계산한다.

△n_e는 전자 농도 변화로 인한 굴절률 변화이고,

△n_h는 정공 농도 변화로 인한 굴절률 변화이고,

△N은 ㎝^-3당 전자 농도 변화이고,

△P는 ㎝^-3당 정공 농도 변화이고,

△α_e(㎝^-3당)는 △N으로 인한 흡수 계수 변화이고,

△α_h(㎝^-3당)는 △P로 인한 흡수 계수 변화이다.

SILVACO로부터의 이차원(2D) 반도체 디바이스 모델링 소프트웨어인 ATLAS는 바이어스된 구조의 게이트 산화물에 걸쳐 DC 전계를 계산하도록 이용하였다.

광학적 특성

도 2는 도 1a 및 1b에 따라 구성한 예시적인 슬롯-도파관용 준-TE(Si/슬롯 인터페이스에 수직인 주요 E-필드 성분)에 대한 광 필드 분포를 예시한다. 본 출원에서 도시하고 기술한 결과는 평균, 최상의 케이스 또는 최악의 케이스를 나타내지 않는다. 이는, 기술한 실시예에 따라 구성한 하나 또는 그 이상의 예시적인 디바이스로부터 간단하게 얻은 결과이다. 동작 파장은 1.54㎛이다. 광 필드는 낮은 인덱스의 슬롯 영역(120)에 강하게 한정한다. (도파관에서의 총 전력에 관한) 슬롯(120)에서의 최대 정규화 전력은 약 30%로 추정되었다. 유효 굴절률은 n_eff=1.9659+j9.24×10^-6으로 계산되었다. n_eff의 허수 부분(흡수 상수)은 3.2㏈/㎝의 흡수 계수를 나타낸다. 이러한 값은 도핑된 (p=10¹⁸㎝^-3) Si 링(6㏈/㎝)에 의해 표시된 값보다 작다는 점을 알아야 한다. 이는, 도 2에서 나타내는 바와 같이, 적은 부분의 광 모드만이 매우 손실이 많은 Si 영역에 위치하기 때문이다. 이는 과도한 광 손실의 도입 없이 (예를 들어 전극을 한정하기 위한) 높은 손실률의 재료의 사용을 가능하게 하는 슬롯-도파관의 고유한 특징으로서, 고성능 전기광학 디바이스의 설계에 특히 유용하다.

도 3은 40㎛ 곡률의 반지름을 갖고 왼쪽(-x 축)으로 회전하는 구부러진 슬롯-도파관에서 준-TE 광 모드 분포를 도시한다. 광 필드는 여전히 슬롯 영역에 강하게 집중되어 있고, 휨 효과로 인해 오른쪽(+x 축)으로 약간 이동한 것으로 보인다. 구부러진 슬롯-도파관의 유효 굴절률은 n_eff _, _bend=1.9666+j9.99×10^-6으로 계산되었고, 이는 α_bend=3.5㏈/㎝의 흡수 계수에 대응한다. 자유-캐리어 흡수로 인한 손실 외에, 구부러짐과 관련된 방사 손실(α_rad)을 고려해야 한다. BPM 시뮬레이션은 40㎛ 곡률의 반지름에 대하여 2.9㏈/㎝의 방사 손실을 나타낸다.

도 1a에 예시한 예시적인 마이크로-링 공진기(110)의 성능을 추정하기 위하여, 다음의 파라미터, 반지름(R)=40㎛, 전력 커플링 계수(｜κ｜²)=0.025 및 광 손실 α=α_scattering+α_bend+α_rad를 이용하였다. α_scattering는 Si 레일의 측벽에서의 분산으로 인한 슬롯-도파관의 광 손실을 나타내는데, 실험적으로 ∼10㏈/㎝로 결정되어 있다. 따라서, α=16.4㏈이고, 링에서의 총 내부 손실은 A_i=α2πR=0.41㏈이다. 방사 파장 λ_emission=1540㎚에서 공진하기 위하여, 링 반지름은 조건 2πR=m(λ_emission/n_eff,bend)을 만족해야 하고, m은 정수이다.

도 4는 마이크로-링(110)의 전달 특성을 도시한다. 공진 주파수(ω_r) 대 공진의 반치폭(△ω)의 비율로서 정의하는 계산된 품질 계수 Q는 Q=ω_r/△ω=3.3×10⁴이다. 이 값은 멀티층 Si/SiO₂ 분포 브래그 반사기로 형성한 페브리-페롯 캐비티에 의해 표시한 값보다 크기가 두 등급 높다. Er 이온 선명한 발광에 대응하는 방사 파장은 캐비티 모드와 공진하므로, 방사된 광은 크기의 차수에 따라 강화될 수 있 다. 또한, 계산된 Q는 수동형 링에 대응하고, 광 이득은 활성 재료에서 얻는다면, 더 좁은 공진 피크 그리고 더 높은 Q를 얻을 수 있다는 점을 알아야 한다.

레이저 발진은 다음의 조건 a(1-｜κ｜²)=1을 만족하는 경우에 발생할 수도 있는데, a는 내부 순환 계수이다. ｜κ｜²=0.025, a=1.0256인 경우, 8.64㏈/㎝의 순수 광 이득에 대응한다. 내부 손실이 α=16.4㏈/㎝이므로, 레이징을 위한 총 광 이득은 25㏈/㎝이다. 현재, SiO₂ 내 재료계 Er³ ⁺은 광학적으로 펌핑될 때 광 이득을 나타내고, 지금까지 얻은 최대 총 이득은 계산된 25㏈/㎝보다 적다. 레이징은 제안된 구조에서 손실의 주요 소스로 추정되는 산란을 줄이기 위한 슬롯-도파관의 프로세싱 개선을 통해 도파관 손실을 줄여 얻을 수도 있다.

전기적 특성

도 5는 20V의 인가 전압(V_anode-V_cathode)에 대한 dc 전계의 2-D 분포를 도시한다. 슬롯 영역에 있는 횡 전계는 거의 균일하고, 인가된 전압의 대부분은 Er-도핑된 SiO₂에 걸쳐 떨어진다. 이는 게이트 산화물을 통한 균일한 전류 주입을 보장한다. 도핑된(p=10¹⁸㎝^-3) Si 스트립(220,222)의 높은 전도성은 손실이 많은 전극 영역(p=10¹⁹㎝^-3)(130,135,140)을 도파관 코어로부터 멀리 떨어진 위치에 배치하게 하고, 도파관의 광 손실을 상당히 줄인다. 연구중인 디바이스 내 게이트 산화물을 통한 캐리어 전달은 Fowler-Nordheim(F-N) 터널링에 기여할 수 있다. Er-도핑된 SiO₂ MOS 디바이스에서의 전계발광 포화를 제공하는 데 필요한 F-N 전류 밀도에 대하여 2㎃/㎝²의 실험값을 가정하면, 슬롯-도파관 링 LED를 위한 바이어스 전류는 I=J·A_ring=(2㎃/㎝²)·(2π40㎛0.3㎛)=1.5㎁이고, A_ring은 활성 영역(슬롯(120))의 수직 표면의 면적이다. 따라서, 그와 같은 전류 밀도를 얻는 데 필요한 전압이 20V이면, 전력 소모는 30㎻일 뿐이다. 이 작은 전력 소모는 활성 영역의 작은 영역으로부터 상승한다.

다른 구성

도 1a 및 1b의 수직 슬롯-도파관 구성 외에, 도 6a에 도시한 수평 구성(600)과 같은 다른 구성을 이용할 수도 있다. 한 실시예에서 수평 구성(600)은 실리콘 기판(610)에 형성한 산화물층(605)에 형성한다. 제1 실리콘 링(615)이 형성되어, 슬롯(620) 및 그 다음의 제2 실리콘 링(625)을 지지한다. 슬랩(630)은 제1 실리콘 링의 양쪽에 형성하고, 캐소드(635)는 링으로부터 이격하여 또한 형성한다. 다른 슬랩(640)은 애노드(645)와 함께 제2 실리콘 링(625)의 양쪽에 형성한다.

수평 구성(600)에서, 디바이스는 도 6b에 예시한 바와 같이 준-TM 편광(Si/슬롯 인터페이스에 수직인 주요 E-필드 성분)하에 동작한다. 도 6a에 도시한 슬롯-도파관의 복소 굴절률은 n_eff=2.1198+j1.11×10^-5으로 계산되었고, 이는 3.9㏈/㎝의 흡수 계수에 대응한다. 이 값은 더욱 도핑된 Si 영역의 존재로 인해 수직 구성이 나타낸 값보다 약간 크다. 수평 구성은 Si/SiO₂ 인터페이스에서의 불완전함으로 인 해 야기된 산란 손실을 줄이는 데 유용할 수 있다. 이는, 수평 슬롯-도파관은 이온 주입법(산소 및 에르븀 이온), 성막 또는 수평 성장 에피택셜 기법으로 제조할 수 있는데, 이러한 기법은 수직 슬롯-도파관의 제조에 이용하는 반응성 이온 에칭 기법으로 제공한 것보다 더욱 매끄러운 인터페이스를 야기한다.

마이크로-링 공진기 외에, 도 7에 개략적으로 도시한 바와 같이, DBR에 의해 규정한 Fabry-Perot(F-P) 마이크로캐비티를 광 피드백을 위하여 이용할 수도 있다. 이 실시예에서, 슬롯 도파관(710)은 실리콘 부분(713,714)에 의해 그 사이에 끼워져 있는 슬롯 부분(712)과 실질적으로 똑바르게 형성한다. 애노드(715) 및 캐소드(720)는 슬롯 도파관(710)의 양쪽에 배치한다. 분포 브래그 반사기(725,730)는 슬롯 도파관(710)의 양쪽 단부에 형성한다. 종래의 스트립 포토닉 와이어에 기초한 유사한 F-P 캐비티는 Q＞1400을 나타내는 SOI 기판상에 실시되어 있다.

도 8a 및 8b는 수평(스택형 층) Er-도핑된 슬롯 구조로 형성한 발광 디스크 공진기(800)의 상이한 도면을 예시한다. 한 실시예에서, 절연층(810)은 SiO₂ 또는 다른 재료로 형성하고, 도핑하지 않은 Si 층(815)을 지지한다. p++ 도핑된 링 애노드(820)는 Si 층(815)에 형성되어 있고, Er 도핑된 SiO₂ 디스크(825)는 링 애노드(820)로 둘러싸여 형성되어 있다. 그리고나서 n+ 도핑된 폴리실리콘층(830)은 디스크(825)의 상부에 형성되어 있고, n+ 도핑된 폴리실리콘층(830)이 지지하는 n++ 도핑된 캐소드 링(835)의 형성이 이어진다. 한 실시예에서, 캐소드 링(835)은 n+ 도핑된 폴리실리콘층(830)의 바깥쪽 상부가 지지한다. Er 도핑된 디스크(825) 를 그 사이에 끼우고 있는 n+ 도핑된 폴리실리콘층(830) 및 Si 층(815)은 발광 슬롯 도파관을 생성한다. 애노드(820) 및 캐소드 링 양단의 전압에 의해 생성되는 주입 전류는 Er 도핑된 SiO₂ 디스크(825)를 유도하여 발광한다.

독자가 기술적 내용의 본질 및 요점을 신속하게 확인할 수 있도록 37 C.F.R.§1.72(b)에 따라 요약문을 제출한다. 요약문은 청구범위의 범위 또는 의미를 해석하거나 한정하는 데 이용하지 않는다는 점을 이해하여 제출한다.

Claims

발광 디바이스로서,

공진기로서 형성된 슬롯 도파관을 포함하며,

상기 슬롯 도파관은,

제1 굴절률을 갖는 제1 재료 및 제2 재료와,

상기 제1 재료와 상기 제2 재료 사이에 형성되고, 전계발광 재료를 포함하며, 상기 제1 굴절률보다 낮은 제2 굴절률을 가지는 슬롯과,

상기 슬롯을 통해 전류를 주입하도록 전기적으로 연결된 전극들

을 더 포함하는 발광 디바이스.
제1항에 있어서,

상기 슬롯 도파관은 링 공진기로서 형성되는 발광 디바이스.
제1항에 있어서,

상기 슬롯 도파관은 중앙 부분을 갖는 공진기로서 형성되며, 상기 중앙 부분의 양단에는 분포 브래그 반사기들(distributed Bragg reflectors)이 형성되는 발광 디바이스.
제1항에 있어서,

상기 전극들은 상기 슬롯 도파관의 양쪽에 배치된 애노드 및 캐소드를 포함하는 발광 디바이스.
제4항에 있어서,

상기 애노드와 상기 캐소드 사이에 인가된 전압은 광을 생성하도록 상기 슬롯에 포함되는 상기 전계발광 재료를 여기시키도록 구성되는 발광 디바이스.
제1항에 있어서,

상기 전계발광 재료는 Er을 포함하는 발광 디바이스.
제1항에 있어서,

상기 전계발광 재료는 테르븀 또는 이테르븀을 포함하는 발광 디바이스.
제1항에 있어서,

상기 전계발광 재료는 희토류 이온을 포함하는 발광 디바이스.
발광 디바이스로서,

공진기로서 형성된 슬롯 도파관을 포함하며,

상기 슬롯 도파관은,

Si로 형성된 제1 재료 및 제2 재료와,

상기 제1 재료와 상기 제2 재료 사이에 형성되며, 희토류 이온 도핑된 SiO₂를 포함하는 슬롯과,

전류가 상기 희토류 이온 도핑된 SiO₂에 주입되게 하기 위한 수단

을 더 포함하는 발광 디바이스.
제9항에 있어서,

상기 희토류 이온 도핑된 SiO₂는 에르븀, 테르븀 및 이테르븀 중 적어도 하나를 사용하여 도핑되는 발광 디바이스.
제9항에 있어서,

상기 전류가 주입되게 하기 위한 수단은 상기 슬롯 도파관으로부터 이격되어 있는 애노드, 및 캐소드를 포함하는 발광 디바이스.
제11항에 있어서,

상기 캐소드는 상기 슬롯 도파관으로부터 이격되어 있는 발광 디바이스.
발광 디바이스로서,

공진기로서 형성된 슬롯 도파관을 포함하며,

상기 슬롯 도파관은,

제1 굴절률을 갖는 제1 재료층 및 제2 재료층과,

상기 제1 재료층과 상기 제2 재료층 사이에 형성되고, 전계발광 재료를 포함하며, 상기 제1 굴절률보다 낮은 제2 굴절률을 가지는 슬롯과,

상기 슬롯을 통해 전류가 주입되게 하기 위한 전극들

을 더 포함하는 발광 디바이스.
제13항에 있어서,

상기 전극들은,

상기 제1 재료층에 연결되는 도전성으로 도핑된 애노드 슬랩과,

상기 제2 재료층에 연결되는 도전성으로 도핑된 캐소드 슬랩

을 포함하는 발광 디바이스.
제14항에 있어서,

상기 슬롯, 상기 제1 재료층 및 상기 제2 재료층은 동일 평면 상의 실리콘 디스크들인 발광 디바이스.
제14항에 있어서,

상기 슬롯, 상기 제1 재료층 및 상기 제2 재료층은 동일 평면 상의 실리콘 링들인 발광 디바이스.
제14항에 있어서,

상기 슬롯, 상기 제1 재료층 및 상기 제2 재료층은 스택형 층들인 발광 디바이스.
제14항에 있어서,

상기 제1 재료층 및 상기 제2 재료층은 p 도핑된 실리콘을 포함하며, 상기 전극들은 p+ 도핑된 실리콘을 포함하는 발광 디바이스.
제14항에 있어서,

상기 제1 재료층은 실질적으로 도핑되지 않은 실리콘을 포함하고, 상기 슬롯은 Er 도핑된 SiO₂를 포함하며, 상기 제2 재료층은 n+ 도핑된 폴리실리콘을 포함하는 발광 디바이스.
제19항에 있어서,

상기 애노드 슬랩은 상기 슬롯으로부터 이격된 상기 제1 재료층에 형성되는 p++ 도핑된 실리콘을 포함하며, 캐소드는 상기 제2 재료층에 의해 지지되는 n++ 도핑된 실리콘을 포함하는 발광 디바이스.
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제13항에 있어서,

상기 슬롯 도파관에 광학적으로 연결된 출력 도파관을 더 포함하는 발광 디바이스.