KR101303592B1 - Method for manufacturing nitride semiconductor device - Google Patents

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Abstract

본 발명은 오믹 접합 특성의 향상을 통해 온저항 특성 및 누설 전류 특성을 동시에 만족시킬 수 있는 오믹 접합 특성이 향상된 질화물계 반도체 소자 및 그의 제조 방법에 관한 것으로서, 기판 상부에 질화물계 에피층을 형성하고, 상기 에피층의 상부에 n 타입 도펀트를 포함하는 n 타입 질화물층을 형성하고, 상기 n 타입 질화물층의 상부 일정 간격을 두고 소스 전극 및 드레인 전극을 형성하고, 상기 에피층 상부의 n 타입 질화물층을 선택적으로 제거한 후, 열처리를 통해 상기 소스 전극 및 드레인 전극에 오믹 접합을 형성함으로써, 오믹 접합의 접촉저항을 개선할 수 있으며, 비교적 저온의 열처리 공정을 통해 오믹접합을 형성할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nitride based semiconductor device having an improved ohmic bonding characteristic capable of simultaneously satisfying on-resistance and leakage current characteristics by improving ohmic bonding characteristics, and a method of manufacturing the same. Forming an n-type nitride layer including an n-type dopant on the epitaxial layer, forming a source electrode and a drain electrode at regular intervals above the n-type nitride layer, and n-type nitride layer on the epitaxial layer After the selective removal of the, by forming an ohmic junction on the source electrode and the drain electrode through the heat treatment, it is possible to improve the contact resistance of the ohmic junction, it is possible to form the ohmic junction through a relatively low temperature heat treatment process.

Description

질화물계 반도체 소자의 제조 방법{Method for manufacturing nitride semiconductor device}A method for manufacturing a nitride semiconductor device

본 발명은 질화물계 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 오믹 특성 및 누설 전류 특성을 동시에 만족시킬 수 있는 에피 구조와 이의 구현을 위한 선택적 식각 방법을 가진 질화물계 반도체 소자 및 그의 제조 방법에 관한 것이다.The present invention relates to a nitride-based semiconductor device and a method of manufacturing the same, and more particularly to a nitride-based semiconductor device having an epi structure capable of satisfying the ohmic characteristics and leakage current characteristics and a selective etching method for the implementation thereof It is about a method.

Ⅲ-질화물 물질로 제조된 반도체 소자(이하, ‘질화물계 반도체 소자’라 한다)는 2.2 MV/cm 이상인 매우 큰 유전 파괴 전계(dielectric breakdown field)를 갖는 것으로 알려져 있다. 또한, Ⅲ-질화물 헤테로 접합 구조들은 매우 큰 전류를 운반할 수 있기 때문에, 질화물계 반도체 소자들이 전력 어플리케이션 분야에서 뛰어난 성능을 발휘하고 있다. 일반적으로, 휴대폰의 기지국에서 사용되는 이미터(emitter)와 같이 고전력-고주파수 응용예들을 목표로 하여, Ⅲ-질화물 물질에 기반한 질화물계 반도체 소자들이 개발되고 있다. 이러한 타입들의 응용예들을 위해 제조된 질화물계 반도체 소자들은, 고전자 이동도를 얻을 수 있는 일반적인 소자 구조들에 기반하고 있으며, 이러한 구조들은 헤테로 접합 전계 효과 트랜지스터(Hetero Junction Field Effect Transistor; HFET), 고전자 이동도 트랜지스터(High Electron Mobility Transistors; HEMT) 또는 도핑변조된 전계 효과 트랜지스터(Modulation doped FET; MODFET) 등등 다양한 명칭으로 불리우고 있다. 이러한 타입의 질화물계 반도체 소자들은, 통상적으로 2~100 ㎓의 고주파수 영역에서 동작하면서도 100 V 정도의 고전압에도 견딜 수 있는 것이 일반적이다.Semiconductor devices made of III-nitride materials (hereinafter referred to as " nitride based semiconductor devices ") are known to have very large dielectric breakdown fields of 2.2 MV / cm or more. In addition, since III-nitride heterojunction structures can carry very large currents, nitride-based semiconductor devices are excellent in power applications. In general, nitride-based semiconductor devices based on III-nitride materials have been developed for high power-high frequency applications such as emitters used in base stations of cellular phones. Nitride-based semiconductor devices fabricated for these types of applications are based on common device structures capable of obtaining high electron mobility, which structures include heterojunction field effect transistors (HFETs), High Electron Mobility Transistors (HEMTs) or Doped Modulated Field Effect Transistors (Modulation doped FETs (MODFETs), and the like. Nitride-based semiconductor devices of this type are generally capable of withstanding high voltages of about 100V while operating in a high frequency region of 2 to 100 kHz.

이러한 타입들의 질화물계 반도체 소자들은 많은 응용 예들에 맞게 변형될 수도 있지만, 매우 적은 저항성 손실을 가지며 매우 높은 전류밀도의 운반을 가능케 하는 2-차원 전자구름층 (2-Dimensional Electron gas; 2DEG)를 생성하기 위해 압전 분극 전계(piezoelectric polarization fields)를 이용하여 동작하는 것이 일반적이다. 이러한 통상적인 질화물계 반도체 소자들에 있어서, 2DEG는 AlGaN/GaN의 계면에서 형성된다.These types of nitride-based semiconductor devices may be modified for many applications, but produce a 2-Dimensional Electron gas (2DEG) that has very low resistive losses and enables very high current density transport. It is common to operate using piezoelectric polarization fields. In these conventional nitride-based semiconductor devices, 2DEG is formed at the interface of AlGaN / GaN.

한편 질화물계 반도체 소자의 경우 AlGaN/GaN와 같은 에피층의 상부에 소스 전극, 드레인 전극 및 게이트 전극이 형성된다. 소스 전극 및 드레인 전극은 오믹 접합으로 형성될 수 있다. 이때, 소스-드레인 전극의 오믹 저항이 중요한데, 이 오믹 저항이 높은 경우 소자의 온저항 감소를 가져온다. In the case of a nitride semiconductor device, a source electrode, a drain electrode, and a gate electrode are formed on an epitaxial layer such as AlGaN / GaN. The source electrode and the drain electrode may be formed by an ohmic junction. At this time, the ohmic resistance of the source-drain electrode is important. If the ohmic resistance is high, the on-resistance of the device is reduced.

오믹 접합은 Ti, Al을 포함한 복수의 오믹 금속을 증착한 후 열처리 공정을 통해 형성할 수 있다.The ohmic junction may be formed by depositing a plurality of ohmic metals including Ti and Al through a heat treatment process.

그러나 기존의 방법에 따르면, 오믹 형성을 위하여, 고온의 열처리 공정이 필요하고, 이러한 고온의 열처리 공정들로 말미암아 질화물 반도체 소자에 열적 스트레스가 더해져 소자의 트랩 사이트가 증가되며, 이는 결국 소자의 누설전류를 증가시키는 원인이 된다. However, according to the conventional method, a high temperature heat treatment process is required for ohmic formation, and thermal stress is added to the nitride semiconductor device through these high temperature heat treatment processes to increase the trap site of the device, which results in leakage current of the device. Cause to increase.

한편, 표면에 고농도의 질화물 층을 적층할 경우 금속과 반도체간의 오믹저항과 열처리 온도를 낮출 수는 있으나, 소자 표면에 형성된 고농도의 질화물 층은 누설전류를 발생시키는 원인이 되며 또한 표면부의 고농도 질화물 층을 식각할 때 발생하는 식각의 불균일성은 전체적인 소자 특성을 떨어뜨리는 원인이 된다.On the other hand, when the high concentration of nitride layer is laminated on the surface, the ohmic resistance and heat treatment temperature between the metal and the semiconductor can be lowered, but the high concentration nitride layer formed on the surface of the device causes leakage current and the high concentration nitride layer on the surface portion. The non-uniformity of etching that occurs when etching is a cause of deterioration of the overall device characteristics.

이에 본 발명은 종래의 문제점을 해결하기 위하여 제안된 것으로서, 더욱 상세하게는 오믹 접합 특성의 향상을 통해 온저항 특성 및 누설 전류 특성을 동시에 만족시킬 수 있는 오믹 접합 특성이 향상된 질화물계 반도체 소자 및 그의 제조 방법을 제공하고자 한다.Accordingly, the present invention has been proposed to solve the conventional problems, and more particularly, a nitride-based semiconductor device having improved ohmic junction characteristics and its on-resistance characteristics and leakage current characteristics which can be simultaneously satisfied by improving ohmic junction characteristics and its It is intended to provide a manufacturing method.

본 발명은 상술한 과제를 해결하기 위한 수단으로서, 기판; 상기 기판 위에 형성되는 질화물계 에피층; 상기 질화물계 에피층 상부의 기 설정된 소스 및 드레인 전극 영역에 형성된 n 타입 도펀트를 포함하는 n 타입 질화물층; 상기 n 타입 질화물층 상부에 형성된 소스 전극 및 드레인 전극; 및 상기 에피층 상부에 형성되는 게이트 전극을 포함하는 질화물계 반도체 소자를 제공한다.The present invention is a means for solving the above problems, a substrate; A nitride epitaxial layer formed on the substrate; An n-type nitride layer including an n-type dopant formed in a predetermined source and drain electrode region on the nitride-based epi layer; A source electrode and a drain electrode formed on the n-type nitride layer; And a gate electrode formed on the epitaxial layer.

본 발명에 의한 질화물계 반도체 소자에 있어서, 상기 에피층은, 상기 기판 상부에 형성된 전이층; 상기 전이층 상부에 형성된 GaN 층; 및 상기 GaN층 상부에 형성되어 상기 GaN층과 계면 부분에 2-차원 전자 구름(2DEG)층을 형성하는 AlGaN층;을 포함할 수 있다.In the nitride semiconductor device according to the present invention, the epi layer comprises: a transition layer formed on the substrate; A GaN layer formed on the transition layer; And an AlGaN layer formed on the GaN layer to form a two-dimensional electron cloud (2DEG) layer on an interface portion of the GaN layer.

본 발명에 의한 질화물계 반도체 소자에 있어서, 상기 n타입 질화물층은 n타입으로 도핑된 GaN층이다.In the nitride semiconductor device according to the present invention, the n-type nitride layer is a GaN layer doped with n-type.

본 발명에 의한 질화물계 반도체 소자에 있어서, 상기 n타입 질화물층은 F함유 가스를 포함하는 건식 식각 방법에 의해, 선택적으로 식각되는 것을 특징으로 한다.In the nitride semiconductor device according to the present invention, the n-type nitride layer is selectively etched by a dry etching method including an F-containing gas.

더하여, 본 발명은 상술한 과제를 해결하기 위한 다른 수단으로서, 기판 상부에 질화물계 에피층을 형성하는 단계; 상기 에피층의 상부에 n 타입 도펀트를 포함하는 n 타입 질화물층을 형성하는 단계; 상기 n 타입 질화물층의 상부에 일정 간격을 두고 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 드레인 전극 하부를 제외한 나머지 n 타입 질화물층을 식각하는 단계; 열처리를 통해 상기 소스 전극 및 드레인 전극에 오믹 접합을 형성하는 단계; 및 상기 에피층의 상부에 게이트 전극을 형성하는 단계를 포함하는 질화물계 반도체 소자의 제조 방법을 제공한다.In addition, the present invention as another means for solving the above problems, forming a nitride-based epi layer on the substrate; Forming an n-type nitride layer including an n-type dopant on the epi layer; Forming a source electrode and a drain electrode at predetermined intervals on the n-type nitride layer; Etching the remaining n-type nitride layer except the lower portion of the source electrode and the drain electrode; Forming an ohmic junction on the source electrode and the drain electrode through a heat treatment; And it provides a method for manufacturing a nitride-based semiconductor device comprising the step of forming a gate electrode on the epi layer.

본 발명에 의한 질화물계 반도체 소자의 제조 방법에 있어서, 상기 질화물계 에피층을 형성하는 단계는, 기판 위에 전이층을 형성하는 단계; 상기 전이층 위에 GaN층을 형성하는 단계; 및 상기 GaN층과 계면 부분에 2-차원 전자 구름(2DEG)층을 형성하는 AlGaN층을 상기 GaN층 위에 형성하는 단계;를 포함할 수 있다.In the method of manufacturing a nitride-based semiconductor device according to the invention, the step of forming the nitride-based epi layer, forming a transition layer on a substrate; Forming a GaN layer on the transition layer; And forming an AlGaN layer on the GaN layer to form a two-dimensional electron cloud (2DEG) layer at an interface portion of the GaN layer.

본 발명에 의한 질화물계 반도체 소자의 제조 방법에 있어서, 상기 n타입 질화물층은 n타입으로 도핑된 GaN층인 것을 특징으로 한다. In the method for manufacturing a nitride-based semiconductor device according to the present invention, the n-type nitride layer is characterized in that the GaN layer doped with n-type.

본 발명에 의한 질화물계 반도체 소자의 제조 방법에 있어서, 상기 n 타입 질화물층을 식각하는 단계는, SF6, CF4, CHF3, C2F8 중 하나 이상을 포함하는 F 함유 가스를 이용한 건식 식각에 의해 이루어지는 것을 특징으로 한다.In the method of manufacturing a nitride-based semiconductor device according to the present invention, the etching of the n-type nitride layer, it is made by dry etching using an F-containing gas containing at least one of SF6, CF4, CHF 3 , C2F8. It features.

본 발명은 소스 및 드레인 전극의 하부에 고농도의 n 타입 GaN 층을 형성한 후, 오믹 결합을 형성함으로써, 오믹 접합에서의 접촉저항을 개선할 수 있으며, 비교적 저온의 열처리 공정을 통해 오믹접합을 형성할 수 있게 한다.According to the present invention, by forming a high concentration of n-type GaN layer under the source and drain electrodes, and then forming an ohmic bond, contact resistance in the ohmic junction can be improved, and an ohmic junction is formed through a relatively low temperature heat treatment process. Make it possible.

더하여, 본 발명은 열처리 온도의 저하를 통해서 불필요한 열적 스트레스를 줄일 수 있으며, 그 결과 결함들의 이동을 통한 트랩 사이트 증가를 억제할 수 있으며, 누설 전류를 감소시키는 효과를 지닌다.In addition, the present invention can reduce unnecessary thermal stress through the lowering of the heat treatment temperature, as a result can suppress the trap site increase through the movement of defects, and has the effect of reducing the leakage current.

더하여, 본 발명은 소스 및 드레인 전극의 하부에 고농도의 n 타입 GaN 층을 형성하기 위한 식각 공정을 수행하는데 있어서, GaN와 AlGaN의 높은 선택비를 이용하여 리세스 에칭을 수행함으로써, 식각율의 균일성을 향상시켜, 더 정밀한 식각 제어를 진행할 수 있다. In addition, in the present invention, in performing an etching process for forming a high concentration of n-type GaN layer under the source and drain electrodes, by performing a recess etching using a high selectivity of GaN and AlGaN, the etching rate is uniform. By improving the properties, more precise etching control can be performed.

또한, 본 발명은 오믹층이 도핑된 GaN 층으로 분리되어 있으므로, 열처리후 오믹층의 불균일한 끝단 모양으로 인한 온 저항의 불균일성을 제거할 수 있다.In addition, in the present invention, since the ohmic layer is separated into the doped GaN layer, the non-uniformity of the on resistance due to the non-uniform end shape of the ohmic layer may be removed after the heat treatment.

도 1은 본 발명에 의한 질화물 반도체 소자의 제조 방법을 나타낸 순서도이다.
도 2는 본 발명에 의한 질화물 반도체 소자의 제조 방법에 있어서, 질화물계 에피층을 형성하는 과정을 설명하는 도면이다.
도 3은 본 발명에 의한 질화물 반도체 소자의 제조 방법에 있어서, n 타입의 질화물층을 제거하는 과정을 설명하는 도면이다.
도 4는 본 발명에 의한 질화물 반도체 소자의 제조 방법에 있어서, 소스 전극/드레인 전극의 형성 공정을 설명하는 도면이다.
도 5는 본 발명에 의한 질화물 반도체 소자의 제조 방법에 따라서 제조된 질화물 반도체 소자의 전체 구조를 설명하는 도면이다.
1 is a flowchart illustrating a method of manufacturing a nitride semiconductor device according to the present invention.
2 is a view for explaining a process of forming a nitride epitaxial layer in the method for manufacturing a nitride semiconductor device according to the present invention.
3 is a view for explaining a process of removing an n-type nitride layer in the method for manufacturing a nitride semiconductor device according to the present invention.
It is a figure explaining the formation process of a source electrode / drain electrode in the manufacturing method of the nitride semiconductor element by this invention.
5 is a view for explaining the overall structure of a nitride semiconductor device manufactured according to the method for producing a nitride semiconductor device according to the present invention.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 다만, 하기의 설명에서는 본 발명의 실시 예에 따른 동작을 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, in the following description, only parts necessary for understanding the operation according to the embodiment of the present invention will be described, it should be noted that the description of other parts will be omitted so as not to distract from the gist of the present invention.

또한, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 하나의 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.Also, the terms or words used in the specification and claims described below should not be construed as being limited to the ordinary or dictionary meanings, and the inventors should use the concept of terms to explain their own invention in the best way. Based on the principle that it can be properly defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only one preferred embodiment of the present invention, and do not represent all of the technical idea of the present invention, various modifications that can be substituted for them at the time of the present application It should be understood that there may be equivalents and variations.

도 1은 본 발명에 의한 질화물 반도체 소자의 제조 방법을 나타낸 순서도이다. 아울러, 도 2 내지 도 5는 본 발명에 의한 질화물 반도체 소자의 제조 방법에 있어서, 각 과정을 설명하기 위한 도면이다. 이하에서, 도 1 내지 도 5를 참조하여 본 발명에 의한 질화물 반도체 소자의 제조 방법을 설명하기로 한다.1 is a flowchart illustrating a method of manufacturing a nitride semiconductor device according to the present invention. 2 to 5 are diagrams for explaining each process in the method of manufacturing a nitride semiconductor device according to the present invention. Hereinafter, a method of manufacturing a nitride semiconductor device according to the present invention will be described with reference to FIGS. 1 to 5.

먼저, 도 1 및 도 2를 참조하면, 본 발명에 의한 질화물 반도체 소자의 제조 방법은, 단계 S110에서 먼저 기판(10)을 준비한다. First, referring to FIGS. 1 and 2, in the method of manufacturing the nitride semiconductor device according to the present invention, the substrate 10 is first prepared in step S110.

여기서 기판(10)은 여기서 기판(10)은 질화물 반도체 단결정을 성장시키기에 적합한 소재로 이루어질 수 있다. 기판(10)은 사파이어(Al2O3), 실리콘(Si), 산화아연(ZnO), 질화갈륨(GaN), 갈륨비소(GaAs), 탄화규소(SiC), 질화알루미늄(AlN), 산화마그네슘(MgO) 등의 원소 혹은 화합물로 제조될 수 있다. 상기 사파이어의 경우 c면({0001}면), R면({1-102}), M면({1-100}) 및 A면({11-20})을 갖는 사파이어 기판 등이 사용될 수 있다. 또한 실리콘 기판의 경우, {111} 면을 갖는 실리콘 기판 등이 사용될 수 있다.Here, the substrate 10 may be formed of a material suitable for growing a nitride semiconductor single crystal. The substrate 10 includes sapphire (Al 2 O 3 ), silicon (Si), zinc oxide (ZnO), gallium nitride (GaN), gallium arsenide (GaAs), silicon carbide (SiC), aluminum nitride (AlN), magnesium oxide It may be made of an element or a compound such as (MgO). In the case of the sapphire, a sapphire substrate having a c plane ({0001} plane), an R plane ({1-102}), an M plane ({1-100}), and an A plane ({11-20}) may be used. have. In addition, in the case of a silicon substrate, a silicon substrate having a {111} plane or the like may be used.

이어서, 도 2에 도시된 바와 같이, 상기 기판(10) 위에 질화물계 에피층(100)을 형성한다(S120). 상기 질화물계 에피층(100)은 질화물계 소재를 다층으로 성장하여 형성할 수 있다. 더 구체적으로 설명하면, 상기 기판(10) 위에 먼저, 질화물계 소재의 성장을 가능하게 하기 위하여, 전이층(20)을 형성하고, 상기 전이층(20)의 상부에 GaN층(30)을 형성한 후, 상기 GaN층(30)과 계면 부분에 2-차원 전자 구름(2DEG)층(40)을 형성하는 AlGaN층(50)을 상기 GaN층(30) 위에 형성한다.Subsequently, as illustrated in FIG. 2, a nitride epitaxial layer 100 is formed on the substrate 10 (S120). The nitride epitaxial layer 100 may be formed by growing a nitride material in multiple layers. In more detail, in order to enable growth of a nitride-based material on the substrate 10, a transition layer 20 is formed, and a GaN layer 30 is formed on the transition layer 20. Afterwards, an AlGaN layer 50 is formed on the GaN layer 30 to form a two-dimensional electron cloud (2DEG) layer 40 at the interface portion with the GaN layer 30.

상기 전이층(20)은 기판(10)에 질화물층의 성장이 이루어질 수 있도록 하기 위한 층으로서, 기판(10)의 소재에 따라서 다른 소재 및 구조로 이루어질 수 있다. The transition layer 20 is a layer for growing a nitride layer on the substrate 10, and may be formed of different materials and structures according to the material of the substrate 10.

그리고, 상기 GaN층(30)은 1 내지 3㎛의 두께로 형성될 수 있고, 2DEG층(40)은 수nm의 두께로 형성될 수 있고, AlGaN층(50)은 AlXGa1-XN(0.1<x<0.6)의 조성을 가지면서 수십 nm 두께로 형성될 수 있다.The GaN layer 30 may be formed to a thickness of 1 to 3 μm, the 2DEG layer 40 may be formed to a thickness of several nm, and the AlGaN layer 50 may be formed of Al X Ga 1-X N. It can be formed to a thickness of several tens nm with a composition of (0.1 <x <0.6).

이어서, 본 발명에 의한 질화물계 반도체 소자의 제조 방법에 따르면, 상기 에피층(100)의 상부에 n 타입 도펀트를 포함하는 n 타입 질화물층(60)을 더 형성한다(S130). 상기 n 타입 질화물층(60)은 예를 들어, 3 x 1018/cm3 농도를 가진 GaN층으로 형성될 수 있다.Subsequently, according to the method of manufacturing a nitride-based semiconductor device according to the present invention, an n-type nitride layer 60 including an n-type dopant is further formed on the epitaxial layer 100 (S130). The n-type nitride layer 60 may be formed of, for example, a GaN layer having a concentration of 3 × 10 18 / cm 3.

그리고, 본 발명은 도 3에 도시된 바와 같이, 상기 n 타입 질화물층(60)의 상부에 소스 전극 및 드레인 전극(70)을 상호 일정 거리를 두고 형성한다(S140). 상기 소스 전극 및 드레인 전극(70)은 예를 들어, 오믹용 금속을 Ti/Al/M/Au 순으로 적층한 후, 리프트-오프(lift-off) 공정을 통해 전극 영역 이외의 금속을 제거함에 의해 형성할 수 있다. 여기서 M은 Ni, Ti, Pt, Mo, Ta 중에 하나일 수 있다. In addition, as shown in FIG. 3, the source electrode and the drain electrode 70 are formed at a predetermined distance from each other on the n-type nitride layer 60 (S140). The source electrode and the drain electrode 70 may be formed by, for example, stacking an ohmic metal in the order of Ti / Al / M / Au, and then removing metal other than the electrode region through a lift-off process. It can form by. Where M may be one of Ni, Ti, Pt, Mo, Ta.

본 실시 예에서는, Ti/Al/Ni/Au를 순서대로 각각 30/100/30/100 nm의 두께로 적층하여 상기 소스 전극 및 드레인 전극(70)을 형성하였다.In this embodiment, the source electrode and the drain electrode 70 are formed by stacking Ti / Al / Ni / Au in a thickness of 30/100/30/100 nm, respectively.

이어서, 열처리를 통한 오믹 접합을 형성하기에 앞서, 상기 n타입 질화물층(60) 중 상기 소스 전극 및 드레인 전극(70)에 의해 가려진 영역을 제외한 나머지 영역을 제거한다(S150). 이때 n 타입 질화물층(60)의 제거를 위하여 건식 식각 방법이 이용되며, 식각을 위한 가스로는 F를 함유한 가스를 이용할 수 있다. 예를 들어, F를 함유한 가스로는, SF6, CF4, CHF3, C2F8를 들 수 있다. 이러한 F 함유 가스를 이용한 건식 식각은, Al-F 반응물 생성을 통해 n 타입 질화물층(60) 하부에 위치한 AlGaN층(50)의 식각을 더디게 하는 역할을 한다. 이에 의하여, n 타입 질화물층(60)과 AlGaN층(50) 사이의 선택적 식각이 가능하게 된다.Subsequently, before forming the ohmic junction through heat treatment, the remaining regions of the n-type nitride layer 60 except for the region covered by the source electrode and the drain electrode 70 are removed (S150). In this case, a dry etching method is used to remove the n-type nitride layer 60, and a gas containing F may be used as the gas for etching. For example, the gas containing F, there may be mentioned a SF6, CF4, CHF 3, C2F8. Dry etching using the F-containing gas serves to slow the etching of the AlGaN layer 50 located below the n-type nitride layer 60 through the generation of Al-F reactants. As a result, selective etching between the n-type nitride layer 60 and the AlGaN layer 50 is possible.

더 구체적으로 설명하면, 본 실시 예에서는, ICP 식각 장비(Inductively Coupled Plasma: 고주파 유도 결합 플라스마)를 통해 건식 식각을 수행하였으며, 특히, ICP power 200W, RF power 30W, BCI3 20 sccm, SF6 5 sccm, 챔버 압력 37.5 mTorr의 조건을 이용하여 25:1의 선택비로 n 타입 질화물층(60)(n타입 GaN층)만을 선택적으로 식각하였다.More specifically, in the present embodiment, dry etching was performed through ICP etching equipment (Inductively Coupled Plasma), in particular, ICP power 200W, RF power 30W, BCI3 20 sccm, SF6 5 sccm, Only n-type nitride layer 60 (n-type GaN layer) was selectively etched using a chamber pressure of 37.5 mTorr at a selectivity of 25: 1.

상기 도 3은 본 발명에 의한 질화물 반도체 소자의 제조 방법에 있어서, n 타입의 GaN 층을 식각하는 과정을 설명하는 도면이고, 도 4는 식각 후의 상태를 보이는 도면이다. 도시된 바와 같이, F함유 플라즈마에 의하여, 소스 전극 및 드레인 전극(70)에 의해 보호되지 않는 노출된 n타입 질화물층(60)이 선택적으로 식각되며, 소스 전극 및 드레인 전극(70)의 하부에만 n타입 질화물층(60)이 남게 된다.3 is a view illustrating a process of etching an n-type GaN layer in the method of manufacturing a nitride semiconductor device according to the present invention, and FIG. 4 is a view showing a state after etching. As shown, the exposed n-type nitride layer 60, which is not protected by the source electrode and drain electrode 70, is selectively etched by the F-containing plasma, and only below the source electrode and drain electrode 70 The n-type nitride layer 60 remains.

이와 같이,소스 전극 및 드레인 전극(70) 하부 이외의 n 타입 질화물층(60)을 제거한 후, 800 ℃, 30초, 질소 분위기에서의 열처리를 통해 상기 소스 전극 및 드레인 전극(70)에 오믹 접합을 형성한다(S160). As such, after the n-type nitride layer 60 other than the lower portion of the source electrode and the drain electrode 70 is removed, the ohmic junction is bonded to the source electrode and the drain electrode 70 through heat treatment in a nitrogen atmosphere at 800 ° C. for 30 seconds. To form (S160).

이때, 오믹 접합부에 n 타입 질화물층(60)에 의한 고농도의 n 타입 GaN 층이 존재하므로 접촉 저항을 개선시키고, 오믹 접합 형성을 위한 열처리 온도를 줄일 수 있게 된다. At this time, since there is a high concentration of n-type GaN layer by the n-type nitride layer 60 in the ohmic junction portion, it is possible to improve the contact resistance and to reduce the heat treatment temperature for forming the ohmic junction.

즉, 본 발명에 의한 질화물계 반도체 소자의 제조 방법에 있어서, 소스 전극 및 드레인 전극(70)의 오믹 접합 형성을 위한 열처리는 n 타입 질화물층(60)이 없는 경우보다 낮은 온도에서 가능하다. 열처리 온도에 따라 오믹저항은 감소하며 최적의 열처리 온도이후에는 일정해지거나 오히려 증가하기 시작한다. 최적의 열처리 온도는 필요한 오믹저항, 접합부의 반도체의 도핑 정도, 전극용 메탈의 두께, 전극용 메탈의 종류 등에 영향을 받는다.That is, in the method of manufacturing the nitride semiconductor device according to the present invention, heat treatment for forming an ohmic junction between the source electrode and the drain electrode 70 is possible at a lower temperature than without the n-type nitride layer 60. The ohmic resistance decreases with the heat treatment temperature, and after the optimum heat treatment temperature, it becomes constant or begins to increase. The optimum heat treatment temperature is influenced by the required ohmic resistance, the degree of doping of the semiconductor of the junction, the thickness of the metal for the electrode, the type of the metal for the electrode, and the like.

본 실시 예에서는, 800℃, 30sec 질소 분위기에서 급속 열처리를 통해 오믹을 형성한다.In the present embodiment, ohmic is formed through rapid heat treatment in an atmosphere of 30 ° C. and 800 sec.

이와 같이, 저온의 열처리 온도를 통해 오믹 접합이 형성됨으로써, 900℃ 이상의 고온의 열처리로 인한 결함 발생을 억제할 수 있고, 또한 누설전류 감소 효과를 얻을 수 있다.Thus, by forming the ohmic junction through the low temperature heat treatment temperature, it is possible to suppress the occurrence of defects due to the high temperature heat treatment of 900 ° C or more, and also to reduce the leakage current.

다음으로, 도 5에 도시된 바와 같이, 오믹 형성 후에, 상기 질화물계 에피층(100), 특히, AlGaN층(50)의 상부에 게이트 전극(80)을 형성한다(S170). 상기 게이트 전극(80)은 상기 소스 전극 및 드레인 전극(70)의 사이에 위치한다. Next, as shown in FIG. 5, after ohmic formation, a gate electrode 80 is formed on the nitride epitaxial layer 100, particularly, the AlGaN layer 50 (S170). The gate electrode 80 is positioned between the source electrode and the drain electrode 70.

이때 게이트 전극(80)은 Ti, Pt, Cr, Pt/Au, Ni/Au, Ti/W 또는 플래티늄 실리사이드(Platinum Silicide)로 형성하며, 그 외 다른 금속 소재로 형성할 수 있다. 예컨대 게이트 전극(80)은 40nm Ni 및 200nm Au의 금속을 순서대로 적층하여 형성할 수 있다.In this case, the gate electrode 80 may be formed of Ti, Pt, Cr, Pt / Au, Ni / Au, Ti / W, or platinum silicide, and may be formed of another metal material. For example, the gate electrode 80 may be formed by stacking metals of 40 nm Ni and 200 nm Au in order.

상기 도 5는 본 발명에 의한 질화물 반도체 소자의 전체 구조가 도시된 도면으로서, 이를 참조하여, 본 발명에 따른 제조 방법에 의하여 제조된 질화물 반도체 소자의 구조를 설명하면 다음과 같다.5 is a view showing the overall structure of the nitride semiconductor device according to the present invention, with reference to this, will be described the structure of the nitride semiconductor device manufactured by the manufacturing method according to the present invention.

본 발명에 의한 질화물 반도체 소자는, 기판(10)과, 상기 기판(10)의 상부에 형성되는 질화물계 에피층(100)과, 상기 질화물계 에피층(100) 상부의 일정 간격을 두고 설정된 소스 및 드레인 영역에 형성되는 n 타입 질화물층(60)과, 상기 n 타입 GaN층(60) 상부에 형성된 소스 전극 및 드레인 전극(70)과, 상기 질화물계 에피층(100) 상부에 형성되는 게이트 전극(80)을 포함한다.In the nitride semiconductor device according to the present invention, a source is set at regular intervals between the substrate 10, the nitride epitaxial layer 100 formed on the substrate 10, and the nitride epitaxial layer 100. And an n-type nitride layer 60 formed in the drain region, a source electrode and a drain electrode 70 formed on the n-type GaN layer 60, and a gate electrode formed on the nitride epitaxial layer 100. And 80.

기판(10)은 질화물 반도체 단결정을 성장시키기에 적합한 소재로 이루어질 수 있다. 기판(10)은 사파이어(Al2O3), 실리콘(Si), 산화아연(ZnO), 질화갈륨(GaN), 갈륨비소(GaAs), 탄화규소(SiC), 질화알루미늄(AlN), 산화마그네슘(MgO) 등의 원소 혹은 화합물로 제조될 수 있다.The substrate 10 may be made of a material suitable for growing a nitride semiconductor single crystal. The substrate 10 includes sapphire (Al 2 O 3 ), silicon (Si), zinc oxide (ZnO), gallium nitride (GaN), gallium arsenide (GaAs), silicon carbide (SiC), aluminum nitride (AlN), magnesium oxide It may be made of an element or a compound such as (MgO).

질화물계 에피층(100)은, 기판(10) 위에 형성되는 전이층(20)과, 상기 전이층(20) 위에 형성되는 GaN층(30)과, 상기 GaN층(30)의 상부에 형성되어 상기 GaN층(30)과의 계면 부분에 전자구름층(2DEG)(40)를 형성하는 AlGaN층(50)을 포함할 수 있다.The nitride epitaxial layer 100 is formed on the transition layer 20 formed on the substrate 10, the GaN layer 30 formed on the transition layer 20, and on the GaN layer 30. The GaN layer 30 may include an AlGaN layer 50 forming an electron cloud layer (2DEG) 40 at an interface with the GaN layer 30.

상기 전이층(20)은 상기 기판(10)에 질화물층의 성장이 이루어질 수 있도록 하기 위한 층으로서, 기판(10)의 소재에 따라서 다른 소재 및 구조로 이루어질 수 있다. 여기서, 상기 GaN층(30)은 1 내지 3㎛의 두께로 형성될 수 있고, 2DEG층(40)은 수nm의 두께로 형성될 수 있으며, AlGaN층(50)은 AlXGa1-XN(0.1<x<0.6)의 조성을 가지면서 수십 nm 두께로 형성될 수 있다.The transition layer 20 is a layer for allowing the growth of the nitride layer on the substrate 10, and may be made of different materials and structures according to the material of the substrate 10. Here, the GaN layer 30 may be formed to a thickness of 1 to 3㎛, the 2DEG layer 40 may be formed to a thickness of several nm, AlGaN layer 50 is Al X Ga 1-X N It can be formed to a thickness of several tens nm with a composition of (0.1 <x <0.6).

상기 n 타입 질화물층(60)은 n 타입의 도펀트를 포함하는 고농도의 GaN층으로서, 상기 에피층(100) 상부에 일정 간격을 두고 설정된 소스 및 드레인 영역에 형성되는 것이다. The n-type nitride layer 60 is a high concentration GaN layer including an n-type dopant, and is formed in the source and drain regions set at regular intervals on the epi layer 100.

상기 소스 및 드레인 전극(70)은 상기 n 타입 질화물층(60) 위에 오믹 접합을 통해 형성할 수 있다. 이때, 소스 및 드레인 전극(70)은 둘 이상의 오믹용 금속을 적층한 후, 열처리 공정을 통해 형성할 수 있다. 이때 오믹용 금속은 Ti/Al/M/Au 순으로 적층하여 형성할 수 있다. 여기서 M은 Ni, Ti, Pt, Mo, Ta 중에 하나일 수 있다.The source and drain electrodes 70 may be formed on the n-type nitride layer 60 through ohmic bonding. In this case, the source and drain electrodes 70 may be formed by stacking two or more ohmic metals and then performing a heat treatment process. At this time, the ohmic metal may be formed by laminating in order of Ti / Al / M / Au. Where M may be one of Ni, Ti, Pt, Mo, Ta.

본 실시 예에서는, Ti/Al/Ni/Au를 순서대로 각각 30/100/30/100 nm의 두께로 적층한 후, 850℃, 30sec 질소 분위기에서 급속 열처리를 통해 오믹을 형성하였다.In this embodiment, Ti / Al / Ni / Au were laminated in order of thickness of 30/100/30/100 nm, respectively, and then ohmic was formed through rapid heat treatment at 850 ° C. and 30 sec nitrogen atmosphere.

상기 게이트 전극(80)은 상기 소스 및 드레인 전극(70)의 사이에 형성된다. Ti, Pt, Cr, Pt/Au, Ni/Au, Ti/W 또는 플래티늄 실리사이드(Platinum Silicide)로 형성하며, 그 외 다른 금속 소재로 형성할 수 있다. 본 실시 예서, 상기 게이트 전극(80)은 Ni/Au를 순서대로 40/200 nm의 두께로 적층하여 형성하였다. The gate electrode 80 is formed between the source and drain electrodes 70. It may be formed of Ti, Pt, Cr, Pt / Au, Ni / Au, Ti / W, or Platinum Silicide, and may be formed of other metal materials. In the present embodiment, the gate electrode 80 is formed by stacking Ni / Au in a thickness of 40/200 nm in order.

이상과 같이, 본 발명에 대하여 설명하였으나, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.As described above, the present invention has been described, but the embodiments of the present invention disclosed in the specification and drawings are only presented as specific examples for clarity and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.

10: 기판
20: 전이층
30: GaN층
40: 2DEG층
50: AlGaN층
60: n타입 질화물층
70: 소스 전극 및 드레인 전극
80: 게이트 전극
100: 질화물계 에피층
10: substrate
20: transition layer
30: GaN layer
40: 2DEG layer
50: AlGaN layer
60: n type nitride layer
70: source electrode and drain electrode
80: gate electrode
100: nitride epi layer

Claims (8)

기판 상부에 질화물계 에피층을 형성하는 단계;
상기 질화물계 에피층의 상부에 n 타입 도펀트를 포함하는 n 타입 질화물층을 형성하는 단계;
상기 n 타입 질화물층의 상부에 일정 간격을 두고 소스 전극 및 드레인 전극을 형성하는 단계;
상기 n 타입 질화물층 중 상기 소스 전극 및 드레인 전극에 의해 가려진 영역을 제외한 상기 질화물계 에피층 상부의 n 타입 질화물층을 선택적으로 제거하는 단계;
열처리를 통해 상기 소스 전극 및 드레인 전극에 오믹 접합을 형성하는 단계; 및
상기 에피층의 상부에 게이트 전극을 형성하는 단계를 포함하는 질화물계 반도체 소자의 제조 방법.
Forming a nitride-based epi layer on the substrate;
Forming an n-type nitride layer including an n-type dopant on the nitride-based epi layer;
Forming a source electrode and a drain electrode at predetermined intervals on the n-type nitride layer;
Selectively removing the n-type nitride layer on the nitride-based epilayer except for the region covered by the source and drain electrodes of the n-type nitride layer;
Forming an ohmic junction on the source electrode and the drain electrode through a heat treatment; And
A method of manufacturing a nitride-based semiconductor device comprising the step of forming a gate electrode on the epi layer.
제1항에 있어서, 상기 에피층을 형성하는 단계;
상기 기판 상부에 전이층을 형성하는 단계;
상기 전이층 위에 GaN층을 형성하는 단계; 및
상기 GaN층과 계면 부분에 2-차원 전자 구름(2DEG)층이 생성되는 AlGaN층을 상기 GaN층 위에 형성하는 단계;
를 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
The method of claim 1, further comprising: forming an epi layer;
Forming a transition layer on the substrate;
Forming a GaN layer on the transition layer; And
Forming an AlGaN layer on the GaN layer in which a two-dimensional electron cloud (2DEG) layer is formed at an interface portion of the GaN layer;
Wherein the nitride-based semiconductor layer is formed on the surface of the nitride-based semiconductor layer.
제2항에 있어서, 상기 n타입 질화물층은
n타입으로 도핑된 GaN층인 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
The method of claim 2, wherein the n-type nitride layer
A method of manufacturing a nitride-based semiconductor device, characterized in that the GaN layer doped with n-type.
제2항에 있어서, 상기 n 타입 질화물층을 선택적으로 제거하는 단계는
F 함유 가스를 이용한 건식 식각에 의해 이루어지는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
The method of claim 2, wherein the step of selectively removing the n-type nitride layer
A method of manufacturing a nitride-based semiconductor device, characterized by dry etching using an F-containing gas.
제4항에 있어서,
상기 F 함유 가스는 SF6, CF4, CHF3, C2F8 중 하나 이상을 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
5. The method of claim 4,
The F-containing gas manufacturing method of the nitride-based semiconductor device comprising at least one of SF6, CF4, CHF 3 , C2F8.
제1항에 있어서, 상기 소스 전극 및 드레인 전극을 형성하는 단계는
오믹용 금속을 적층한 후, 리프트-오프(lift-off) 공정을 통해 전극 영역 이외의 금속을 제거하여 상기 소스 전극 및 드레인 전극을 형성하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
The method of claim 1, wherein the forming of the source electrode and the drain electrode is performed.
And stacking the ohmic metal and removing the metal other than the electrode region through a lift-off process to form the source electrode and the drain electrode.
제6항에 있어서,
상기 오믹용 금속은 Ti/Al/M/Au 순으로 측정된 구조를 가지며, 상기 M은 Ni, Ti, Pt, Mo 및 Ta 중에 하나 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
The method according to claim 6,
The ohmic metal has a structure measured in the order of Ti / Al / M / Au, wherein M is one of Ni, Ti, Pt, Mo and Ta.
제1항에 있어서,
상기 게이트 전극은 Ti, Pt, Cr, Pt/Au, Ni/Au, Ti/W 또는 플래티늄 실리사이드(Platinum Silicide)로 형성되는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
The method of claim 1,
The gate electrode may be formed of Ti, Pt, Cr, Pt / Au, Ni / Au, Ti / W, or platinum silicide.
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Patent Citations (2)

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Publication number Priority date Publication date Assignee Title
JP2006222160A (en) * 2005-02-08 2006-08-24 Nec Corp Field effect transistor and its manufacturing method
KR20080112264A (en) * 2006-03-15 2008-12-24 로무 가부시키가이샤 Side surface light emitting semiconductor element and method for manufacturing side surface light emitting semiconductor element

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