KR101303412B1

KR101303412B1 - 액정표시장치

Info

Publication number: KR101303412B1
Application number: KR1020120021738A
Authority: KR
Inventors: 정훈주; 이준호; 김영식; 임홍열; 김대현; 박경호
Original assignee: 금오공과대학교 산학협력단; 엘지디스플레이 주식회사
Priority date: 2012-03-02
Filing date: 2012-03-02
Publication date: 2013-09-05

Abstract

본 발명은 메모리 인 픽셀(MIP) 회로를 포함한 액정표시장치에 관한 것으로, 제1 게이트라인으로부터의 게이트펄스에 응답하여 데이터라인을 통해 공급되는 전압을 제1 노드에 공급하여 상기 제1 노드에 접속된 액정셀과 스토리지 커패시터에 화소 전압을 충전시키는 제1 TFT를 포함하는 기본 픽셀 회로, 및 상기 기본 픽셀 회로에 연결되어 상기 액정셀과 상기 스토리지 커패시터에 충전된 화소 전압을 샘플링하고, 샘플링한 전압을 이용하여 상기 화소 전압의 극성을 반전시키는 MIP 회로를 포함한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}

본 발명은 메모리 인 픽셀(Memory In Pixel, 이하 "MIP"라 함) 회로를 포함한 액정표시장치에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 포함한다. 이러한 액정표시장치는 동영상이나 정지영상이 입력되면 매 프레임 기간마다 그 입력 영상의 데이터전압을 각 픽셀들에 어드레싱하여 비디오 데이터를 표시한다. 이렇게 매 프레임 기간마다 각 픽셀들에 데이터를 기입하기 때문에 액정표시장치의 소비 전력을 줄이기가 어렵다.

최근에 제안되고 있는 MIP 기술은 액정표시장치의 소비 전력을 획기적으로 줄일 수 있다. MIP 기술은 매 픽셀마다 메모리를 내장하여 정지 영상이 입력될 때 메모리에 내장된 데이터전압으로 데이터를 픽셀에 재기입하기 때문에 데이터 구동회로의 소비전력을 줄일 수 있다. 이러한 MIP 기술은 저소비전력 친환경 기술로 각광받고 있지만, 개선되어야할 몇가지 문제점들이 있다. 예를 들어, 종래의 MIP 기술을 구현하기 위해서는 제조 공정 수가 많기 때문에 제조 비용이 비싸다. 또한, 종래의 MIP 기술은 메모리와 인버터 회로를 구동하여 정지영상 데이터를 업데이트할 때 데이터라인들의 전압이 변동할 수 있고, 이 경우에 데이터라인들의 전압 변동으로 인하여 소비 전력이 발생한다. 따라서, 종래의 MIP 기술은 소비전력을 줄이는데 한계가 있다.

본 발명은 제조 공정 비용을 낮추고 소비전력을 최소화할 수 있는 액정표시장치를 제공한다.

본 발명의 액정표시장치는 제1 게이트라인으로부터의 게이트펄스에 응답하여 데이터라인을 통해 공급되는 전압을 제1 노드에 공급하여 상기 제1 노드에 접속된 액정셀과 스토리지 커패시터에 화소 전압을 충전시키는 제1 TFT를 포함하는 기본 픽셀 회로, 및 상기 기본 픽셀 회로에 연결되어 상기 액정셀과 상기 스토리지 커패시터에 충전된 화소 전압을 샘플링하고, 샘플링한 전압을 이용하여 상기 화소 전압의 극성을 반전시키는 MIP 회로를 포함한다.

상기 MIP 회로는 제2 게이트라인을 통해 공급되는 제1 MIP 제어펄스에 응답하여 턴-온되어 상기 화소 전압을 샘플링 커패시터에 공급하는 제2 TFT; 제3 게이트라인을 통해 공급되는 제2 MIP 제어펄스에 응답하여 턴-온되어 상기 제1 노드와 제2 노드 사이에 전류 패스를 형성하는 제3 TFT; 및 상기 샘플링 커패시터의 전압에 응답하여 상기 제2 노드와 기저전압원 사이에 전류패스를 형성하는 제4 TFT를 포함한다.

상기 데이터라인에는 노말 모드에서 데이터 구동회로로부터 출력된 데이터전압이 공급되고, MIP 모드에서 소정의 직류 전압이 공급된다. 상기 액정셀의 공통전극에는 상기 MIP 모드에서 소정의 고전위 전압과 소정의 저전위 전압 사이에서 스윙하는 교류 전압이 공급된다.

상기 제1 MIP 제어펄스는 상기 게이트펄스에 앞서 발생되고, 상기 제2 MIP 제어펄스는 상기 게이트펄스에 이어서 발생된다.

상기 제1 TFT, 상기 제2 TFT, 상기 제3 TFT, 및 상기 제4 TFT는 n 타입 MOSFET만으로 구성되거나, p 타입 MOSFET만으로 구성된다.

상기 제1 TFT는 상기 데이터라인에 접속된 드레인전극, 상기 제1 게이트라인에 접속된 게이트전극, 및 상기 제1 노드에 접속된 소스전극을 포함한다. 상기 제2 TFT는 상기 제1 노드에 접속된 드레인전극, 상기 제2 게이트라인에 접속된 게이트전극, 및 상기 샘플링 커패시터에 접속된 소스전극을 포함한다. 상기 제3 TFT는 상기 제1 노드에 접속된 드레인전극, 제3 게이트라인에 접속된 게이트전극, 및 상기 제2 노드에 접속된 소스전극을 포함한다. 상기 제4 TFT는 상기 제2 노드에 접속된 드레인전극, 상기 샘플링 커패시터에 접속된 게이트전극, 및 상기 기저전압원에 접속된 소스전극을 포함한다. 상기 샘플링 커패시터는 상기 제2 TFT의 소스전극과 상기 제4 TFT의 게이트전극에 접속된 제1 전극, 상기 기저전압원에 접속된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 형성된 유전층을 포함한다.

상기 샘플링 커패시터에 상기 제2 MIP 제어펄스에 동기되는 보상펄스가 공급된다.

상기 제1 TFT는 상기 데이터라인에 접속된 드레인전극, 상기 제1 게이트라인에 접속된 게이트전극, 및 상기 제1 노드에 접속된 소스전극을 포함한다. 상기 제2 TFT는 상기 제1 노드에 접속된 드레인전극, 상기 제2 게이트라인에 접속된 게이트전극, 및 상기 샘플링 커패시터에 접속된 소스전극을 포함한다. 상기 제3 TFT는 상기 제1 노드에 접속된 드레인전극, 제3 게이트라인에 접속된 게이트전극, 및 상기 제2 노드에 접속된 소스전극을 포함한다. 상기 제4 TFT는 상기 제2 노드에 접속된 드레인전극, 상기 샘플링 커패시터에 접속된 게이트전극, 및 상기 기저전압원에 접속된 소스전극을 포함한다. 상기 샘플링 커패시터는 상기 제2 TFT의 소스전극과 상기 제4 TFT의 게이트전극에 접속된 제1 전극, 상기 보상펄스가 공급되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 형성된 유전층을 포함한다.

종래 기술은 MIP 기술을 구현하기 위하여 MIP 회로 내의 TFT들을 CMOS(Complementary metal oxide semiconductor) 소자들로 형성할 수 있다. CMOS 소자는 LTPS(Temperature Poly-Slicon) 공정으로 제조되므로 제조 공정 비용이 비싸다. CMOS 소자들은 하나의 기판에 함께 형성된 n 타입 MOSFET(Metal oxide semiconductor Field-effect transistor)와 p 타입 MOSFET를 포함한다. 이에 비하여, 본 발명은 기본 픽셀 회로와 MIP 회로 내의 모든 TFT들을 단일 타입의 MOSFET 구조로 제작할 수 있으므로 제조 비용을 낮출 수 있다.

종래 기술은 MIP 모드에서 데이터라인들의 전압이 변동될 수 있고, 이로 인하여 소비 전력을 줄이는데 한계가 있었다. 이에 비하여, 본 발명은 MIP 모드에서 데이터라인들의 전압이 제1 전압으로 고정되므로 종래 기술에 비하여 소비전력을 더 낮출 수 있다.

도 1은 본 발명의 제1 실시예에 따른 액정표시장치의 픽셀을 보여 주는 등가 회로도이다.
도 2a 및 도 2b는 도 1에 도시된 MIP 회로의 동작을 보여 주는 파형도들이다.
도 3은 TFT의 기생용량으로 인한 화소 전압의 변동 예를 보여 주는 파형도이다.
도 4는 본 발명의 제2 실시예에 따른 액정표시장치의 픽셀을 보여 주는 등가 회로도이다.
도 5a 및 도 5b는 도 4에 도시된 MIP 회로의 동작을 보여 주는 파형도들이다.
도 6은 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 7은 노말 모드와 MIP 모드에서 도 6에 도시된 액정표시장치의 동작을 보여 주는 파형도이다.
도 8은 노말 모드와 MIP 모드에서 게이트펄스와 데이터를 상세히 보여 주는 파형도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1을 참조하면, 본 발명의 액정표시장치는 MIP 회로(10)를 내장한 픽셀(101)을 포함한다. 픽셀들(101) 각각은 컬러 구현을 위하여 RGB 서브픽셀들을 포함할 수 있고, 서브픽셀들 각각은 MIP 회로(10)를 포함한다.

픽셀(101)은 제1 TFT(T1), 액정셀(Clc), 및 스토리지 커패시터(Cst)를 포함한 기본 픽셀 회로와, 기본 픽셀 회로에 연결된 MIP 회로(10)를 포함한다. 픽셀(101) 내에 형성된 모든 TFT들(T1~T4)은 n 타입 MOSFET 만으로 혹은 p 타입 MOSFET로 구현된다. 실시예에서 TFT들(T1~T4)은 n 타입 MOSFET로 예시되었지만 p 타입 MOSFET로 구현될 수 있다.

제1 TFT(T1)는 데이터라인(102)과 게이트라인(103)의 교차부에 형성된다. 제1 TFT(T1)는 게이트펄스(또는 스캔펄스)에 응답하여 데이터라인(102)의 전압을 제1 노드(n1)에 공급한다. 제1 TFT(T1)는 데이터라인(102)에 접속된 드레인전극, 게이트라인(103)에 접속된 게이트전극, 및 제1 노드(n1)에 접속된 소스전극을 포함한다. 액정셀(Clc)은 제1 노드(n1)를 통해 제1 TFT(T1)의 소스전극에 연결된 화소전극, 공통전압(Vcom)이 공급되는 공통전극, 및 그 전극들 사이에 형성된 액정층을 포함한다. 액정셀(Clc)의 액정분자들은 화소전극과 공통전극 사이의 전계에 따라 구동하여 액정표시패널을 통과하는 광량을 조절한다. 스토리지 커패시터(Cst)는 제1 노드(n1)에 연결되어 액정셀(Clc)의 전압을 유지한다. 기본 픽셀 회로는 픽셀의 기본 구성요소로서, 데이터라인을 통해 공급되는 데이터전압을 충전하여 MIP 회로(10) 없이 이미지를 표시할 수 있다. 노말 모드에서, 픽셀 회로에서 MIP 회로(10)는 동작하지 않고 기본 픽셀 회로만 동작하여 입력 영상의 이미지를 풀 컬러로 표시한다. 기본 픽셀 회로는 노말 모드에서 데이터라인(102)을 통해 입력되는 비디오 데이터의 정극성/부극성 데이터전압을 액정셀(Clc)에 충전시킨다.

노말 모드에서 데이터라인(102)에 정극성/부극성 데이터전압이 공급되고, MIP 모드에서 데이터라인에 소정의 제1 전압으로 설정된 직류 전압이 공급된다. 제1 전압은 도 1과 같이 5V 전압으로 설정될 수 있으나 이에 한정되지 않고 0V 보다 높은 정극성 전압으로 설정될 수 있다.

MIP 모드에서 기본 픽셀 회로에 충전된 정지 영상의 데이터 전압은 그 극성이 MIP 회로(10)에 의해 주기적으로 반전된다. MIP 모드는 액정표시장치가 장착된 정보 단말기가 정지 영상(still image)을 표시하는 동작 모드이다. 정지 영상은 입력 영상의 분석 결과에 따라 검출된 정지 영상이거나, 입력 영상과 무관하게 메모리에 미리 저장된 정지 영상 데이터일 수 있다. MIP 모드는 화이트 계조(white gray scale 또는 밝은 계조)와 블랙 계조(black gray scale 또는 어두운 계조)을 포함한 2 개의 계조 만으로 정지 영상 데이터를 액정표시장치의 픽셀들(101)에 표시한다. 노말 모드는 외부로부터 영상이 입력될 때 그 영상을 풀 컬러로 재현하기 위하여 액정표시장치의 픽셀들에 표현 가능한 모든 계조 수로 입력 영상 데이터를 표시한다. 예를 들어, 입력 영상이 8 bit 데이터일 때, 노말 모드에서 입력 영상 데이터는 256 개의 계조로 표시될 수 있다.

MIP 회로(10)는 도시하지 않은 타이밍 콘트롤러의 제어 하에 MIP 모드에서 동작하고 노말 모드에서 동작하지 않는다. MIP 회로(10)는 기본 픽셀 회로의 액정셀(Clc)에 충전된 화소 전압(Vp)을 메모리 즉, 샘플링 커패시터(Cm)에 샘플링하여 저장하고, 샘플링 커패시터(Cm)의 전압을 이용하여 화소 전압(Vp)의 극성을 반전시킨다. MIP 회로(10)는 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 및 샘플링 커패시터(Cm)를 포함한다.

제2 TFT(T2)는 제1 MIP 제어펄스(STG)에 응답하여 턴-온(turn-on)되어 제1 노드(n1)의 화소 전압(Vp)을 샘플링 커패시터(Cm)에 공급한다. 제2 TFT(T2)는 제1 노드(n1)에 접속된 드레인전극, 제1 MIP 제어펄스(STG)가 공급되는 게이트전극, 및 샘플링 커패시터(Cm)에 접속된 소스전극을 포함한다.

제3 TFT(T3)는 제2 MIP 제어펄스(WRT)에 응답하여 턴-온되어 제1 노드(n1)를 제2 노드(n2)에 접속하여 제1 노드(n1)와 제2 노드(n2) 사이에 전류 패스를 형성한다. 제3 TFT(T3)는 제1 노드(n1)에 접속된 드레인전극, 제2 MIP 제어펄스(WRT)가 인가되는 게이트전극, 및 제2 노드(n2)에 접속된 소스전극을 포함한다.

제4 TFT(T4)는 샘플링 커패시터(Cm)의 전압(Vm)에 따라 온/오프(on/off)되어 제2 노드(n2)와 기저전압원(GND) 사이의 전류패스를 스위칭한다. 제4 TFT(T4)는 샘플링 커패시터(Cm)의 전압이 제1 전압일 때 턴-온되어 제2 노드(n2)와 기저전압원(GND) 사이에 전류패스를 형성한다. 제4 TFT(T4)는 제2 노드(n2)에 접속된 드레인전극, 샘플링 커패시터(Cm)에 접속된 게이트전극, 및 기저전압원(GND)에 접속된 소스전극을 포함한다. 제3 및 제4 TFT(T3, T4)는 MIP 모드에서 제2 MIP 제어신호(WRT)와 샘플링 커패시터(Cm)의 전압(Vm)에 따라 온/오프되어 화소전압(Vp)의 극성을 반전시키는 인버터(inverter)로 동작한다.

샘플링 커패시터(Cm)는 제2 TFT(T2)가 턴-온될 때 화소 전압(Vp)을 저장하는 메모리이다. 또한, 샘플링 커패시터(Cm)는 제4 TFT(T4)를 제어한다. 샘플링 커패시터(Cm)의 제1 전극은 제2 TFT(T2)의 소스전극과 제4 TFT(T4)의 게이트전극에 접속되고, 샘플링 커패시터(Cm)의 제2 전극은 기저전압원(GND)에 접속된다. 샘플링 커패시터(Cm)의 제1 및 제2 전극들 사이에는 유전층이 형성된다.

도 2a 및 도 2b는 MIP 회로(10)의 동작을 보여 주는 파형도들이다.

공통전압(Vcom)은 MIP 모드에서 소정 시간 주기로 극성이 전위가 변하는 교류 전압으로 발생된다. 소정 시간은 1 프레임 기간(1F)일 수 있다. 공통전압(Vcom)은 MIP 모드에서 소정의 고전위 전압과 소정의 저전위 전압 사이에서 스윙하는 교류 전압으로 발생된다. 고전위 전압은 제1 전압과 같은 전압으로 발생되거나, 제1 전압과 다른 전압으로 발생될 수 있다. 저전위 전압은 제1 전압 보다 낮은 제2 전압으로 발생되거나, 제1 전압 보다 낮고 제2 전압과 다른 전압으로 발생될 수 있다. 제1 전압은 도 2와 같이 5V이고, 제2 전압은 제1 전압 보다 낮은 전압 예를 들어 0V일 수 있으나, 이에 한정되지 않는다. 제1 및 제2 전압은 액정표시패널의 패널 특성이나 구동 방식에 따라 변경될 수 있다.

제1 MIP 제어펄스(STG)는 화소 전압(Vm) 즉, 화소 정보를 샘플링 커패시터(Cm)에 저장하는 타이밍을 제어한다. 샘플링 커패시터(Cm)는 제1 MIP 제어펄스(STG)가 발생될 때 화소 전압(Vp)을 저장한다.

게이트펄스(GATE)는 데이터라인(102)을 통해 공급되는 제1 전압이 제1 노드(n1)에 연결된 액정셀(Clc)과 스토리지 커패시터(Cst)에 저장되는 타이밍을 제어한다.

공통전압(Vcom)의 전위는 제1 MIP 제어펄스(STG)의 폴링 에지(falling edge) 이후에 변한다. 게이트펄스(GATE)는 공통전압(Vcom)이 변화된 이후에 발생된다. 따라서, 게이트펄스(GATE)는 제1 MIP 제어펄스(STG)에 이어서 발생되고, 제2 MIP 제어펄스(WRT)에 앞서 발생된다. 제1 MIP 제어펄스(STG)의 폴링 에지는 공통전압(Vcom)의 전위 변화 시점 이전에 위치하고, 게이트펄스(GATE)의 라이징 에지(rising edge)는 공통전압(Vcom)의 전위 변화 시점 이후에 위치한다.

제2 MIP 제어펄스(WRT)는 게이트펄스(GATE)에 이어서 발생된다. 제2 MIP 제어펄스(WRT)과 샘플링 커패시터(Cm)의 전압(Vm)은 화소 전압(Vp)의 극성을 반전시킨다.

도 2a 및 도 2b에서 "1F"는 1 프레임 기간을 의미한다. 따라서, 공통전압(Vcom)의 전위는 1 프레임 기간(1F) 주기로 반전된다. 하나의 픽셀(101)에 순차적으로 인가되는 제1 MIP 제어신호펄스(STG), 게이트펄스(GATE), 및 제2 MIP 제어펄스(WRT) 각각의 주기는 1 프레임 기간으로 설정될 수 있다.

픽셀들(101) 각각은 MIP 모드에서 2 개의 계조 중 어느 한 계조를 표현한다. MIP 모드의 초기에 표시하고자 하는 정지 영상 이미지에 따라 픽셀들(101) 각각에는 그 정지 영상 이미지를 2 개의 계조 중 어느 한 계조로 기입된다. 액정표시패널이 노말리 블랙 모드(Normally black mode)로 동작하면, 액정셀(Clc)에 충전되는 화소 전압(Vp)이 클수록 액정표시패널의 광 투과율이 높아진다. 액정표시패널이 노말리 화이트 모드(Normally white mode)로 동작하면, 액정셀(Clc)에 충전되는 화소 전압(Vp)이 클수록 액정표시패널의 광 투과율이 낮아진다. 액정표시장치가 노말리 블랙 모드로 동작한다고 가정할 때, 도 2a 및 도 2b에서 "Vp=H"는 공통전압(Vcom)과의 전위차가 큰 화소전압으로서 화이트 계조의 화소 전압이다. 도 2a 및 도 2b에서, "Vp=L"는 공통전압(Vcom)과의 전위차가 작은 화소전압으로서 블랙 계조의 화소 전압이다. 노말리 화이트 모드에서, "Vp=H"는 블랙 계조의 화소 전압이고, "Vp=L"는 화이트 계조의 화소 전압이다. 이하에서, 노말리 블랙 모드를 가정하여 "Vp=H"를 화이트 계조의 화소 전압으로, "Vp=L"을 블랙 계조의 화소 전압으로 설명하기로 한다.

MIP 모드에서 화이트 계조 데이터가 기입된 픽셀(101)의 MIP 모드 동작은 도 2a와 같다.

도 1 및 도 2a를 참조하면, 제1 MIP 제어펄스(STG)가 발생되면 제2 TFT(T2)가 턴-온되어 제1 전압(5V)의 화소 전압(Vp)이 샘플링 커패시터(Cm)에 저장된다.

제1 MIP 제어펄스(STG)에 이어서, 게이트펄스(GATE)가 발생된다. 게이트펄스(GATE)가 발생되면, 제1 TFT(T1)가 턴-온되어 데이터라인(102)을 통해 공급되는 제1 전압(5V)이 제1 노드(n1)에 공급된다. 게이트펄스(GATE)가 발생될 때 화소 전압(Vp)은 제1 전압(5V)이다. 이 때, 샘플링 커패시터(Cm)의 전압(Vm)은 제1 전압(5V)을 유지한다.

게이트펄스(GATE)에 이어서, 제2 MIP 제어펄스(WRT)가 발생된다. 제2 MIP 제어펄스(WRT)는 제3 TFT(T3)를 턴-온시킨다. 이 때, 샘플링 커패시터(Cm)의 전압(Vm)이 제1 전압(5V)이므로 제4 TFT(T4)가 턴-온되고, 화소 전압(Vp)은 제3 및 제4 TFT(T3, T4)를 통해 기저전압원(GND)으로 방전되어 기저전압(GND=0V)까지 낮아진다. 화소 전압(Vp)은 제2 MIP 제어펄스(WRT)가 발생될 때 그 극성이 반전된다. 화이트 계조 데이터가 기입된 픽셀(101)에서, 제2 MIP 제어펄스(WRT)가 발생될 때 샘플링 커패시터(Cm)의 전압이 제1 전압(5V)이면 제4 TFT(T4)가 턴-온되어 화소 전압(Vp)은 기저전압(GND=0V)까지 낮아진다. 반면에, 샘플링 커패시터(Cm)의 전압이 제2 전압(0V)이면 제4 TFT(T4)가 턴-오프되어 화소 전압(Vp)은 데이터라인(102)을 통해 공급되는 제1 전압(5V)에 의해 제1 전압(5V)을 충전한다. 화소 전압(Vp)이 제1 전압(5V)일 때 정극성 전압이고, 제2 전압(0V)일 때 부극성 전압이다. 따라서, 화소 전압(Vp)의 극성은 제2 MIP 제어펄스(WRT)가 발생될 때마다 반전되고, 샘플링 커패시터(Cm)의 전압(Vm)의 극성과는 상반된 극성으로 변한다.

MIP 모드에서 블랙 계조 데이터가 기입된 픽셀(101)의 MIP 모드 동작은 도 2b와 같다.

도 1 및 도 2b를 참조하면, 제1 MIP 제어펄스(STG)가 발생되면 제2 TFT(T2)가 턴-온되어 제2 전압(0V)의 화소 전압(Vp)이 샘플링 커패시터(Cm)에 저장된다.

제1 MIP 제어펄스(STG)에 이어서, 게이트펄스(GATE)가 발생된다. 게이트펄스(GATE)가 발생되면, 제1 TFT(T1)가 턴-온되어 데이터라인(102)을 통해 공급되는 제1 전압(5V)이 제1 노드(n1)에 공급된다. 따라서, 게이트펄스(GATE)가 발생될 때 화소 전압(Vp)은 제1 전압(5V)으로 상승된다. 이 때, 샘플링 커패시터(Cm)의 전압(Vm)은 제2 전압(0V)을 유지한다.

게이트펄스(GATE)에 이어서, 제2 MIP 제어펄스(WRT)가 발생된다. 제2 MIP 제어펄스(WRT)는 제3 TFT(T3)를 턴-온시킨다. 이 때, 제4 TFT(T4)는 샘플링 커패시터(Cm)의 전압(Vm)이 제2 전압(0V)이므로 오프 상태를 유지하고 있으므로 화소 전압(Vp)은 제1 전압(5V)이다. 블랙 계조 데이터가 기입된 픽셀(101)에서, 제2 MIP 제어펄스(WRT)가 발생될 때 샘플링 커패시터(Cm)의 전압이 제1 전압(5V)이면 제4 TFT(T4)가 턴-온되어 화소 전압(Vp)은 기저전압(GND=0V)까지 낮아진다. 반면에, 샘플링 커패시터(Cm)의 전압이 제2 전압(0V)이면 제4 TFT(T4)가 턴-오프되어 화소 전압(Vp)은 데이터라인(102)을 통해 공급되는 제1 전압(5V)에 의해 제1 전압(5V)을 충전한다. 따라서, 화소 전압(Vp)의 극성은 제2 MIP 제어펄스(WRT)가 발생될 때마다 반전되고, 샘플링 커패시터(Cm)의 전압(Vm)의 극성과는 상반된 극성으로 변한다.

TFT들(T1~T4)은 비정질 실리콘(A-Si, Amorphous silicom) 박막을 반도체 채널로 적용하거나 폴리 실리콘(Poly Silicon) 박막을 반도체 채널로 적용할 수 있다. 비정질 실리콘 TFT는 일반적으로 소스와 드레인 아래에 게이트가 위치하는 보텀 게이트(bottom gate) 구조를 가진다. 보텀 게이트 구조의 TFT는 소스-드레인과 게이트간의 중첩 면적이 비교적 크기 때문에 그들 사이에 기생용량이 크다. 이 경우에, MIP 모드에서 TFT의 기생용량(Cgs)으로 인하여 게이트펄스가 발생될 때 화소 전압(Vp)과 샘플링 커패시터(Cm)의 전압(Vm)이 도 3과 같이 피드스루(Feed-through, 또는 킥백 전압(Kick-back)) 전압(ΔVp) 만큼 변동될 수 있고 그 결과, MIP 회로(10)가 오동작할 수 있다. ΔVp = 2V 라고 가정하면, 도 3과 같이 제1 TFT(T1)의 게이트-소스 간 기생용량(Cgs)으로 인하여 샘플링 커패시터(Cm)에 충전된 제1 전압이 5V로부터 3V로 낮아질 수 있고 또한, 샘플링 커패시터(Cm)의 전압이 제2 전압일 때 0V 보다 낮은 -2V 전압으로 낮아질 수 있다. 따라서, 기생용량이 비교적 큰 비정질 실리콘 TFT으로 TFT들(T1~T4)을 제작하는 경우에 ΔVp로 인한 샘플링 커패시터(Cm)의 전압 변동을 보상하여 MIP 회로(10)의 동작을 안정화할 필요가 있다. 도 4 내지 도 5b는 기생용량이 비교적 큰 비정질 실리콘 TFT으로 TFT들(T1~T4)을 제작하는 경우에 ΔVp로 인한 샘플링 커패시터(Cm)의 전압 변동을 보상하는 방안을 포함한 제2 실시예이다.

MIP 회로(10)가 동작 할 때 ΔVp는 수학식 1과 같다.

여기서, ΔVg는 게이트 하이 전압과 게이트 로우 전압의 차를 의미한다.

비정질 실리콘 TFT의 기생 용량이 작으면, 도 1 내지 도 2b와 같은 제1 실시예에서도 MIP 회로(10)가 안정하게 동작할 수 있다.

한편, 폴리 실리콘 TFT는 일반적으로 소스와 드레인 위에 게이트가 위치하는 탑 게이트(top gate) 구조를 가진다. 폴리 실리콘 TFT는 게이트 패턴을 통해 폴리 실리콘 박막에 불순물을 도핑하므로 소스-드레인과, 게이트 사이의 기생 용량이 매우 작다. 따라서, 폴리 실리콘 TFT로 TFT들(T1~T4)을 제작하는 경우에 ΔVp가 작기 때문에 샘플링 커패시터(Cm)의 전압 변동이 작아서 도 1 내지 도 2b와 같은 제1 실시예에서도 MIP 회로(10)가 안정하게 동작할 수 있다.

도 4는 본 발명의 제2 실시예에 따른 액정표시장치의 픽셀을 보여 주는 등가 회로도이다. 도 5a 및 도 5b는 도 4에 도시된 MIP 회로의 동작을 보여 주는 파형도들이다.

도 4 내지 도 5b를 참조하면, 본 발명의 액정표시장치는 MIP 회로(20)를 포함한 픽셀(201)을 포함한다. 픽셀들(201) 각각은 컬러 구현을 위하여 RGB 서브픽셀들을 포함할 수 있고, 서브픽셀들 각각은 MIP 회로(20)를 포함한다.

픽셀(201)은 제1 TFT(T1), 액정셀(Clc), 및 스토리지 커패시터(Cst)를 포함한 기본 픽셀 회로와, 기본 픽셀 회로에 연결된 MIP 회로(20)를 포함한다. 픽셀(201) 내에 형성된 모든 TFT들(T1~T4)은 n 타입 MOSFET 만으로 혹은, p 타입 MOSFET 만으로 구현된다. 제2 실시예는 제1 실시예와 비교할 때 샘플링 커패시터(Cm)의 기준전압이 다른 것을 제외하면 전술한 제1 실시예와 실질적으로 동일하다. 따라서, 기본 픽셀 회로와, 샘플링 커패시터(Cm)를 제외한 MIP 회로(20)의 다른 구성요소들에 대한 상세한 설명을 생략하기로 한다.

샘플링 커패시터(Cm)는 제2 TFT(T2)가 턴-온될 때 화소 전압(Vp)을 저장하는 메모리이다. 또한, 샘플링 커패시터(Cm)는 제4 TFT(T4)를 제어한다. 샘플링 커패시터(Cm)의 제1 전극은 제2 TFT(T2)의 소스전극과 제4 TFT(T4)의 게이트전극에 접속되고, 샘플링 커패시터(Cm)의 제2 전극에는 보상펄스(COMP)가 공급된다. 샘플링 커패시터(Cm)의 제1 및 제2 전극들 사이에는 유전층이 형성된다.

샘플링 커패시터(Cm)에 인가되는 보상펄스(COMP)는 제2 MIP 제어펄스(WRT)에 동기한다. 따라서, 보상펄스(COMP)는 제1 MIP 제어펄스(STG)가 하이전압에서 로우 전압으로 변화할 때 제1 TFT(T1)의 기생용량(Cgs)으로 인한 ΔVp 전압을 보상한다. 이를 위하여, 보상펄스(COMP)의 전압은 액정표시패널의 전기적 특성 검사 공정에서 측정된 ΔVp 전압이나 그와 가까운 전압으로 설정될 수 있다.

제4 TFT(T4)의 문턱전압은 액정표시패널 위치에 따라 또는 사용 시간이 경과됨에 따라 변동될 수 있다. 보상펄스(COMP)의 전압은 제4 TFT(T4)의 문턱전압 변동분 만큼 설정되어 제4 TFT(T4)의 문턱전압 변동을 보상할 수 있다. ΔVp 전압과 제4 TFT(T4)의 문턱 전압 변동을 보상하기 위하여, 보상펄스(COMP)의 전압은 ΔVp 전압과 제4 TFT(T4)의 문턱 전압 변동분 만큼의 전압이 더해진 전압으로 설정될 수 있다. 여기서, 제4 TFT(T4)의 문턱 전압 변동분은 액정표시패널의 위치에 따라 혹은 사용 시간이 경과됨에 따라 적응적으로 조절될 수 있다.

MIP 모드에서 화이트 계조 데이터가 기입된 픽셀(201)의 MIP 모드 동작은 도 5a와 같다.

도 4 및 도 5a를 참조하면, 제1 MIP 제어펄스(STG)가 발생되면 제2 TFT(T2)가 턴-온되어 제1 전압(5V)의 화소 전압(Vp)이 샘플링 커패시터(Cm)에 저장되고, 제2 TFT(T2)가 턴-오프될 때 피드스루(Feed-through)에 의해 샘플링 커패시터(Cm)에 저장된 전압이 변동한다.

제1 MIP 제어펄스(STG)에 이어서, 게이트펄스(GATE)가 발생된다. 게이트펄스(GATE)가 발생되면, 제1 TFT(T1)가 턴-온되어 데이터라인(102)을 통해 공급되는 제1 전압(5V)이 제1 노드(n1)에 공급된다. 게이트펄스(GATE)가 발생될 때 화소 전압(Vp)은 제1 전압(5V)이다. 이 때, 샘플링 커패시터(Cm)의 전압(Vm)은 그대로 유지된다.

게이트펄스(GATE)에 이어서, 제2 MIP 제어펄스(WRT)와 보상펄스(COMP)가 발생된다. 제2 MIP 제어펄스(WRT)는 제3 TFT(T3)를 턴-온시킨다. 이 때, 보상펄스(COMP)가 인가될 때 샘플링 커패시터(Cm)의 전압은 그 보상펄스(COMP)의 전압만큼 상승하여 샘플링 커패시터(Cm)의 전압(Vm)이 제1 전압(5V)이 되고 제4 TFT(T4)가 턴-온되어 화소 전압(Vp)은 제3 및 제4 TFT(T3, T4)를 통해 기저전압원(GND)으로 방전되어 기저전압(GND=0V)까지 낮아진다. 화소 전압(Vp)은 제2 MIP 제어펄스(WRT)와 보상펄스(COMP)가 발생될 때 그 극성이 반전된다. 샘플링 커패시터(Cm)의 전압은 보상펄스(COMP)가 인가될 때 그 보상펄스(COMP)의 전압만큼 상승한다. MIP 모드에서 화이트 계조 데이터가 기입된 픽셀(201)에서, 제2 MIP 제어펄스(WRT)와 보상펄스(COMP)가 발생될 때 샘플링 커패시터(Cm)의 전압이 제1 전압(5V)이면 제4 TFT(T4)가 턴-온되어 화소 전압(Vp)은 기저전압(GND=0V)까지 낮아진다. 반면에, 샘플링 커패시터(Cm)의 전압이 제2 전압(0V)이면 제4 TFT(T4)가 턴-오프되어 화소 전압(Vp)은 데이터라인(102)을 통해 공급되는 제1 전압(5V)에 의해 제1 전압(5V)으로 유지된다.

MIP 모드에서 블랙 계조 데이터가 기입된 픽셀(201)의 MIP 모드 동작은 도 5b와 같다.

도 4 및 도 5b를 참조하면, 제1 MIP 제어펄스(STG)가 발생되면 제2 TFT(T2)가 턴-온되어 제2 전압(0V)의 화소 전압(Vp)이 샘플링 커패시터(Cm)에 저장되고 TFT(T2)가 턴-오프될 때 피드 스루(Feed-through)에 의해 샘플링 커패시터(Cm)에 저장된 전압이 변동된다.

제1 MIP 제어펄스(STG)에 이어서, 게이트펄스(GATE)가 발생된다. 게이트펄스(GATE)가 발생되면, 제1 TFT(T1)가 턴-온되어 데이터라인(102)을 통해 공급되는 제1 전압(5V)이 제1 노드(n1)에 공급된다. 게이트펄스(GATE)가 발생될 때 화소 전압(Vp)은 제1 전압(5V)으로 상승된다. 이 때, 샘플링 커패시터(Cm)의 전압(Vm)은 그대로 유지된다.

게이트펄스(GATE)에 이어서, 제2 MIP 제어펄스(WRT)와 보상펄스(COMP)가 발생된다. 제2 MIP 제어펄스(WRT)는 제3 TFT(T3)를 턴-온시킨다. 이 때, 보상펄스(COMP)가 인가될 때 샘플링 커패시터(Cm)의 전압은 그 보상펄스(COMP)의 전압만큼 상승하여 샘플링 커패시터(Cm)의 전압(Vm)이 제2 전압(0V)이 되고 제4 TFT(T4)가 턴-오프되어 화소 전압(Vp)은 제1 전압(5V)이다. 샘플링 커패시터(Cm)의 전압은 보상펄스(COMP)가 인가될 때 그 보상펄스(COMP)의 전압만큼 상승한다. 블랙 계조 데이터가 기입된 픽셀(201)에서, 제2 MIP 제어펄스(WRT)와 보상펄스(COMP)가 발생될 때 샘플링 커패시터(Cm)의 전압이 제1 전압(5V)이면 제4 TFT(T4)가 턴-온되어 화소 전압(Vp)은 기저전압(GND=0V)까지 낮아진다. 반면에, 샘플링 커패시터(Cm)의 전압이 제2 전압(0V)이면 제4 TFT(T4)가 턴-오프되어 화소 전압(Vp)은 데이터라인(102)을 통해 공급되는 제1 전압(5V)에 의해 제1 전압(5V)으로 유지된다. 따라서, 화소 전압(Vp)의 극성은 제2 MIP 제어펄스(WRT)와 보상펄스(COMP)가 발생될 때마다 반전되고, 샘플링 커패시터(Cm)의 전압(Vm)의 극성과는 상반된 극성으로 변한다.

제1 MIP 제어펄스(STG), 게이트펄스(GATE), 제2 MIP 제어펄스(WRT), 및 샘플링 커패시터(Cm)의 보상펄스(COMP)는 액정표시패널의 각 라인마다 도 2 및 도 5와 같이 픽셀들(101/201)에 인가된다. 또한, 이 펄스들(STG, GATE, WRT, COMP)은 액정표시패널의 라인들에 순차적으로 인가된다. 이러한 펄스들(STG, GATE, WRT, COMP)은 도 6과 같이 액정표시패널(100)의 게이트라인들(103)을 통해 픽셀들(101/201)에 공급된다.

도 6은 본 발명의 실시예에 따른 액정표시장치를 나타낸다.

도 6 내지 도 8을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(120), 데이터 구동회로(112), 게이트 구동회로(114), MIP 전원 스위치들(S1) 등을 포함한다.

본 발명의 액정표시장치는 노말 모드에서 데이터 구동회로(112)를 이용하여 입력 영상 데이터를 표시한다. 본 발명의 액정표시장치는 MIP 모드로 동작할 때 데이터 구동회로를 디스에이블(disable)시키고 MIP 전원 스위치들(S1)을 통해 데이터라인들(102)에 제1 전압을 공급하여 미리 설정된 정지 영상 데이터를 표시한다. 이러한 액정표시장치는 소비전력을 줄이기 위하여 반투과형 액정표시장치, 반사형 액정표시장치 중 어느 하나로 구현된다. 반투과형 액정표시장치에는 액정표시패널(100)의 아래에 배치되어 액정표시패널(100)에 빛을 조사하는 백라이트 유닛(Backlight unit)이 필요하다. 반투과형 액정표시장치는 백라이트 유닛을 소등하고 반사 모드로 동작할 수 있다. 반사형 액정표시장치는 반사 모드만으로 동작하여 외부 광을 반사하여 영상을 표시하므로 백라이트 유닛을 포함하지 않는다. 본 발명의 액정표시장치는 MIP 모드에서 백라이트 유닛이 필요없는 반사 모드로 동작하고, 노말 모드에서 백라이트 유닛이 점등될 수 있다.

액정표시패널(100)은 서로 대향하는 상부 기판 및 하부 기판, 그 기판들 사이에 형성된 액정층을 포함한다. 액정표시패널(100)은 데이터라인들(102)과 게이트라인들(103)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들(101/201)을 포함한다. 픽셀들(101) 각각은 R(Red), G(Green), 및 B(Blue)의 3원색 서브 픽셀들을 포함하거나 RGB 서브픽셀에 더하여 화이트 서브픽셀을 더 포함할 수 있다. 픽셀들(101/201) 각각은 도 1 및 도 4와 같이 구성된다. 픽셀들(101/201)의 구조와 동작은 도 1 내지 도 5의 실시예들에서 전술한 바와 같다.

액정표시패널(100)의 하부 기판에는 데이터라인들(102), 게이트라인들(103), TFT들(T1~T4), 액정셀(Clc)의 화소 전극, 스토리지 커패시터(Cst), MIP 회로(10/20) 등을 포함한 TFT 어레이가 형성된다. 게이트라인들(103)은 게이트펄스(GATE)가 공급되는 제1 게이트라인들, 제1 MIP 제어펄스(STG)가 공급되는 제2 게이트라인들, 및 제2 MIP 제어펄스(WRT)가 공급되는 제3 게이트라인들을 포함한다. 또한, 게이트라인들(103)은 보상펄스(COMP)가 공급되는 제4 게이트라인들을 더 포함할 수 있다.

액정표시패널(100)의 상부 기판에는 블랙매트릭스, 컬러필터 등을 포함한 컬러필터 어레이가 형성된다. 공통전극은 액정층을 사이에 두고 액정셀(Clc)의 화소전극과 대향하며 공통전압(Vcom)이 인가되고, 상부 기판 및/또는 하부 기판에 형성될 수 있다.

액정표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 접착되고, 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 하부 기판과 상부 기판 사이에는 액정셀(Clc)의 셀갭(Cell gap)을 유지하기 위한 컬럼 스페이서(Column spacer)가 형성될 수 있다.

액정표시패널의 액정 모드는 TN(Twisted Nematic), VA(Vertical Alignment) 등과 같은 수직 전계 모드, IPS(In Plane Switching), FFS(Fringe Field Switching) 등과 같은 수평 전계 모드 등 기존의 어떠한 액정 모드로도 구현될 수 있다.

타이밍 콘트롤러(120)는 노말 모드에서 외부의 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(120)는 노말 모드에서 호스트 시스템로부터 입력되는 디지털 비디오 데이터(RGB)를 그대로 데이터 구동회로(112)에 전송한다. 타이밍 콘트롤러(120)는 MIP 모드의 초기 1 프레임 기간에 정지 영상 데이터를 데이터 구동회로(112)에 전송한다. 정지 영상은 입력 영상의 분석 결과에 따라 검출된 정지 영상이거나, 입력 영상과 무관하게 내장 메모리에 미리 저장된 정지 영상 데이터일 수 있다. 타이밍 콘트롤러(120)는 공지된 영상 분석 알고리즘에 기초하여 입력 영상을 분석하여 그 입력 영상이 동영상 데이터인지 아니면 정지영상 데이터인지를 판단할 수 있다.

타이밍 콘트롤러(120)는 호스트 시스템으로부터 입력되는 모드신호(도시하지 않음)에 따라 데이터 구동회로(112), 게이트 구동회로(114), 및 MIP 전원 스위치들(S1)의 동작을 노말 모드 또는 MIP 모드로 제어한다.

타이밍 콘트롤러(120)는 호스트 시스템으로부터 입력 영상과 동기되어 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 수신한다. 타이밍 콘트롤러(120)는 외부 타이밍 신호를 바탕으로 데이터 구동회로(112)와 게이트 구동회로(114)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(114)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(CG)와, 데이터 구동회로(112)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호(CS)를 포함한다. 또한, 타이밍 콘트롤러(120)는 MIP 모드에서만 전원 스위치들(S1)을 턴-온시키는 전원 제어신호(Cmip)를 발생한다.

데이터 구동회로(112)는 노말 모드에서 타이밍 콘트롤러(120)의 제어 하에 입력 영상의 디지털 비디오 데이터(RGB)를 샘플링하고 래치한다. 데이터 구동회로(112)는 노말 모드에서 디지털 비디오 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 픽셀들(101/201)에 충전될 정극성/부극성 데이터전압을 출력하여 그 데이터전압을 데이터라인들(102)에 공급한다. 그리고 데이터 구동회로(112)는 노말 모드에서 타이밍 콘트롤러(120)의 제어 하에 데이터라인들(102)로 출력되는 데이터전압들의 극성을 반전시킨다.

데이터 구동회로(112)는 MIP 모드의 초기 1 프레임 기간에 타이밍 콘트롤러(120)로부터 입력되는 정지 영상의 디지털 비디오 데이터를 샘플링하고 래치한다. 데이터 구동회로(112)는 MIP 모드의 초기 1 프레임 기간에 정지 영상의 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 데이터라인들(102)로 출력한다. 데이터 구동회로(112)는 MIP 모드의 초기 1 프레임 기간에 정지 영상의 데이터 전압을 출력한 후에 디스에이블되어 어떠한 데이터전압도 출력하지 않는다. 따라서, 데이터 구동회로(112)의 출력 채널들은 MIP 모드에서 하이 임피던스(High impedence) 상태로 된다. MIP 모드에서 픽셀들(101/201)에 기입된 데이터 전압의 극성은 전술한 바와 같이 MIP 회로(10/20)에 의해 1 프레임마다 업데이트되고 극성이 반전된다.

게이트 구동회로(114)는 노말 모드에서 타이밍 콘트롤러(120)의 제어 하에 데이터가 기입될 액정표시패널(100)의 라인을 순차적으로 선택하기 위하여 제1 게이트라인들에 게이트펄스를 순차적으로 공급한다. 게이트 구동회로(114)는 MIP 모드의 초기 1 프레임 기간에 타이밍 콘트롤러(120)의 제어 하에 정지 영상 데이터가 기입되는 라인을 순차적으로 선택하기 위하여 게이트라인들(103)은 제1 게이트라인들에 게이트펄스를 순차적으로 공급한다. 도 8에서, "G1~Gn"은 n 개의 제1 게이트라인들에 순차적으로 공급되는 게이트펄스를 나타낸다.

게이트 구동회로(114)는 MIP 모드의 초기 1 프레임 기간 이후에 도 2 및 도 5와 같이 제1 MIP 제어펄스(STG), 게이트펄스(GATE), 제2 MIP 제어펄스(WRT) 및 보상펄스(COMP)를 출력한다. 제2 게이트라인들에 제1 MIP 제어펄스(STG)가 동시에 공급된 후에, 제1 게이트라인들에 게이트펄스(GATE)가 동시에 공급된 다음, 제3 게이트라인들에 제2 MIP 제어펄스(WRT)가 동시에 공급될 수 있다(도 8 참조). 또한, 제3 게이트라인들에 제2 MIP 제어펄스(WRT)가 동시에 공급된 후에, 제4 게이트라인들에 보상펄스(COMP)가 동시에 공급될 수 있다.

MIP 전원 스위치들(S1)은 데이터라인들(102)과 제1 전압원 사이에 형성되어 타이밍 콘트롤러(120)의 제어 하에 온/오프(on/off) 제어된다. MIP 전원 스위치들(S1)은 노말 모드에서 타이밍 콘트롤러(120)의 제어 하에 오프 상태를 유지한다. 반면에, MIP 전원 스위치들(S1)은 MIP 모드에서 타이밍 콘트롤러(120)의 제어 하에 MIP 모드의 초기 1 프레임기간 이후에 턴-온되어 도 1 및 도 4와 같이 1 전압(5V)을 데이터라인들(102)에 공급한다.

도 7은 노말 모드와 MIP 모드에서 도 6에 도시된 액정표시장치의 동작을 보여 주는 파형도이다. 도 7에서, "DATA"는 데이터라인들(102)에 공급되는 데이터전압의 일 예이다. 도 8은 노말 모드와 MIP 모드에서 게이트펄스와 데이터를 상세히 보여 주는 파형도이다. 도 8에서, "DATAn"은 노말 모드(Tnormal)에서 데이터라인들(102)에 공급되는 데이터전압이고, "DATAmip"는 MIP 모드(Tmip)의 초기 1 프레임 기간에 데이터라인들(102)에 공급되는 데이터전압이다.

도 7 및 도 8을 참조하면, 노말 모드(Tnormal)에서 공통전압(Vcom)은 직류 전압으로 발생되어 공통전극에 공급된다. 라인 인버젼(Vcom)의 경우에, 공통전압(Vcom)은 노말 모드에서 1 수평기간마다 전위가 변경되는 교류 전압으로 발생될 수 있다. 1 수평기간은 액정표시패널(100)에서 1 라인의 픽셀들(101/201)에 데이터전압을 충전하는 1 라인의 스캔 타임과 실질적으로 동일하다. 노말 모드(Tnormal)에서, 데이터라인들(102)에는 데이터 구동회로(112)로부터 출력되는 정극성/부극성 데이터전압(DATAn)이 공급되고, 게이트라인들(103)에는 그 데이터전압과 동기되는 게이트펄스가 순차적으로 공급된다. 노말 모드(Tnormal)에서, 제1 MIP 펄스(STG), 제2 MIP 제어펄스(WRT), 및 보상펄스(COMP)는 발생되지 않는다.

MIP 모드(Tmip)에서, 공통전압(Vcom)은 1 프레임 기간마다 극성이 반전된다. MIP 모드(Tmip)의 초기 1 프레임기간에 데이터라인들(102)에 정지 영상의 데이터전압(DATAmip)이 공급된 이후에 MIP 모드(Tmip)의 나머지 기간 동안, 데이터라인들(102)에 제1 전압(5V)이 공급된다. MIP 모드(Tmip)에서, 초기 1 프레임기간 이후에 제1 MIP 펄스(STG), 제2 MIP 제어펄스(WRT), 보상펄스(COMP) 등 MIP 회로(10/20)를 구동하기 위한 펄스들이 발생된다. MIP 모드(Tmip)에서 게이트펄스(GATE)는 노말 모드(Tnormal)와 마찬가지로 제1 게이트라인들에 순차적으로 공급되거나, 초기 1 프레임 기간 이후에 도 7과 같이 일부 기간 동안 동시에 제1 게이트라인들에 공급될 수 있다. 마찬가지로, 제1 MIP 펄스(STG)는 게이트펄스(GATE)에 앞서 제2 게이트라인들에 동시에 공급되고, 제2 MIP 제어펄스(WRT)와 보상펄스(COMP)는 게이트펄스(GATE)에 이어서, 제3 및 제4 게이트라인들에 동시에 공급될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10, 20 : MIP 회로 100 : 액정표시패널
101, 201 : 픽셀 112 : 데이터 구동회로
114 : 게이트 구동회로 120 : 타이밍 콘트롤러
S1 : MIP 전원 스위치

Claims

제1 게이트라인으로부터의 게이트펄스에 응답하여 데이터라인을 통해 공급되는 전압을 제1 노드에 공급하여 상기 제1 노드에 접속된 액정셀과 스토리지 커패시터에 화소 전압을 충전시키는 제1 TFT를 포함하는 기본 픽셀 회로, 및
상기 기본 픽셀 회로에 연결되어 상기 액정셀과 상기 스토리지 커패시터에 충전된 화소 전압을 샘플링하고, 샘플링한 전압을 이용하여 상기 화소 전압의 극성을 반전시키는 MIP 회로를 포함하고,
상기 MIP 회로는,
제2 게이트라인을 통해 공급되는 제1 MIP 제어펄스에 응답하여 턴-온되어 상기 화소 전압을 샘플링 커패시터에 공급하는 제2 TFT;
제3 게이트라인을 통해 공급되는 제2 MIP 제어펄스에 응답하여 턴-온되어 상기 제1 노드와 제2 노드 사이에 전류 패스를 형성하는 제3 TFT; 및
상기 샘플링 커패시터의 전압에 응답하여 상기 제2 노드와 기저전압원 사이에 전류패스를 형성하는 제4 TFT를 포함하고,
상기 데이터라인에는 노말 모드에서 데이터 구동회로로부터 출력된 데이터전압이 공급되고, MIP 모드에서 소정의 직류 전압이 공급되고,
상기 액정셀의 공통전극에는 상기 MIP 모드에서 소정의 고전위 전압과 소정의 저전위 전압 사이에서 스윙하는 교류 전압이 공급되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 제1 MIP 제어펄스는 상기 게이트펄스에 앞서 발생되고,
상기 제2 MIP 제어펄스는 상기 게이트펄스에 이어서 발생되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 제1 TFT, 상기 제2 TFT, 상기 제3 TFT, 및 상기 제4 TFT는 n 타입 MOSFET만으로 구성되거나, p 타입 MOSFET만으로 구성되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 제1 TFT는 상기 데이터라인에 접속된 드레인전극, 상기 제1 게이트라인에 접속된 게이트전극, 및 상기 제1 노드에 접속된 소스전극을 포함하고,
상기 제2 TFT는 상기 제1 노드에 접속된 드레인전극, 상기 제2 게이트라인에 접속된 게이트전극, 및 상기 샘플링 커패시터에 접속된 소스전극을 포함하고,
상기 제3 TFT는 상기 제1 노드에 접속된 드레인전극, 제3 게이트라인에 접속된 게이트전극, 및 상기 제2 노드에 접속된 소스전극을 포함하고,
상기 제4 TFT는 상기 제2 노드에 접속된 드레인전극, 상기 샘플링 커패시터에 접속된 게이트전극, 및 상기 기저전압원에 접속된 소스전극을 포함하고,
상기 샘플링 커패시터는 상기 제2 TFT의 소스전극과 상기 제4 TFT의 게이트전극에 접속된 제1 전극, 상기 기저전압원에 접속된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 형성된 유전층을 포함하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 샘플링 커패시터에 상기 제2 MIP 제어펄스에 동기되는 보상펄스가 공급되는 것을 특징으로 하는 액정표시장치.
제 5 항에 있어서,
상기 제1 TFT는 상기 데이터라인에 접속된 드레인전극, 상기 제1 게이트라인에 접속된 게이트전극, 및 상기 제1 노드에 접속된 소스전극을 포함하고,
상기 제2 TFT는 상기 제1 노드에 접속된 드레인전극, 상기 제2 게이트라인에 접속된 게이트전극, 및 상기 샘플링 커패시터에 접속된 소스전극을 포함하고,
상기 제3 TFT는 상기 제1 노드에 접속된 드레인전극, 제3 게이트라인에 접속된 게이트전극, 및 상기 제2 노드에 접속된 소스전극을 포함하고,
상기 제4 TFT는 상기 제2 노드에 접속된 드레인전극, 상기 샘플링 커패시터에 접속된 게이트전극, 및 상기 기저전압원에 접속된 소스전극을 포함하고,
상기 샘플링 커패시터는 상기 제2 TFT의 소스전극과 상기 제4 TFT의 게이트전극에 접속된 제1 전극, 상기 보상펄스가 공급되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 형성된 유전층을 포함하는 것을 특징으로 하는 액정표시장치.