KR101296773B1 - Ｌｄｐｃ 부호 복호화 장치 및 방법 - Google Patents

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Abstract

본 발명은 LDPC 부호 복호화 장치 및 방법에 관한 것이다. 보다 상세하게는 정보 비트량을 일정 크기로 증가 또는 감소시킴으로써 손쉽게 다양한 부호율을 얻을 수 있는 리차드슨(Richardson) 방식의 패리티 검사 행렬(parity check matrix) 구조를 적용한 LDPC 부호에 대한 LDPC 부호 복호화 장치 및 방법에 관한 것이다. 본 발명은 (a) LDPC(Low Density Parity Check) 부호에 대한 LLR(Log Likelihood Ratio) 값을 입력받은 후 상기 LLR 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정하는 단계; (b) 상기 LLR 값 및 상기 1차 추정된 비트값을 이용하여 상기 LDPC 부호에 대한 비트값을 미리 결정된 반복 횟수만큼 2차 추정하는 단계; 및 (c) 미리 결정된 패리티 체크식을 적용하여 상기 미리 결정된 반복 횟수만큼 2차 추정된 상기 LDPC 부호에 대한 비트값의 이상 유무를 확인한 후 상기 LDPC 부호에 대한 최종 추정 비트값을 출력하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면 정보 비트 가변에 따른 가변 부호율이 적용되는 리차드슨 방식의 패리티 검사 행렬 구조를 적용한 LDPC 부호에 대하여 단일 하드웨어 상에서 복호화가 수행되며 모듈별로 분리된 단계적 파이프라이닝 동작에 의해 LDPC 부호에 대한 복호화 속도를 높이고 하드웨어 복잡도를 줄일 수 있는 효과를 갖는다.

Description

ＬＤＰＣ 부호 복호화 장치 및 방법{Apparatus and method for decoding LDPC code}
본 발명은 LDPC 부호 복호화 장치 및 방법에 관한 것이다. 보다 상세하게는 정보 비트량을 일정 크기로 증가 또는 감소시킴으로써 손쉽게 다양한 부호율을 얻을 수 있는 리차드슨(Richardson) 방식의 패리티 검사 행렬(parity check matrix) 구조를 적용한 LDPC 부호에 대한 LDPC 부호 복호화 장치 및 방법에 관한 것이다.
최근 고속 데이터 전송을 위한 통신 시스템에서 정보의 오류를 검출하고 정정하는 부호로서 IEEE 802.16e, IEEE 802.11n, DAB, DVB, KS X 4600-1 PLC 등의 다양한 표준에 채택되고 있는 저밀도 패리티 검사 부호(Low Density Parity Check : LDPC)의 경우 부호어(codeword)의 크기가 커질수록 좋은 성능을 보이는 특성을 갖는다.
LDPC의 경우 이름에서도 알 수 있듯이 패리티 검사 행렬(H)에서 1의 개수가 저밀도로 분포하기 때문에 복호화(decoding) 과정의 연산이 단순화될 수 있는 장점이 있는 반면, 패리티 검사 행렬로부터 부호화기(encoder)를 설계하기 위하여 일반적인 가우스 소거법(Gaussian elimination)을 이용하여 발생기 행렬(generator matrix)을 만드는 경우 1의 개수를 저밀도로 유지하기 어렵게 되어 부호화기의 복잡도가 크게 증가하는 특성이 나타난다.
이러한 문제점을 해소하기 위해, 리차드슨(Richardson)은 Efficient Encoding of Low-Density Parity-Check Codes(IEEE Trans. on Information Theory, vol. 47, no. 2, Feb. 2001)에서 보다 효과적으로 부호화(encoding)할 수 있는 방법을 제안하였다.
도 1은 리차드슨 방식의 패리티 검사 행렬의 기본 구조에 대한 참고도이다.
도 1에 도시된 바와 같이 사전에 저밀도 검사 행렬을 분해하고, 특별히 T행렬 부분을 하삼각(low triangular) 구조로 만들어 하기 수학식 1을 통해 패리티 검사 행렬로부터 패리티(parity) 벡터 P1 T과 P2 T를 구하는 방식으로 리던던시(redundancy)를 구할 수 있게 된다.
Figure 112011078333606-pat00001
여기에서, P1 T과 P2 T는 패리티 벡터를 의미하고, uT는 정보 비트 벡터(vector)를 의미한다.
한편, 패리티 검사 행렬은 블록 단위 부행렬(submatrix)을 기반으로 구성하여, 부호화기 및 복호화기(decoder) 설계 용이성을 높이고 복잡도를 줄일 수 있도록 한다. 부행렬은 G x G 단위행렬(identity matrix)로부터 원형 시프트(circular shift)를 적용한 형태로서, 패리티 검사 행렬의 기반 행렬(base matrix) HBase의 시프트 값에 해당하는 부행렬들로 패리티 검사 행렬을 구성하게 되는데, 예를 들어, 4 x 4 단위행렬에서 시프트 된 부행렬은 하기 수학식 2와 같이 나타낼 수 있다.
Figure 112011078333606-pat00002
상기 수학식 2와 같이 기반 행렬 HBase는 각 부행렬의 시프트 값으로 구성되며, 단 0 행렬의 경우 시프트 값을 -1로 표현한다.
그러나, 종래의 LDPC 부호 복호화기의 경우 가변 부호율을 적용하기 위해 각각의 부호율에 따라 각각의 패리티 검사 행렬을 만들어 사용하는 것이 일반적이었으며, 이로 인해 복호화기를 개별적으로 구비해야 하므로 이에 따른 하드웨어 복잡도 증가 및 활용 효율 저하가 발생하는 문제점이 있었다.
또한, 고정된 반복 복호 횟수를 갖는 LDPC 부호 복호화기의 경우 시스템 성능 요구에 대한 대응력이 필연적으로 떨어지므로 다양한 시스템에 대한 활용도가 좋지 못한 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하고자 안출된 것으로 패리티 검사 행렬의 정보 비트를 일정 단위로 증가 또는 감소시킴으로써 손쉽게 부호율을 변경할 수 있는 리차드슨(Richardson) 방식의 패리티 검사 행렬(parity check matrix) 구조를 적용한 가변 부호율 LDPC 부호에 대한 LDPC 부호 복호화 장치 및 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 LDPC 부호 복호화 방법은 a) LDPC(Low Density Parity Check) 부호에 대한 LLR(Log Likelihood Ratio) 값을 입력받은 후 상기 LLR 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정하는 단계; (b) 상기 LLR 값 및 상기 1차 추정된 비트값을 이용하여 상기 LDPC 부호에 대한 비트값을 미리 결정된 반복 횟수만큼 2차 추정하는 단계; 및 (c) 미리 결정된 패리티 체크식을 적용하여 상기 미리 결정된 반복 횟수만큼 2차 추정된 상기 LDPC 부호에 대한 비트값의 이상 유무를 확인한 후 상기 LDPC 부호에 대한 최종 추정 비트값을 출력하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 LDPC 부호 복호화 장치는 LDPC(Low Density Parity Check) 부호에 대한 LLR(Log Likelihood Ratio) 값을 입력받은 후 상기 LLR 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정하는 제1 복호화부; 미리 결정된 반복 횟수에 따라 복수 개가 직렬 구성되며 각각 상기 LLR 값 및 상기 1차 추정된 비트값을 이용하여 상기 LDPC 부호에 대한 비트값을 2차 추정하는 제2 복호화부; 상기 제2 복호화부의 갯수에 따라 복수 개가 직렬 구성되고 각각 상기 제2 복호화부와 연결되며 상기 1차 추정된 비트값 또는 상기 2차 추정된 비트값을 미리 결정된 패리티 체크식에 적용한 후 상기 적용 결과에 따라 대응되는 상기 제2 복호화부의 동작 중지 신호 또는 동작 진행 신호를 상기 제2 복호화부로 전송하는 패리티 체크부; 및 상기 미리 결정된 반복 횟수만큼 2차 추정된 후 상기 제2 복호화부로부터 출력되는 상기 LDPC 부호에 대한 비트값을 상기 미리 결정된 패리티 체크식에 적용하여 상기 2차 추정된 비트값의 이상 유무를 확인한 후 상기 LDPC 부호에 대한 최종 추정 비트값을 출력하는 최종 추정 비트값 출력부를 포함하는 것을 특징으로 한다.
본 발명에 의하면 정보 비트 가변에 따른 가변 부호율이 적용되는 리차드슨 방식의 패리티 검사 행렬 구조를 적용한 LDPC 부호에 대하여 단일 하드웨어 상에서 복호화가 수행되며 모듈별로 분리된 단계적 파이프라이닝 동작에 의해 LDPC 부호에 대한 복호화 속도를 높이고 하드웨어 복잡도를 줄일 수 있는 효과를 갖는다.
또한, 시스템 성능 요구에 따라 반복 복호 횟수를 증감시키기 용이하며 반복 복호 동작에 대한 중지 기능에 의해 불필요한 회로 동작을 방지할 수 있어 전력 소모량을 줄일 수 있는 효과를 갖는다.
도 1은 리차드슨 방식의 패리티 검사 행렬의 기본 구조에 대한 참고도,
도 2는 본 발명의 바람직한 실시예에 따른 가변 부호율을 적용한 패리티 검사 행렬의 구조에 대한 참고도,
도 3은 본 발명의 바람직한 실시예에 따른 가변 부호율을 적용한 패리티 검사 행렬의 기반 행렬에 대한 참고도,
도 4는 본 발명의 바람직한 실시예에 따른 가변 부호율에 따른 부호어 길이에 대한 참고도,
도 5는 본 발명의 바람직한 실시예에 따른 LDPC 부호 복호화 장치에 대한 블록도,
도 6은 도 5의 제1 복호화부에 대한 상세 블록도,
도 7은 도 5의 제2 복호화부에 대한 상세 블록도,
도 8은 도 5의 패리티 체크부에 대한 상세 블록도,
도 9는 도 5의 최종 추정 비트값 출력부에 대한 상세 블록도,
도 10은 본 발명의 바람직한 실시예에 따른 LDPC 부호 복호화 방법에 대한 순서도,
도 11은 도 10의 S10에 대한 상세 순서도, 및
도 12은 도 10의 S20에 대한 상세 순서도 이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세하게 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 첨가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 실시될 수 있음은 물론이다.
도 2는 본 발명의 바람직한 실시예에 따른 가변 부호율을 적용한 패리티 검사 행렬의 구조에 대한 참고도, 도 3은 본 발명의 바람직한 실시예에 따른 가변 부호율을 적용한 패리티 검사 행렬의 기반 행렬에 대한 참고도, 및 도 4는 본 발명의 바람직한 실시예에 따른 가변 부호율에 따른 부호어 길이에 대한 참고도이다.
본 발명의 바람직한 실시예에 따른 LDPC 부호 복호화 장치 및 방법의 경우 도 2에 도시된 바와 같이 가변 부호율 적용에 있어서 정보 비트(information bit)량을 일정 크기로 증가 또 감소시킴으로써(예를 들어, 부호율을 1/2, 2/3,…,7/8)로 가변함) 손쉽게 다양한 부호율을 얻을 수 있는 패리티 검사 행렬을 사용한다.
또한, 도 3에 도시된 바와 같이 각 부행렬이 24 x 24 크기의 단위행렬인 각 부행렬 시프트 값을 12 x 96 크기의 기반 행렬에 나타내는 경우, 기반 행렬의 열(row) 차수(Rbase)가 12이며 이 차수 단위로 정보 비트량이 증감하는 형식으로서 12 x n x G(n=1~7)개의 정보 비트가 부호화될 수 있다.
이때, 시프트 값은 G에 의해 0~23 사이의 값을 가지며 -1은 해당 부행렬이 0행렬임을 의미한다.
이에 따라, 도 4에 도시된 바와 같이 본 발명의 바람직한 실시예에 따른 가변 부호율을 갖는 LDPC 부호의 부호어는 각 부호율에 따라 288비트씩 증감하여 576 내지 2304 길이를 가질 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 LDPC 부호 복호화 장치에 대한 블록도 이다.
이때, 본 발명의 바람직한 실시예에 따른 LDPC 부호 복호화 장치의 경우 복호화 장치의 복호화 속도를 고속화하기 위하여 단계적 파이프라이닝을 기법을 적용하며, 각 단계에서는 하나의 부호어에 대한 리던던시(redundancy) 크기 M값에 맞춰 M 클럭(clock) 만에 처리하도록 하였는데, 다시 말해서 연산의 병렬화 기준은 M 클럭 단위로 하되 직병렬 연산 과정에서 M 클럭에 맞지 않는 경우는 M 클럭을 나누어 사용하는 방식을 적용할 수 있다.
도 5에 도시된 바와 같이 본 발명의 바람직한 실시예에 따른 LDPC 부호 복호화 장치(1)는 제1 복호화부(10), 제2 복호화부(20, 20a, 20n), 패리티 체크부(30, 30a, 30n), 및 최종 추정 비트값 출력부(40)를 포함한다.
제1 복호화부(10)는 LDPC(Low Density Parity Check) 부호에 대한 LLR(Log Likelihood Ratio) 값을 입력받은 후 상기 LLR 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정한다.
이때, 상기 LLR 값은 LDPC 부호의 부호어(codeword) 길이만큼의 비트들에 대한 LLR 값일 수 있고 상기 LLR 값의 해상도(resolution)는 시스템의 성능 요구량 및 부호 성능에 따라 달라질 수 있으나 여기에서는 1비트의 부호 비트와 7비트의 크기 비트를 갖는 8비트 LLR 값을 적용하였고 요구되는 LLR 값의 범위와 해상도에 따라 7비트 중 정수부와 소수부를 나누어 사용할 수 있다.
또한, 제1 복호화부(10)의 상세 구성은 이하 도 6을 참조하여 설명하도록 한다.
제2 복호화부(20, 20a, 20n)는 미리 결정된 반복 복호 횟수에 따라 복수 개가 직렬 구성되며 상기 LDPC 부호에 대한 LLR 값 및 제1 복호화부(10)에서 1차 추정된 상기 LDPC 부호에 대한 비트값을 이용하여 상기 LDPC 부호에 대한 비트값을 2차 추정한다.
이때, 제2 복호화부(20, 20a, 20n)의 상세 구성은 이하 도 7을 참조하여 설명하도록 한다.
패리티 체크부(30, 30a, 30n)는 제2 복호화부(20, 20a, 20n)의 개수에 따라 복수 개가 직렬 구성되고 각 패리티 체크부(30, 30a, 30n)는 대응되는 각 제2 복호화부(20, 20a, 20n)와 각각 연결되며(예를 들어, 제2 복호화부(20)는 패리티 체크부(30)와 연결되고, 제2 복호화부(20a)는 패리티 체크부(30a)와 연결될 수 있고, 제2 복호화부(20n)은 패리티 체크부(30n)과 연결될 수 있다.), 제1 복호화부(10)에서 1차 추정된 상기 LDPC 부호에 대한 비트값 또는 각 제2 복호화부(20, 20a)에서 2차 추정된 상기 LDPC 부호에 대한 비트값을 미리 결정된 패리티 체크식에 적용한 후 상기 적용 결과에 따라 연결되어 있는 제2 복호화부, 다시 말해서 현재 상기 1차 추정된 LDPC 부호에 대한 비트값 또는 상기 2차 추정된 LDPC 부호에 대한 비트값을 미리 결정된 패리티 체크식에 적용한 패리티 체크부와 연결되어 있는 제2 복호화부의 동작을 중지 또는 진행시킨다.
이때, 상기 미리 결정된 패리티 체크식은 아래의 수학식 3과 같이 나타낼 수 있다.
Figure 112011078333606-pat00003
여기에서, H는 패리티 검사 행렬을 의미하고, c는 1차 추정 또는 2차 추정된 LDPC 부호에 대한 트값을 의미한다.
이때, 패리티 체크부(30)의 상세 구성은 이하 도 8을 참조하여 설명하도록 한다.
최종 추정 비트값 출력부(40)는 미리 결정된 반복 횟수만큼 구비되는 제2 복호화부(20, 20a, 20n)에서 상기 미리 결정된 반복 횟수만큼 2차 추정된 후 최종 출력되는(다시 말해서, 제2 복호화부(20n)으로부터 출력되는) 상기 LDPC 부호에 대한 비트값을 상기 미리 결정된 패리티 체크식에 적용하여 상기 2차 추정된 비트값의 이상 유무를 확인하며, 상기 LDPC 부호에 대한 최종 추정 비트값을 출력한다.
이때, 최종 추정 비트값 출력부(40)에 대한 상세 구성은 이하 도 9를 참조하여 설명하도록 한다.
도 6은 도 5의 제1 복호화부에 대한 상세 블록도 이다.
이때, 제1 복호화부(10)의 동작은 파이프라이닝 적용을 위해 두 단계(2 Stage)로 이루어질 수 있으며, 도 6을 참조하여 제1 복호화부(10)에 대한 상세 동작 과정을 설명하면 다음과 같다.
먼저, 첫 번째 단계(도 6의 Stage 1)에서 LLR 값 분리부(11)는 LDPC 부호에 대한 LLR 값을 입력받은 후 부호와 절대값으로 분리하고 LLR 값 분리부(110)에서 상기 부호와 절대값으로 분리된 LLR 값은 제1 LLR 값 저장부(12)로 전송된 후 저장된다.
그리고, 두 번째 단계(도 6의 Stage 2)에서 제1 비트값 추정부(13)는 제1 LLR 값 저장부(12)에 저장된 LLR 값을 입력받은 후 상기 입력된 LLR 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정하며, 상기 1차 추정된 비트값이 제1 비트값 저장부(16)에 저장된다.
이때, 제1 비트값 추정부(13)가 상기 LLR 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정하는 상세 과정은 이하 도 11을 참조하여 설명하도록 한다.
또한, 두 번째 단계(도 6의 Stage 2)에서 제1 LLR 값 저장부(12)에 저장된 LLR 값이 제2 LLR 값 저장부(14) 및 제1 메세지 저장부(15)에 저장될 수 있다.
또한, 제1 복호화부(10)의 제1 LLR값 저장부(12), 제2 LLR값 저장부(14), 제1 메세지 저장부(15), 및 제1 비트값 저장부(16)는 도 2에 도시된 바와 같이 파이프라이닝 적용을 위해 읽기와 쓰기가 동시에 이루어지도록 구성될 수 있다.
도 7은 도 1의 제2 복호화부에 대한 상세 블록도 이다.
이때, 제2 복호화부(20)의 동작은 파이프라이닝 적용을 위해 두 단계(2 Stage)로 이루어질 수 있으며, 도 7을 참조하여 제2 복호화부(20)에 대한 상세 동작 과정을 설명하면 다음과 같다.
먼저, 첫 번째 단계(도 7의 Stage 1)에서 제1 복호화부(10)의 제2 LLR 값 저장부(14)로부터 전송되는 상기 LDPC 부호에 대한 LLR 값을 제3 LLR 값 저장부(22)에 저장하고, 제1 메세지 업데이트부(21)가 제1 메세지 저장부(15)에 저장된 상기 LDPC 부호에 대한 LLR 값을 입력받아 상기 LDPC 부호의 체크 노드(check node)에서 비트 노드(bit node)로 전송되는 제1 메세지 값을 업데이트 한 후 상기 업데이트 된 제1 메시지 값을 제2 메세지 저장부(23)에 저장하며, 제2 비트값 저장부(24)는 제1 비트값 저장부(16)로부터 전송되는 상기 1차 추정된 비트값을 저장한다.
다음으로, 두 번째 단계(도 3의 Stage 2)에서 제2 메세지 업데이트 부(25)가 제2 메세지 저장부(23)로부터 전송되는 상기 업데이트 된 제1 메세지 값과 제3 LLR 값 저장부(22)로부터 전송되는 상기 LDPC 부호에 대한 LLR 값을 이용하여 상기 LDPC 부호의 비트 노드(bit node)에서 체크 노드(check node)로 전송되는 제2 메세지 값을 업데이트 한 후 상기 업데이트 된 제2 메세지 값을 이용하여 상기 LDPC 부호에 대한 비트값을 2차 추정한다.
그리고, 상기 업데이트 된 제2 메세지 값이 제3 메세지 저장부(28)에 저장되고, 제2 메세지 업데이트 부(25)에서 2차 추정된 상기 LDPC 부호에 대한 비트값이멀티플렉서부(26)로 전송되면, 멀티플렉서부(26)는 패리티 체크부(30)에서 전송되는 제2 복호화부(20)의 동작에 대한 중지 또는 진행 신호에 따라 제2 비트값 저장부(24)에 저장된 상기 1차 추정된 LDPC 부호에 대한 비트값 또는 제2 메세지 업데이트 부(25)로부터 전송되는 상기 2차 추정된 LDPC 부호에 대한 비트값 중 하나를 선택하여 제3 비트값 저장부(29)에 저장한다.
다시 말해서, 패리티 체크부(30)로부터 상기 중지 신호가 전송되는 경우 제2 비트값 저장부(24)에 저장된 상기 1차 추정된 비트값이 제3 비트값 저장부(29)에 저장된 후 최종 추정 비트값 출력부(40) 측으로 전송된 후 출력될 수 있고, 패리티 체크부(30)로부터 상기 진행 신호가 전송되는 경우 제2 메세지 업데이트 부(25)로부터 전송된 2차 추정된 상기 LDPC 부호에 대한 비트값이 제3 비트값 저장부(29)에 저장될 수 있다.
또한, 두 번째 단계(도 3의 Stage 2)에서 제3 LLR 값 저장부(22)에 저장된 상기 LDPC 부호에 대한 LLR 값이 제4 LLR 값 저장부(27)에 전송된 후 저장될 수 있다.
이때, 제2 복호화부(20)의 제1 메세지 업데이트 부(21)와 제2 메세지 업데이트부(23)의 동작에 의해 상기 LDPC 부호에 대한 비트값이 2차 추정되는 상세 과정은 이하 도 12를 참조하여 설명하도록 한다.
또한, 제2 복호화부(10)의 제3 LLR값 저장부(22), 제2 메세지 저장부(23), 제2 비트값 저장부(24), 제4 LLR값 저장부(27), 제3 메세지 저장부(28), 및 제3 비트값 저장부(29)는 도 3에 도시된 바와 같이 파이프라이닝 적용을 위해 읽기와 쓰기가 동시에 이루어지도록 구성될 수 있다.
도 7에서는 제1 메세지 저장부(15)에 저장된 상기 LDPC 부호에 대한 LLR 값을 입력받아 상기 LDPC 부호의 체크 노드(check node)에서 비트 노드(bit node)로 전송되는 제1 메세지 값을 업데이트 하는 과정을 설명하였으나, 제2 복호화부(20a)의 경우 제2 복호화부(20)의 제3 메세지 저장부(28)에 저장된 상기 LDPC 부호의 비트 노드에서 체크 노드로 전송되는 제2 메세지 값을 입력받아 상기 LDPC 부호의 체크 노드에서 비트 노드로 전송되는 제1 메시지 값을 업데이트하는 방식으로 동작이 이루어질 수 있다.
도 8은 도 5의 패리티 체크부에 대한 상세 블록도 이다.
이때, 패리티 체크부(30)의 동작은 파이프라이닝 적용을 위해 두 단계(2 Stage)로 이루어질 수 있으며, 도 8을 참조하여 패리티 체크부(30)에 대한 상세 동작 과정을 설명하면 다음과 같다.
먼저, 첫 번째 단계(도 8의 Stage 1)에서 제1 복호화부(10)의 제1 비트값 저장부(16)로부터 전송되는 상기 1차 추정된 LDPC 부호에 대한 비트값을 검사부(31)가 입력받은 후 검사부(31)에서 상기 1차 추정된 LDPC 부호에 대한 비트값이 상기 미리 결정된 패리티 체크식을 만족시키는지를 검사하고, 상기 검사 결과값(다시 말해서, 제2 복호화부(20)의 동작 중지 신호 또는 동작 진행 신호)을 제1 체크섬(checksum) 저장부(33)에 저장한다.
다음으로, 두 번째 단계(도 8의 Stage 2)에서 체크섬 저장부(33)에 저장된 상기 검사 결과값을 패리티 체크부(30)와 연결된 제2 복호화부(20)로 전송함과 동시에 직렬 연결된 다음 단계의 패리티 체크부(도 1의 30a)로 전송한다.
이때, 다음 단계의 패리티 체크부(30a)의 경우 제2 복호화부(20)의 제3 비트값 저장부(29)로부터 전송되는 상기 2차 추정된 LDPC 부호에 대한 비트값을 입력받은 후 상기 미리 결정된 패리티 체크식을 만족시키는지를 검사하고, 상기 검사 결과값을 저장한 후 상기 다음 단계의 패리티 체크부와 연결된 제2 복호화부(20a)로 상기 저장된 검사 결과값을 전송할 수 있다.
또한, 패리티 체크부(30)의 제1 체크섬 저장부(33)는 도 4에 도시된 바와 같이 파이프라이닝 적용을 위해 동시에 읽기와 쓰기가 이루어지도록 구성될 수 있다.
도 9는 도 5의 최종 추정 비트값 출력부에 대한 상세 블록도 이다.
이때, 최종 추정 비트값 출력부(40)의 동작은 파이프라이닝 적용을 위해 두 단계(2 Stage)로 이루어질 수 있으며, 도 9를 참조하여 최종 추정 비트값 출력부(40)에 대한 상세 동작 과정을 설명하면 다음과 같다.
먼저, 첫 번째 단계(도 9의 Stage 1)에서 미리 결정된 반복 횟수에 따라 복수 개가 직렬 구성되는 제2 복호화부(20, 20a, 20n)에서 최종 출력되는(다시 말해서, 제2 복호화부(20n)로부터 출력되는) 상기 2차 추정된 LDPC 부호에 대한 비트값을 제2 검사부(42)에서 상기 미리 결정된 패리티 체크식을 만족시키는지를 검사하고, 상기 검사 결과값을 제2 체크섬 저장부(33)에 저장한다.
또한, 첫 번째 단계(도 9의 Stage 1)에서 미리 결정된 반복 횟수에 따라 복수 개가 직렬 구성되는 제2 복호화부(20, 20a, 20n)에서 최종 출력되는(다시 말해서, 제2 복호화부(20n)로부터 출력되는) 상기 2차 추정된 LDPC 부호에 대한 비트값을 제4 비트값 저장부(44)에 저장할 수 있다.
다음으로, 두 번째 단계(도 9의 Stage 2)에서 출력부(48)가 제4 비트값 저장부(44)로부터 전송되는 2차 추정된 LDPC 부호에 대한 비트값을 입력받은 후 출력하고, 제2 체크섬 저장부(33)에 저장된 상기 검사 결과값이 또한 출력되어 출력부(48)로부터 출력되는 최종 추정 비트값이 상기 미리 결정된 패리티 체크식을 만족시키는지의 여부를 확인할 수 있다.
또한, 최종 추정 비트값 출력부(40)의 제4 비트값 저장부(44) 및 제2 체크섬 저장부(33)는 도 9에 도시된 바와 같이 파이프라이닝 적용을 위해 읽기와 쓰기가 동시에 이루어지도록 구성될 수 있다.
따라서, 본 발명의 바람직한 실시예에 따른 LDPC 부호 복호화 장치(1)의 경우 정보 비트 가변에 따른 가변 부호율이 적용되는 리차드슨 방식의 패리티 검사 행렬 구조를 적용한 LDPC 부호에 대하여 단일 하드웨어 상에서 복호화가 수행되고, 모듈별로 분리된 다시 말해서 제1 복호화부(10), 제2 복호화부(20, 20a, 20n), 패리티 체크부(30, 30a, 30n), 및 최종 추정 비트값 출력부(40)로 분리된 단계적 파이프라이닝에 의해 복호화 속도를 높이고 하드웨어 복잡도를 줄이는 것이 가능해진다.
특히, 시스템 성능 요구에 따라 제2 복호화부(20, 20a, 20n) 및 패리티 체크부(30, 30a, 30n)의 개수를 조절하여 반복 복호 횟수를 증감시키기 용이하며, 패리티 체크부(30, 30a, 30n)의 동작에 대한 제2 복호화부(20, 20a, 20n)의 동작 진행 또는 중지 기능에 의해 불필요한 회로 동작을 방지할 수 있어 전력 소모량을 줄일 수 있게 된다.
도 10은 본 발명의 바람직한 실시예에 따른 LDPC 부호 복호화 방법에 대한 순서도 이다.
도 10에 도시된 바와 같이 S10에서 제1 복호화부(10)가 LDPC(Low Density Parity Check) 부호에 대한 LLR(Log Likelihood Ratio) 값을 입력받은 후 상기 LLR 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정한다.
이때, S10에 대한 상세 단계는 이하 도 7을 참조하여 상세하게 설명하도록 한다.
S20에서 제2 복호화부(20)가 제1 복호화부(10)에서 1차 추정된 비트값을 이용하여 상기 LDPC 부호에 대한 비트값을 미리 결정된 반복 횟수만큼 2차 추정한다.
이때, S20에 대한 상세 단계는 이하 도 8을 참조하여 상세하게 설명하도록 한다.
S30에서 최종 추정 비트값 출력부(40)가 제2 복호화부(20)에서 미리 결정된 반복 횟수만큼 2차 추정된 후 최종 출력되는 상기 LDPC 부호에 대한 비트값을 미리 결정된 패리티 체크식에 적용하여 상기 LDPC 부호에 대한 비트값의 이상 유무를 확인한 후 상기 LDPC 부호에 대한 최종 비트값을 출력하면 종료가 이루어진다.
도 11은 도 6의 S10에 대한 상세 블록도 이다.
도 11에 도시된 바와 같이 S11에서 제1 비트값 추정부(13)가 LDPC 부호의 체크 노드(check node)에서 비트 노드(bit node)로 전송되는 제1 메세지 값과 상기 LDPC 부호의 비트 노드에서 체크 노드로 전송되는 제2 메세지 값을 초기화한다.
이때, 상기 초기화된 제1 메세지 값과 제2 메시지 값은 하기 수학식 4와 같이 나타낼 수 있다.
Figure 112011078333606-pat00004
여기에서, Lm ->n은 m번째 체크 노드에서 n번째 비트 노드로 전송되는 제1 메시지 값을 의미하고, Zn ->m은 n번째 비트 노드에서 m번째 체크 노드로 전송되는 제2 메세지 값을 의미한다.
상기 수학식 4에 나타난 바와 같이 상기 제1 메시지 값의 초기값은 0이고 상기 제2 메세지 값의 초기값은 제1 LLR 값 저장부(12)로부터 제1 비트값 추정부(13)로 전송되는 LLR값일 수 있다.
S13에서 제1 비트값 추정부(13)가 상기 제1 메시지 값을 업데이트 한다.
이때, 상기 제1 메세지 값, 다시 말해서 상기 LDPC 부호의 체크 노드에서 비트 노드로 전송되는 메세지 값은 아래의 하기 수학식 5와 같이 계산될 수 있다.
Figure 112011078333606-pat00005
여기에서, Lm ->n (i)는 i번째 반복 복호 과정에서 n번째 체크 노드에서 m번째 비트 노드로 전달되는 제1 메세지 값을 의미한다.
S15에서 제1 비트값 추정부(15)가 상기 제2 메시지 값을 업데이트 한다.
이때, 상기 제2 메세지 값, 다시 말해서 상기 LDPC 부호의 비트 노드에서 체크 노드로 전송되는 메세지 값은 하기 수학식 6과 같이 계산될 수 있다.
Figure 112011078333606-pat00006
여기에서, Zn ->m (i)는 i번째 반복 복호 과정에서 n번째 비트 노드에서 m번째 체크 노드로 전달되는 제2 메세지 값을 의미한다.
S17에서 제1 비트값 추정부(15)가 S15에서 업데이트 된 상기 제2 메세지 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정하면 종료가 이루어진다.
이때, 상기 LDPC 부호의 비트값에 대한 1차 추정은 하기 수학식 7과 같이 계산될 수 있다.
Figure 112011078333606-pat00007
여기에서, Zn은 S15에서 업데이트된 상기 제2 메세지 값이고, Cn은 1차 추정된 LDPC 부호에 대한 비트값을 의미한다.
도 11은 도 10의 S30에 대한 상세 록도 이다.
도 11에 도시된 바와 같이 S21에서 제1 메세지 업데이트부(21)가 S15에서 업데이트된 상기 제2 메세지 값을 이용하여 상기 LDPC 부호의 체크 노드에서 비트 노드로 전송되는 제1 메세지 값을 업데이트 한다.
이때, S21에서 상기 제1 메시지 값의 업데이트는 상기 수학식 5에 의해 이루어질 수 있다.
S23에서 제2 메세지 업데이트부(25)가 제2 메세지 저장부(23)로부터 전송되는 S21에서 업데이트된 상기 제1 메시지 값과 제3 LLR 값 저장부(22)로부터 전송되는 LLR값을 이용하여 상기 LDPC 부호의 비트 노드에서 체크 노드로 전송되는 제2 메세지 값을 업데이트 한다.
이때, S23에서 상기 제2 메세지 값의 업데이트는 상기 수학식 6에 의해 이루어질 수 있다.
S25에서 제2 메세지 업데이트부(25)가 S23에서 업데이트된 상기 제2 메세지 값을 이용하여 상기 LDPC 부호의 비트값을 2차 추정한다.
이때, S25에서 상기 LDPC 부호의 비트값에 대한 2차 추정은 상기 수학식 6에 의해 이루어질 수 있다.
S27에서 멀티플렉서부(26)가 패리티 체크부(30)로부터 전송되는 제2 복호화부(20)의 동작 중지 신호 또는 동작 진행 신호의 수신 여부를 확인하여, 동작 중지 신호가 수신된 경우 제2 비트값 저장부(24)에 저장된 상기 1차 추정된 비트값이 제3 비트값 저장부(29)에 저장된 후 최종 추정 비트값 출력부(40) 측으로 전송되며 종료가 이루어지고, 동작 진행 신호가 수신된 경우 멀티플렉서부(26)가 제2 비트값 저장부(24)에 저장된 상기 1차 추정된 LDPC 부호에 대한 비트값 또는 제2 메세지 업데이트부(25)로부터 전송되는 상기 2차 추정된 LDPC 부호에 대한 비트값 중 하나를 선택하여 제3 비트값 저장부(29)에 저장하고, 다음 단계의 제2 복호화부(20a)에서 S21 내지 S27을 반복 수행할 수 있다.
따라서, 본 발명의 LDPC 부호 복호화 방법의 경우 정보 비트 가변에 따른 가변 부호율이 적용되는 리차드슨 방식의 패리티 검사 행렬 구조를 적용한 LDPC 부호에 대하여 단일 하드웨어 상에서 복호화가 수행되고, 모듈별로 분리된 다시 말해서 제1 복호화부(10), 제2 복호화부(20, 20a, 20n), 패리티 체크부(30, 30a, 30n), 및 최종 추정 비트값 출력부(40)로 분리된 단계적 파이프라이닝에 의해 복호화 속도를 높이고 하드웨어 복잡도를 줄이는 것이 가능해진다.
특히, 시스템 성능 요구에 따라 제2 복호화부(20, 20a, 20n) 및 패리티 체크부(30, 30a, 30n)의 개수를 조절하여 반복 복호 횟수를 증감시키기 용이하며, 패리티 체크부(30, 30a, 30n)의 동작에 대한 제2 복호화부(20, 20a, 20n)의 동작 진행 또는 중지 기능에 의해 불필요한 회로 동작을 방지할 수 있어 전력 소모량을 줄일 수 있게 된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경, 및 치환이 가능할 것이다. 따라서 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면들에 의해서 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의해서 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
(1) : LDPC 부호 복호화 장치 (10) : 제1 복호화부
(20) : 제2 복호화부 (30) : 패리티 체크부
(40) : 최종 추정 비트값 출력부

Claims (6)

  1. (a) LDPC(Low Density Parity Check) 부호에 대한 LLR(Log Likelihood Ratio) 값을 입력받은 후 상기 LLR 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정하는 단계;
    (b) 상기 LLR 값 및 상기 1차 추정된 비트값을 이용하여 상기 LDPC 부호에 대한 비트값을 미리 결정된 반복 횟수만큼 2차 추정하는 단계; 및
    (c) 미리 결정된 패리티 체크식을 적용하여 상기 미리 결정된 반복 횟수만큼 2차 추정된 상기 LDPC 부호에 대한 비트값의 이상 유무를 확인한 후 상기 LDPC 부호에 대한 최종 추정 비트값을 출력하는 단계를 포함하고,
    상기 (b) 단계는 상기 1차 추정된 비트값 또는 상기 LDPC 부호에 대한 각 반복 횟수별 2차 추정된 비트값을 상기 미리 결정된 패리티 체크식에 적용하여 상기 적용 결과에 따라 상기 미리 결정된 반복 횟수에 따른 상기 LDPC 부호에 대한 비트값의 2차 추정을 중지 또는 진행시키는 단계를 포함하는 것을 특징으로 하는 LDPC 부호 복호화 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 (a) 단계는,
    (a1) 상기 LDPC 부호의 체크 노드(check node)에서 비트 노드(bit node)로 전송되는 제1 메세지 값과 상기 LDPC 부호의 비트 노드에서 체크 노드로 전송되는 제2 메세지 값을 초기화하는 단계;
    (a2) 상기 제1 메세지 값을 업데이트 하는 단계;
    (a3) 상기 제2 메세지 값을 업데이트 하는 단계; 및
    (a4) 상기 업데이트 된 제2 메세지 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정하는 단계를 포함하고,
    상기 (a1) 단계에서 상기 제1 메세지 값의 초기화 값은 0이고 상기 제2 메세지 값의 초기화 값은 상기 LLR 값인 것을 특징으로 하는 LDPC 부호 복호화 방법.
  4. 제 3항에 있어서,
    상기 (b) 단계는,
    (b1) 상기 (a3) 단계에서 업데이트 된 제2 메세지 값을 이용하여 상기 LDPC 부호의 체크 노드(check node)에서 비트 노드(bit node)로 전송되는 제1 메시지 값을 업데이트 하는 단계;
    (b2) 상기 LLR 값과 상기 (b1) 단계에서 업데이트 된 제1 메세지 값을 이용하여 상기 LDPC 부호의 비트 노드에서 체크 노드로 전송되는 제2 메세지 값을 업데이트 하는 단계;
    (b3) 상기 (b2) 단계에서 업데이트 된 제2 메시지 값을 이용하여 상기 LDPC 부호에 대한 비트값을 2차 추정하는 단계; 및
    (b4) 동작 중지 신호 또는 동작 진행 신호의 수신 여부를 확인하는 단계를 포함하는 것을 특징으로 하는 LDPC 부호 복호화 방법.
  5. 제 4항에 있어서,
    상기 (b4) 단계에 이어서,
    (b5) 상기 동작 중지 신호가 수신된 경우 상기 1차 추정된 LDPC 부호에 대한 비트값을 상기 최종 추정 비트값으로 출력하는 단계; 및
    (b6) 상기 동작 진행 신호가 수신된 경우 상기 (b2) 단계에서 업데이트 된 제2 메세지 값을 이용하여 상기 (b1) 단계 내지 (b4) 단계를 상기 미리 결정된 반복 횟수만큼 반복하는 것을 특징으로 하는 LDPC 부호 복호화 방법.
  6. LDPC(Low Density Parity Check) 부호에 대한 LLR(Log Likelihood Ratio) 값을 입력받은 후 상기 LLR 값을 이용하여 상기 LDPC 부호에 대한 비트값을 1차 추정하는 제1 복호화부;
    미리 결정된 반복 횟수에 따라 복수 개가 직렬 구성되며 각각 상기 LLR 값 및 상기 1차 추정된 비트값을 이용하여 상기 LDPC 부호에 대한 비트값을 2차 추정하는 제2 복호화부;
    상기 제2 복호화부의 갯수에 따라 복수 개가 직렬 구성되고 각각 상기 제2 복호화부와 연결되며 상기 1차 추정된 비트값 또는 상기 2차 추정된 비트값을 미리 결정된 패리티 체크식에 적용한 후 상기 적용 결과에 따라 대응되는 상기 제2 복호화부의 동작 중지 신호 또는 동작 진행 신호를 상기 제2 복호화부로 전송하는 패리티 체크부; 및
    상기 미리 결정된 반복 횟수만큼 2차 추정된 후 상기 제2 복호화부로부터 출력되는 상기 LDPC 부호에 대한 비트값을 상기 미리 결정된 패리티 체크식에 적용하여 상기 2차 추정된 비트값의 이상 유무를 확인한 후 상기 LDPC 부호에 대한 최종 추정 비트값을 출력하는 최종 추정 비트값 출력부를 포함하는 것을 특징으로 하는 LDPC 복호화 장치.
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