KR101290018B1 - 액정표시장치 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치에 관한 것으로, 더 구체적으로 기판; 상기 기판 상에 화소영역을 정의하며 형성된 게이트 배선과 데이터 배선; 상기 게이트 배선과 이격되어 배치된 공통배선; 상기 화소영역에 형성된 적어도 하나의 박막트랜지스터; 상기 박막트랜지스터를 포함하는 기판 전면에 위치하며, 상기 화소영역내에 다수개로 분기된 형태를 가지는 요부(凹)가 형성된 보호막; 상기 박막트랜지스터와 연결된 화소전극; 및 상기 공통배선과 연결되며, 상기 보호막의 요부(凹)에 형성된 공통전극을 포함하는 액정표시 장치 및 이의 제조 방법을 제공함으로써, 시야각을 향상시킬뿐만 아니라, 잔상 문제를 개선하며 공정 수를 줄일 수 있다.
시야각, 잔상, 공정, 액정표시장치, 프린지 필드
Description
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 액정표시장치를 설명하기 위해 도시한 도면들이다.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조 방법을 도시한 공정도들이다.
도 3a 및 도 3b는 본 발명에서 측벽부와 평면부의 ITO의 결정화도 차이를 이용하여 형성된 다결정 ITO 패턴을 측정한 사진이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 기판 101 : 게이트 배선
102 : 게이트 전극 103 : 데이터 배선
104 : 공통배선 110 : 게이트 절연막
116 : 화소전극 118 : 공통전극
120 : 보호막 121 : 연결전극
본 발명은 액정표시장치에 관한 것으로서, 더욱 구체적으로 시야각을 개선하며, 공정 수를 절감할 수 있는 액정표시장치 및 이의 제조방법에 관한 것이다.
오늘날, 액정표시장치는 고 해상도 및 저 전력소비와 같은 고품질화를 실현하기 위한 연구뿐만 아니라, 공정을 단순화시켜, 생산성을 극대화시킴으로써, 가격 경쟁력을 키우기 위한 많은 노력을 하고 있다.
상기 액정표시장치는 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판이 서로 일정간격으로 이격되어 배치되며, 상기 두 기판 사이에 액정이 형성되어 있다. 여기서, 상기 두 기판의 내면에는 각각 전극이 형성되어 있으며, 상기 두 전극에 전압을 인가하여 상기 액정을 구동함으로써, 상기 액정을 통과한 광의 투과율을 조절하여 화상을 표현한다.
이때, 상기 액정이 굴절율 이방성을 가지기 때문에, 상기 액정을 통해 화상을 표시하는 액정표시장치는 시야각이 좁아진다. 이로써, 상기 액정표시장치의 시야각을 넓히기 위하여 횡전계 액정표시장치가 제안되었다. 그러나, 상기 횡전계 액정표시장치는 개구율 및 투과율이 낮다는 문제점을 가진다.
이에 따라, 시야각 특성이 우수하며, 개구율 및 투과율을 향상시킬 수 있는 프린지 필드 스위칭 모드(fringe field swtching mode;FFS) 액정표시장치가 제안되었다.
상기 FFS 액정표시장치는 상기 횡전계 액정표시장치보다 휘도가 뛰어나나, 상기 FFS 액정표시장치를 제조하기 위해서는 ITO 패턴을 두번 수행해야 하므로, 공정이 추가되는 문제점이 있다. 이와 같이, 공정이 추가됨에 따라, 공정시간 및 공정비가 증가하여 생산성을 감축시킨다. 또, 상기 FFS 액정표시장치는 화소전극과 공통전극이 중첩되어 형성함으로써, 상기 화소전극과 상기 공통전극간에 발생하는 기생 용량에 의해 잔상 문제를 일으킬 수 있다.
본 발명은 공정 수를 절감하여 생산성을 향상시킬 수 있는 액정표시장치 및 이의 제조 방법을 제공함에 그 목적이 있다.
또, 잔상문제를 개선하며, 광시야각 특성을 가지는 액정표시장치 및 이의 제조 방법을 제공함에 다른 목적이 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 액정표시장치를 제공한다. 상기 액정표시장치는 기판; 상기 기판 상에 화소영역을 정의하며 형성된 게이트 배선과 데이터 배선; 상기 게이트 배선과 이격되어 배치된 공통배선; 상기 화소영역에 형성된 적어도 하나의 박막트랜지스터; 상기 박막트랜지스터를 포함하는 기판 전면에 위치하며, 상기 화소영역내에 다수개로 분기된 형태를 가지는 요부(凹)가 형성된 보호막; 상기 박막트랜지스터와 연결된 화소전극; 및 상기 공통 배선과 연결되며, 상기 보호막의 요부(凹)에 형성된 공통전극을 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 액정표시장치의 제조 방법을 제공한다. 상기 제조 방법은 기판상에 게이트 전극, 게이트 배선 및 공통배선을 형성하는 단계; 상기 게이트 전극을 포함하는 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 반도체층, 소스/드레인 전극 및 데이터 배선을 형성하는 단계; 상기 소스/드레인 전극을 포함하는 게이트 절연막상에 다수개로 분기된 요부(凹)형태를 가지는 보호막을 형성하는 단계; 및 상기 보호막상에 위치하며 상기 드레인 전극과 연결된 화소전극과, 상기 보호막의 요부(凹)에 위치하는 공통전극을 형성하는 단계를 포함한다.
이하, 본 발명에 의한 액정표시장치의 도면을 참고하여 본발명의 실시예를 더 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 액정표시장치를 설명하기 위해 도시한 도면들이다. 도 1a는 상기 액정표시장치를 하나의 화소에 한정하여 도시한 평면도이고, 도 1b는 도 1a를 Ｉ-Ｉ'로 취한 단면도이다.
도 1a 및 도 1b에서와 같이, 기판(100)상에 게이트 배선(101)과 데이터 배선(103)이 화소영역을 정의하며 형성되어 있으며, 공통배선(104)이 상기 게이트 배선(101)과 평행하게 배치하되, 일정 간격을 가지며 형성되어 있다. 여기서, 상기 게이트 배선(101), 상기 데이터 배선(103) 및 상기 공통배선(104)은 그 끝단부에 각각 게이트 패드 전극부(105), 데이터 패드 전극부(106) 및 공통전압 패드 전극부(107)가 형성되어 있다. 이때, 도면에는 도시되지 않았으나, 상기 각 패드 전극부는 외부회로부인 PCB(printed circuit board; 도면에는 도시하지 않음)와 TCP(Tape Carrier Package)를 이용하는 TAB(Tape Automated Bonding) 방식에 의해 서로 전기적으로 연결될 수 있다.
상기 화소영역에는 적어도 하나의 박막트랜지스터(Tr)가 형성되어 있으며, 상기 박막트랜지스터(Tr)와 전기적으로 연결된 화소전극(116)과, 상기 공통배선(104)과 전기적으로 연결된 공통전극(118)이 형성되어 있다.
여기서, 상기 화소전극(116)은 다수개로 분기된 개구영역(P1, P2)을 가지며, 상기 공통전극(118)은 상기 개구영역(P1, P2)내에 형성되는 것으로 상기 개구영역(P1,P2)과 동일한 형태를 가지며 형성된다.
상기 화소전극(116)에 형성된 개구영역(P1,P2)은 상기 게이트 배선(101)과 동일 방향을 가지는 수평부(P1)와, 상기 각 수평부(P1)와 연결된 수직부(P2)로 형성될 수 있다. 여기서, 도면과 달리, 상기 개구영역의 형태는 하나의 수평부와, 상기 수평부에서 분기된 다수의 수직부로 형성할 수도 있다. 또는, 상기 수평부가 직선형태가 아닌 지그재그 형태 또는 원형 형태로 형성할 수도 있는바, 상기 화소전 극(116)의 개구영역(P1, P2)의 형태를 본 발명의 실시예에서 한정하는 것은 아니다.
상기 화소전극(116)의 개구영역(P1,P2) 중 일부는 상기 공통배선(104)을 노출하도록 형성한다. 이는 상기 화소전극(116)의 개구영역내에 공통전극(118)이 형성되는 바, 상기 공통전극(118)과 상기 공통배선(104)을 전기적으로 연결하도록 형성하기 위함이다.
여기서, 상기 화소전극(116)에 개구 영역(P1, P2)을 형성하고, 상기 개구영역(P1, P2)에 상기 공통전극(118)을 형성함으로써, 상기 화소전극(116)과 상기 공통전극(118)은 서로 중첩되지 않게 형성된다. 이로써, 상기 화소전극(116)과 상기 공통전극(118)간에 발생할 수 있는 기생용량에 의해 발생하는 잔상문제를 개선할 수 있다.
자세하게, 기판(100)상에 서로 대응되어 배치된 게이트 배선(101)과 공통배선(103)이 형성되어 있으며, 상기 게이트 배선(101)과 연결된 게이트 전극(102)이 형성되어 있다. 또, 상기 게이트 배선(101)과 상기 공통배선(104)의 끝단부에는 각각 게이트 패드 전극(105a)과 공통전압 패드전극(107a)을 더 형성할 수 있다.
상기 게이트 배선(101)을 포함하는 기판 전면에 걸쳐 게이트 절연막(110)이 형성되어 있다. 상기 게이트 절연막(110)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나로 형성될 수 있다.
상기 게이트 전극(102)에 대응된 상기 게이트 절연막(110) 상에 위치하는 반도체층(112)과, 상기 반도체층(112) 양단부상에 분리되어 배치된 소스/드레인 전 극(114a, 114b)이 형성되어 있다. 여기서, 상기 반도체층(112)은 비정질 실리콘층으로 형성된 활성층(112a)과, 상기 활성층(112a)의 양 단부에 분리되어 형성된 오믹콘텍층(112b)으로 형성할 수 있다.
또, 상기 게이트 절연막(110)상에 상기 게이트 배선(101)과 교차되도록 배치하여 화소영역을 정의하는 데이터 배선(103)과, 상기 데이터 배선(103)의 끝단부에 형성된 데이터 패드 전극(106a)이 형성되어 있다. 이로써, 상기 화소영역에는 상기 게이트 전극(102), 상기 반도체층(112), 상기 게이트 절연막(110) 및 상기 소스/드레인 전극(114a, 114b)을 포함하는 박막트랜지스터(Tr)가 형성된다.
상기 박막트랜지스터(Tr)를 포함하는 기판전면에 걸쳐 보호막(120)이 형성되어 있다. 이때, 상기 보호막(120)은 상기 화소영역내에 다수개로 분기된 형태를 가지는 요부(凹; P1, P2)가 형성되어 있다. 상기 요부(凹; P1, P2)는 상기 보호막(120) 및 상기 게이트 절연막(110)을 식각하여, 상기 공통배선(104)이 노출되도록 형성한다. 여기서, 상기 요부(凹 ;P1, P2)의 형태는 하나의 수평부(P1)와, 상기 수평부(P1)에서 분기된 다수의 수직부(P2)로 형성할 수 있다. 또, 상기 수평부(P1) 또는 상기 수직부(P2)가 직선형태가 아닌 지그재그 형태 또는 원형 형태로 형성할 수도 있는바, 상기 요부(凹;P1, P2)의 형태를 본 발명의 실시예에서 한정하는 것은 아니다.
또, 상기 보호막(120)은 상기 박막트랜지스터(Tr) 일부, 즉 상기 드레인 전극(114b)을 노출하는 제 1 콘텍홀(C1)이 형성되어 있다. 또, 상기 보호막(120)은 상기 게이트 패드 전극(105a), 상기 데이터 패드 전극(106b) 및 상기 공통전압 패 드 전극(107a)을 각각 노출하는 제 2, 제 3 , 제 4 콘텍홀(C2, C3, C4)이 형성되어 있다.
상기 화소영역에 대응된 상기 보호막(120) 상에 상기 제 1 콘텍홀(C1)에 노출된 상기 박막트랜지스터(Tr)와 전기적으로 연결된 화소전극(116)이 형성되어 있다. 이때, 상기 화소전극(116)과 상기 박막트랜지스터(Tr)은 연결전극(121)에 의해 연결되어 있다. 상기 연결전극(121)은 비정질 ITO로 형성할 수 있다.
여기서, 상기 화소전극(116)은 상기 보호막(120)에 형성된 요부(凹;P1, P2)의 형태와 동일한 개구영역(P1, P2)이 형성된다. 또, 상기 화소전극(116)의 개구영역(P1, P2)에 대응된 상기 기판상에 공통전극(118)이 형성되어 있다. 즉, 상기 보호막(120)에 형성된 요부(凹; P1, P2)에 공통전극(118)이 위치하게 되고, 상기 요부(凹; P1, P2) 중 일부분이 상기 공통배선(104)을 노출하도록 형성되는바, 상기 공통전극(118)은 상기 공통배선(104)과 전기적으로 연결된다. 즉, 상기 공통전극(118)과 상기 화소전극(116)은 서로 중첩되지 않도록 형성되며, 상기 공통전극(118)과 상기 화소전극(116)간에 형성된 상기 보호막(120)과 상기 게이트 절연막(110)의 두께로 이격되어 형성된다. 이로 인하여, 상기 공통전극(118)과 상기 화소전극(116)간의 간격은 두 기판의 셀갭의 간격보다 작게 형성되어, 상기 공통전극(118)과 상기 화소전극(116)간에 프린지 필드(fringe field)가 형성되고, 결국 상기 프린지 필드에 의해서 액정이 구동된다. 이때, 상기 공통전극(118)과 상기 화소전극(116)간에 종래 서로 중첩되어 형성함으로써, 발생할 수 있는 기생 용량에 의해 잔상이 발생하는 것을 방지할 수 있다.
여기서, 상기 화소전극(116)과 상기 공통전극(118)은 투명성의 도전물질로, 표면 평탄성이 뛰어나며, 저항이 낮은 다결정 ITO로 형성할 수 있다. 이로써, 상기 화소전극과 상기 공통전극의 전기적 특성을 향상시킴으로써, 화질이 향상된 액정표시장치를 제조할 수 있다.
더 나아가, 상기 제 2, 제 3 , 제 4 콘텍홀(C2, C3, C4)에 의해 각각 노출된 상기 게이트 패드 전극(105a), 상기 데이터 패드 전극(106a) 및 상기 공통전압 패드 전극(107a)상에 각각 게이트 패드 접촉 전극(105b), 데이터 패드 접촉 전극(106b) 및 공통전압 패드 접촉 전극(107b)을 형성함으로써, 게이트 패드 전극부(105), 데이터 패드 전극부(106) 및 공통전압 패드 전극부(107)를 형성한다. 이때, 상기 게이트 패드 접촉 전극(105b), 상기 데이터 패드 접촉 전극(106b) 및 상기 공통전압 패드 접촉 전극(107b)은 비정질 ITO로 형성하여, 부식에 의한 불량을 방지할 수 있다. 또, 제조공정상에서 자연적으로 상기 패드 전극과 상기 패드 접촉 전극간에 다결정 ITO가 더 위치할 수 있다. 즉, 상기 제 2, 제 3, 제 4 콘텍홀(C2, C3, C4)의 측벽을 제외한 상기 게이트 패드 전극(105a), 상기 데이터 패드 전극(106a) 및 상기 공통전압 패드 전극(107a)상과, 상기 보호막의 일부영역상에 다결정 ITO층(117)이 위치할 수 있다.
이후 도면에는 도시하지 않았으나, 상기 기판과 일정 간격을 가지는 상부기판이 더 위치할 수 있다. 상기 상부기판에는 컬러필터층과 블랙매트릭스층이 더 형성되어 있을 수 있다.
이와 같이, 상기 화소전극과 상기 공통전극을 중첩되지 않게 형성함으로써, 상기 화소전극과 상기 공통전극간에 발생할 수 있는 기생용량에 의한 잔상 문제를 개선할 수 있다. 또, 상기 화소전극과 상기 공통전극을 다결정 ITO로 형성하여 전기적 특성을 향상시킬 수 있어 화질이 향상된 액정표시장치를 제공할 수 있다.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조 방법을 도시한 공정도들이다. 여기서, 도 2a 내지 도 2i를 통해 완성된 액정표시장치는 상술한 도 1a의 평면도의 형태를 가지는 바, 도 1a, 도 2a 내지 도 2i를 참조하여 본 발명의 제 1 실시예에 따른 액정표시장치의 제조 방법을 기술한다.
도 1a 및 도 2a를 참조하면, 기판(100)을 제공한다. 상기 기판(100)상에 제 1 도전물질을 증착한 뒤, 패터닝하여 게이트 배선(101), 게이트 전극 및 공통 배선을 형성한다. 이때, 상기 게이트 배선과 상기 공통 배선의 끝단부에 각각 위치하는 게이트 패드 전극과 공통전압 패드 전극을 동시에 형성할 수 있다.
여기서, 상기 제 1 도전물질은 스퍼터링법 또는 진공증착법 중 어느 하나를 통해 형성할 수 있다. 이때, 상기 제 1 도전물질은 Al, Mo, Cu, MoW, MoTa, MoNb, Cr, W 및 AlNd으로 이루어진 군에서 선택된 적어도 하나일 수 있다.
상기 게이트 배선(101)을 포함하는 기판 전면에 걸쳐 게이트 절연막(110)을 형성한다.
여기서, 상기 게이트 절연막(110)은 화학기상증착법 또는 스퍼터링법 중 어느 하나의 방식을 통해 형성된 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.
도 1a 및 도 2b를 참조하면, 상기 게이트 전극(102)에 대응된 상기 게이트 절연막(110)상에 반도체층(112)과, 상기 반도체층(112)의 양 단부상에 분리되어 배치된 소스/드레인 전극(114a, 114b)을 형성한다. 이와 동시에, 상기 게이트 절연막(110) 상에 상기 게이트 배선(102)과 교차되어 화소영역을 정의하는 데이터 배선(103)과, 상기 데이터 배선(103)의 일끝단부에 위치하는 데이터 패드 전극(106a)이 형성된다.
상기 반도체층(112)과 상기 소스/드레인 전극(114a, 114b)은 하프톤 마스크 또는 회절 마스크를 이용하여 동시에 형성할 수 있다. 즉, 상기 게이트 절연막 상에 비정질 실리콘층, 불순물의 비정질 실리콘층, 제 2 도전물질을 순차적으로 형성한 뒤, 상기 하프톤 마스크 또는 회절 마스크를 통한 노광 및 현상 공정을 거쳐 감광성막 패턴을 형성한다. 이후, 상기 감광성막 패턴에 따라 상기 제 2 도전물질과 상기 비정질 실리콘층을 패터닝하여, 상기 소스/드레인 전극(114a 114b)과 활성층(112a)을 형성한다. 그리고, 상기 감광성막 패턴에 애싱(ashing)공정을 수행한 뒤, 상기 불순물의 비정질 실리콘층을 식각하여 오믹콘텍층(112b)을 형성한 뒤, 상기 감광성막 패턴을 제거한다. 이로써, 하나의 마스크를 통해, 상기 반도체층(112)과 상기 소스/드레인 전극(114a 114b)을 형성할 수 있다. 이때, 상기 데이터 배선(103) 하부에도 자연적으로 상기 반도체층(112)이 위치할 수 있다.
이로써, 상기 기판(100)상에 상기 게이트 전극(102), 상기 게이트 절연막(110), 반도체층(112), 상기 소스/드레인 전극(114a 114b)을 포함하는 박막트랜지스터(Tr)가 형성된다.
상기 박막트랜지스터(Tr)를 포함하는 기판 전면에 걸쳐 보호막(120)을 형성한다.
여기서, 상기 보호막(120)은 화학기상증착법 또는 스퍼터링법에 의해 형성된 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.
도 1a 및 도 2c를 참조하면, 상기 화소영역에 대응된 상기 보호막(120)에 다수개로 분기된 요부(凹;P1, P2)를 형성한다. 여기서, 상기 요부(凹;P1, P2)는 상기 보호막(120)상에 노광 및 현상공정을 거쳐 감광성막 패턴을 형성하고, 상기 감광성막 패턴에 따라 상기 보호막(120)을 패터닝하여 형성할 수 있다. 이때, 상기 요부(凹;P1, P2)는 상기 게이트 절연막(110)까지 패터닝하여, 상기 공통배선(104)을 노출하도록 형성한다. 이와 동시에, 상기 보호막(120)에 상기 박막트랜지스터(Tr)의 드레인 전극(114b), 상기 게이트 패드 전극(105a), 상기 데이터 패드 전극(106a) 및 상기 공통전압 패드 전극(107b)을 각각 노출하는 제 1, 제 2, 제 3, 및 제 4 콘텍홀(C1, C2, C3, C4)이 형성될 수 있다.
도 1a 및 도 2d를 참조하면, 상기 요부(凹;P1, P2)를 포함하는 상기 보호막(120) 전면에 걸쳐 제 1 투명도전막(130)을 형성한다. 즉, 상기 제 1 투명도전막(130)은 다결정 ITO로 형성될 수 있다.
즉, 상기 제 1 투명도전막(130)은 상기 보호막(120) 전면에 비정질 ITO를 스퍼터링법에 의해 증착한 뒤, 열처리를 수행하여, 상기 비정질 ITO를 결정화시켜 형성된다. 여기서, 상기 다결정 ITO는 상기 비정질 ITO에 비해 결정화도 및 표면 평탄성이 향상되어 전기 저항성이 낮아지게 되므로, 상기 비정질 ITO보다 전기적 특 성이 향상된다.
도 1a 및 도 2e를 참조하면, 상기 제 1 투명도전막(130)에 전면 식각공정을 수행하여 공통전극(118)과, 제 1 투명도전막 패턴(130')을 형성한다. 이때, 상기 제 1 투명도전막(130)의 위치별 결정화도의 차이가 발생한다. 이러한 결정화도의 차이는 식각률의 차이를 발생한다. 즉, 결정화도가 클수록 식각률은 저하된다. 여기서, 상기 보호막(120) 상부 또는 상기 요부(凹;P1, P2)의 평면부상보다 요부(凹;P1, P2)의 측벽에 증착되는 다결정 ITO의 결정화도가 낮게 형성된다. 이는, 상기 보호막 상에 스퍼터링법을 통해, 비정질 ITO를 형성한 뒤, 결정화 공정을 거쳐 다결정 ITO를 형성하게 되는데, 상기 스퍼터링법은 직진성을 가지며 피증착기판에 피증착물질이 증착되는 성향을 가지기 때문에, 상기 보호막(120) 상부 또는 상기 요부의 평탄부보다 상기 요부(凹;P1, P2)의 측벽에 형성되는 비정질 ITO의 밀도가 작게 증착되기 때문이다. 즉, 다른 영역보다 상기 요부(凹;P1, P2)의 측벽에 형성되는 다결정 ITO의 식각률이 크다.
이로 인하여, 상기 제 1 투명도전막(도 2d에서 130)을 전면 식각공정을 수행하면, 상기 요부(凹;P1, P2)의 측벽에 형성된 다결정 ITO가 완전히 제거되어도, 상기 보호막(120)의 상부 및 상기 요부(凹;P1, P2)의 평면부에는 다결정 ITO가 잔류하게 된다.
이로써, 상기 요부(凹;P1, P2)에 형성되는 공통전극(118)과, 상기 보호막(120)의 상부에 형성되는 제 1 투명도전막 패턴(130')을 형성할 수 있다.
또, 상기 제 1, 제 2, 제 3, 제 4 콘텍홀(C1, C2, C3, C4)의 측벽에 형성된 다결정 ITO의 결정화도도 상대적으로 낮게 형성되므로, 상기 제 1, 제 2, 제 3, 제 4 콘텍홀(C1, C2, C3, C4)의 측벽의 다결정 ITO도 제거된다.
도 3a 및 도 3b는 본 발명에서 측벽부와 평면부의 ITO의 결정화도 차이를 이용하여 형성된 다결정 ITO 패턴을 측정한 사진이다.
도 3에서와 같이, 측벽부와 평면부상에 형성된 다결정 ITO(210)를 전면 습식식각을 수행했을 경우, 상기 측벽부에는 다결정 ITO가 제거되어, 무기막(200)이 드러나고, 상기 평면부상에는 다결정 ITO(210)가 잔류하는 것을 확인할 수 있었다. 이는 상술한 바와 같이, 측벽부보다 평면부상에 형성된 다결정 ITO의 결정화도가 높아, 상기 측벽부보다 평면부상에 형성된 다결정 ITO의 식각률이 낮아지기 때문이다.
다시, 도 1a 및 도 2f를 참조하면, 상기 공통전극(118) 및 상기 제 1 투명도전막 패턴(130')상에 제 2 투명도전막(140)을 형성한다. 상기 제 2 투명도전막(140)은 스퍼터링법을 통해 형성된 비정질 ITO층일 수 있다.
이후, 상기 제 2 투명도전막(140)상에 반투과 마스크(200)를 이용한 노광 및 현상공정을 거쳐 제 1 감광성막 패턴(150)을 형성한다. 여기서, 상기 반투과 마스크(200)는 투과되는 광의 세기에 따라 투과 영역(200a), 반투과 영역(200b) 및 차단 영역(200c)으로 구분된다. 이로써, 상기 반투과 마스크(200)를 이용하여 단차를 가지는 제 1 감광성막 패턴(150)을 형성할 수 있다. 여기서, 상기 반투과 마스크(200)는 회절 마스크 또는 하프톤 마스크 중 어느 하나일 수 있다.
상기 제 1 감광성막 패턴(150)에 따라, 상기 제 1 투명도전막 패턴(130')과 제 2 투명도전막(140)을 식각하여, 도 1a 및 도 2g에서와 같이, 화소영역에 위치하는 제 2 투명도전막 패턴(140')과 화소전극(116)을 형성한다. 이와 동시에, 상기 제 2, 제 3, 제 4 콘텍홀(C2, C3, C4)에 의해 각각 노출된 상기 게이트 패드 전극(105a), 상기 데이터 패드 전극(106a), 상기 공통전압 패드 전극(107a)상에 게이트 패드 접촉 전극(105b), 데이터 패드 접촉 전극(106b), 공통전압 패드 접촉 전극(107b)을 형성할 수 있다.
상기 제 1 감광성막 패턴(150)에 애싱(ashing)공정을 수행하여 단차가 낮은 영역을 완전히 제거하여, 도 2h에서와 같이 상기 제 2 감광성막 패턴(150')을 형성한다.
이후, 상기 제 2 감광성막 패턴(150')에 따라 상기 제 2 투명도전막 패턴(140')을 식각하고, 상기 제 2 감광성막 패턴(150')을 제거함에 따라, 도 1a 및 도 2i에서와 같이, 연결전극(116)을 형성한다. 상기 연결전극(116)은 상기 화소전극(116)과 상기 박막트랜지스터(Tr)를 전기적으로 연결하는 역할을 한다. 이는, 상기 제 1 콘텍홀(C1)을 통해, 상기 화소전극(116)과 상기 박막트랜지스터(Tr)이 연결됨에 있어, 상기 제 1 콘텍홀(C1)의 측벽부에서 상기 화소전극(116)이 제거될 수 있기 때문이다. 이로써, 상기 화소전극(116)은 다결정 ITO로 형성되고, 상기 연결전극(121)은 비정질 ITO로 형성된다.
이와 같이, 상기 공통전극(118)을 측벽부와 평면부의 ITO의 결정화도 차이를 이용한 패터닝 공정을 수행하여 형성함으로써, 적어도 하나의 마스크 공정을 줄일 수 있다.
또, 상기 공통전극(118)과 상기 화소전극(116)을 서로 중첩되게 형성하지 않으며, 상기 공통전극(118)과 상기 화소전극(116)간의 간격이 상기 두 기판의 셀갭보다 작게 형성하여 프린지 필드를 형성함으로써, 상기 공통전극(118)과 상기 화소전극(116)간의 기생 용량에 의한 잔상 문제를 해결하며, 시야각을 개선할 수 있다.
상기한 바와 같이 본 발명에 따르면, 일정한 셀갭을 유지하는 두 기판 중 하나의 기판에 서로 교번하게 형성된 공통전극과 화소전극간의 간격을 두 기판의 셀갭보다 작게 형성하여 프린지 필드를 형성함으로써, 시야각을 개선할 수 있다.
또, 상기 공통전극과 상기 화소전극을 중첩되지 않게 형성하여 잔상 문제를 개선할 수 있었다.
또, 상기 공통전극을 측벽부와 평면부의 ITO의 결정화도 차이를 이용한 패터닝 공정을 수행하여 형성함으로써, 적어도 하나의 마스크 공정을 줄일 수 있어, 생산성을 향상시킬 수 있었다.
또, 상기 화소전극과 상기 공통전극을 다결정 ITO로 형성함으로써, 전기적 특성을 향상시킬 수 있어, 화질이 향상된 액정표시장치를 제공할 수 있었다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬수 있음을 이해할 수 있을 것이다.
Claims (16)
- 기판;상기 기판 상에 화소영역을 정의하며 형성된 게이트 배선과 데이터 배선;상기 게이트 배선과 이격되어 배치된 공통배선;상기 화소영역에 형성된 적어도 하나의 박막트랜지스터;상기 박막트랜지스터를 포함하는 기판 전면에 위치하며, 상기 박막트랜지스터의 드레인 전극이 노출된 콘택홀과 상기 화소영역내에 다수개로 분기된 형태를 가지는 요부(凹)가 형성된 보호막;상기 보호막의 상면과 상기 콘택홀 내의 상기 드레인 전극의 상면에 형성되는 화소전극;상기 드레인 전극의 상면에 형성된 화소전극과 상기 보호막의 상면에 형성된 화소 전극을 연결시키기 위해 상기 콘택홀의 내측면에 형성된 연결전극; 및상기 공통배선과 연결되며, 상기 보호막의 요부(凹)에 형성된 공통전극을 포함하고,상기 드레인 전극의 상면에 형성된 화소전극과 상기 보호막의 상면에 형성된 화소 전극은 서로 이격되며,상기 화소전극과 상기 연결전극은 서로 상이한 결정성을 갖는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 보호막에 형성된 요부(凹) 중 적어도 일부는 상기 공통배선을 노출하도록 형성된 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 화소전극은 상기 보호막에 형성된 요부(凹)의 형태와 동일한 개구 영역을 가지는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 화소전극은 다결정 ITO로 형성된 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 공통전극은 다결정 ITO로 형성된 것을 특징으로 하는 액정표시장치.
- 삭제
- 제1항에 있어서,상기 연결전극은 비정질 ITO로 형성된 것을 특징으로 하는 액정표시장치.
- 기판상에 게이트 전극, 게이트 배선 및 공통배선을 형성하는 단계;상기 게이트 전극을 포함하는 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 반도체층, 소스/드레인 전극 및 데이터 배선을 형성하는 단계;상기 소스/드레인 전극을 포함하는 게이트 절연막상에 다수개로 분기된 요부(凹)와 상기 드레인 전극이 노출된 콘택홀을 가지는 보호막을 형성하는 단계;상기 보호막의 전면 상에 다결정 투명도전막을 형성하는 단계-상기 요부의 바닥면, 상기 콘택홀의 바닥면 및 상기 보호막의 상면에 형성된 다결정 투명도전막의 결정화도는 상기 요부의 측면 및 상기 콘택홀의 측면의 결정화도보다 큼;상기 다결정 투명도전막을 전면 식각하여, 상기 요부의 바닥면 상에 공통전극 그리고 상기 콘택홀의 바닥면 및 상기 보호막의 상면 상에 투명도전막 패턴을 형성하는 단계; 및상기 기판의 전면 상에 비정질 투명도전막을 형성하고 상기 비정질 투명도전막과 상기 투명도전막 패턴을 패터닝하여 화소전극과 연결전극을 형성하는 단계-상기 화소전극은 상기 보호막의 상면과 상기 콘택홀 내의 상기 드레인 전극의 상면에 형성되고, 상기 연결전극은 상기 드레인 전극의 상면에 형성된 화소전극과 상기 보호막의 상면에 형성된 화소 전극을 연결시키기 위해 상기 콘택홀의 내측면에 형성됨-을 포함하고,상기 드레인 전극의 상면에 형성된 화소전극과 상기 보호막의 상면에 형성된 화소 전극은 서로 이격되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 8 항에 있어서,상기 화소전극과 상기 공통전극은 다결정 ITO로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서,상기 다결정 투명도전막은 스퍼터링법을 통해 비정질 ITO를 증착한 뒤, 상기 비정질 ITO를 열처리하여 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 삭제
- 제8항에 있어서,상기 화소전극과 상기 연결전극은 동일한 마스크를 이용하여 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 12 항에 있어서,상기 마스크는 하프톤 마스크 또는 회절 마스크 중 어느 하나인 것을 특징으로 하는 액정표시장치의 제조방법.
- 제8항에 있어서,상기 연결전극은 비정질 ITO로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 8 항에 있어서,상기 보호막의 요부(凹)는 상기 공통배선을 일부 노출하도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제1항에 있어서,상기 화소전극은 상기 공통전극을 둘러싼 폐루프 구조를 갖는 액정표시장치.
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