KR101275927B1 - 절연막, 이를 구비하는 박막트랜지스터 및 이들의 제조방법 - Google Patents
절연막, 이를 구비하는 박막트랜지스터 및 이들의 제조방법 Download PDFInfo
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Abstract
본 발명은 절연막, 이를 구비하는 박막트랜지스터 및 이들의 제조 방법을 개시되어 있다. 절연막의 형성방법은 기판상에 도전성 패턴을 형성하는 단계, 기판상에 졸상(sol phase)의 조성물을 도포하여 도전성 패턴을 덮는 제 1 예비 절연막을 형성하는 단계, 제 1 예비 절연막을 겔화하여 기판상에 겔상(gel phase)의 제 2 예비 절연막을 형성하는 단계 및 제 2 예비 절연막을 열처리하여 절연막을 형성하는 단계를 포함하여, 공정을 단순화하며, 대면적의 기판에 적용할 수 있다.
졸(Sol), 겔(Gel), 게이트 절연막, 보호막, 박막트랜지스터
Description
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 방법을 도시한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 제조 방법을 도시한 단면도들이다.
도 3a는 본 발명의 제 3 실시예에 따른 박막트랜지스터의 평면도이다.
도 3b는 도 3a에 도시된 I-I'선을 따라 절단한 단면도이다.
도 4a는 본 발명의 제 4 실시예에 따른 표시장치의 평면도이다.
도 4b는 도 4a에서 도시한 Ⅱ-Ⅱ'의 선을 따라 절단한 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 기판 101 : 게이트 전극
110 : 게이트 절연막 110a : 제 1 예비 게이트 절연막
110b : 제 2 예비 게이트 절연막 111 : 반도체층 패턴
112 : 소스전극 113 : 드레인 전극
120 : 보호막 120a : 제 1 예비 보호막
120b : 제 2 예비 보호막
본 발명은 절연막, 이를 구비하는 박막트랜지스터 및 이들의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 단 시간 내 처리하는 정보처리장치(information processing device)뿐만 아니라 정보처리장치에서 처리된 데이터를 영상으로 표시하는 표시장치(display device)의 기술 개발이 급속이 이루어지고 있다.
오늘날, 표시장치에 박막트랜지스터가 적용되어, 표시장치의 화질 특성뿐만 아니라, 표시장치의 응답 속도, 계조 표시 및 콘트라스트 비를 향상시킬 수 있었다. 이와 같은 박막트랜지스터는 주로 반도체층, 게이트 절연막 및 금속 전극을 포함한다.
상기 게이트 절연막은 산화 실리콘(SiO2)막 또는 질화 실리콘막(SiNx)이 이용되고 있다. 상기 산화 실리콘막은 신뢰성이 우수하여 박막트랜지스터에 주로 이용되고 있다. 상기 산화 실리콘막은 SiH4 및 N2O를 포함하는 소스 기체를 이용한 화학기상증착법을 통해 형성할 수 있다. 상기 질화 실리콘막은 작은 누설전류를 가진다. 상기 질화 실리콘막은 SiH4 및 NH3를 포함하는 소스 기체로 이용한 화학기상증착법을 통해 형성할 수 있다.
그러나, 화학기상 증착법은 고가의 장비를 필요로 하므로, 시설 투자비가 증 가한다. 또한, 화학기상 증착법은 진공 챔버내에서 공정이 수행되는데, 상기 진공 챔버의 크기가 제한적이기 때문에 대면적화에 한계가 있다.
본 발명의 목적은 습식공정을 통해 형성할 수 있는 절연막의 제조 방법 및 이의 제조 방법을 통해 제조된 절연막을 제공함에 있다.
본 발명의 다른 목적은 상기 절연막의 제조 방법을 적용하는 박막트랜지스터의 제조 방법 및 이의 제조 방법을 통해 제조된 박막트랜지스터를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 절연막의 제조 방법을 제공한다. 제조 방법은 기판상에 도전성 패턴을 형성하는 단계, 기판상에 졸상(sol phase)의 조성물을 도포하여 도전성 패턴을 덮는 제 1 예비 절연막을 형성하는 단계, 제 1 예비 절연막을 겔화하여 기판상에 겔상(gel phase)의 제 2 예비 절연막을 형성하는 단계 및 제 2 예비 절연막을 열처리하여 절연막을 형성하는 단계를 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 절연막을 제공한다. 절연막은 기판상에 형성된 도전성 패턴을 절연하며, Hf, Zr 및 Ti으로 이루어진 군에서 선택된 하나를 포함하는 질화막 또는 산질화막중 어느 하나로 이루어진다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 박막트랜지스터의 제조 방법을 제공한다. 제조 방법은 기판상에 게이트 전극을 형성하는 단 계, 기판상에 졸상(sol phase)의 조성물을 도포하여 게이트 전극을 덮는 제 1 예비 게이트 절연막을 형성하는 단계, 제 1 예비 게이트 절연막을 겔화하여 기판상에 겔상(gel phase)의 제 2 예비 게이트 절연막을 형성하는 단계, 제 2 예비 게이트 절연막을 열처리하여 게이트 절연막을 형성하는 단계, 게이트 전극과 대응하는 게이트 절연막상에 반도체층 패턴을 형성하는 단계, 반도체층 패턴의 양 단부에 이격된 소스 전극 및 드레인 전극을 형성하는 단계 및 소스 전극 및 드레인 전극을 덮는 보호막을 형성하는 단계를 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 박막트랜지스터를 제공한다. 박막트랜지스터는 기판상에 배치된 게이트 전극, 기판상에 게이트 전극을 덮도록 배치되고 Hf, Zr 및 Ti으로 이루어진 군에서 선택된 하나를 포함하는 게이트 절연막, 게이트 전극과 대응된 게이트 절연막 상에 배치된 반도체층 패턴, 반도체층 패턴상에 배치된 소스전극, 반도체층 패턴상에 배치되고 소스전극과 이격된 드레인 전극및 게이트 절연막상에 소스전극 및 드레인 전극을 덮도록 배치된 보호막을 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 절연막 및 이를 구비하는 박막트랜지스터에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
실시예
1
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 박막트랜지스터를 제조하기 위해, 기판(100)을 제공한다. 기판(100)상에 게이트 전극(101)을 형성한다. 게이트 전극(101)은 예를 들어, 포토리소그래피 공정을 이용한 패터닝 공정을 수행해서 형성될 수 있다. 여기서, 포토리소그래피 공정은 기판(100)상에 도전막을 형성하고, 상기 도전막상에 포토레지스트 패턴을 형성한다. 그리고 상기 포토레지스트 패턴을 식각 마스크로 하여, 상기 도전막을 식각하여 기판(100)상에 게이트 전극을 형성한 뒤, 상기 포토레지스트 패턴을 제거하는 공정이다.
게이트 전극(101)을 형성한 뒤, 기판(100)상에 습식공정으로 조성물(115)을 도포하여 게이트 전극(101)을 덮는 제 1 예비 게이트 절연막(110a)을 형성한다. 상기 습식공정은 액상의 조성물을 피 기판상에 코팅하는 공정으로서, 상기 습식공정의 예로서는 스핀 코팅법, 닥터 블레이드법, 바 코팅법, 딥 코팅법, 스프레이 코팅법, 잉크젯 프린팅법등을 들 수 있다. 즉, 제 1 예비 게이트 절연막(110a)은 졸 상태로 기판(100)상에 형성된다.
조성물(115)은 졸상(sol phase)을 이룬다. 즉, 조성물은 용매에 콜로이드 입자가 분산되어 있는 상태이다.
여기서, 조성물(115) 중 콜로이드 입자는 하기의 화학식 1을 포함한다.
여기서, M은 Si 또는 제 4 족 원소 중 어느 하나이다. 또한, R1 내지 R8은 수소 또는 C1 내지 C10의 알킬기이다. 여기서, R1 내지 R8은 서로 동일하거나 다를 수 있다. 이때, R1 내지 R8은 C10를 초과하는 탄소를 가지면 용매에 분산되기 어려워, 습식공정을 수행하기 어렵다. 후술될 게이트 절연막의 유전율을 높이기 위해, 상기 제 4 족원소는 Hf, Zr 또는 Ti 중 어느 하나일 수 있다.
또한, 조성물(115) 중 상기 용매로 사용할 수 있는 예로서는 테트라하이드로 퓨란(tetrahydrofuran;THF)일 수 있다. 그러나, 본 발명의 실시예에서 이에 한정되는 것은 아니다. 이에 더하여, 조성물(115)은 산촉매를 더 포함할 수 있다. 상기 산촉매의 예로서는 메탄 술폰산(CF3SO3H)일 수 있다.
도 1b를 참조하면, 제 1 예비 게이트 절연막(110a)을 형성한 후, 제 1 예비 게이트 절연막(110a)을 겔화하여, 상기 기판상에 겔상(gel phase)의 제 2 예비 게이트 절연막(110b)을 형성한다.
여기서, 겔상(gel phase)의 제 2 예비 게이트 절연막(110b)을 형성하기 위해, 제 1 예비 게이트 절연막(110a)을 열처리를 한다. 또는, 제 1 예비 게이트 절연막(110a)에 레이저를 조사한다. 이로 인해, 제 1 예비 게이트 절연막(110a)의 용 액은 휘발되고, 제 1 예비 게이트 절연막(110a)을 구성하는 조성물들간의 아민 분해(amminolysis)반응 및 축합 반응이 유도된다. 따라서, 제 1 예비 게이트 절연막(110a)의 졸상이 겔화되어 제 2 예비 게이트 절연막(110b)을 형성할 수 있다.
도 1c를 참조하면, 제 2 예비 게이트 절연막(110b)을 형성한 뒤, 제 2 예비 게이트 절연막(110b)에 열처리를 수행하여 기판(100)상에 게이트 전극(101)을 덮는 게이트 절연막(110)을 형성한다.
게이트 절연막(110)을 형성하기 위한 열처리 온도는 150℃ 내지 500℃일 수 있다. 이는 열처리 온도가 150℃미만이면 유기물이 완전하게 제거되지 않으며, 박막이 잘 형성되지 않는다. 이에 반하여, 열처리 온도가 500℃를 초과하게 되면, 박막내에 많은 기공을 포함하는 다공질의 막이 형성될 수 있기 때문이다.
제 2 예비 게이트 절연막(110b)에 열처리는 N2 분위기 또는 O2 분위기에서 수행될 수 있다.
이때, N2 분위기에서 열처리를 수행할 경우, 게이트 절연막(110)은 질화막으로 형성된다. 예를 들면, 게이트 절연막(110)은 실리콘 산화막보다 유전율이 높으며, 누설전류가 작은 HfNx, ZrNx, TiNx, SiNx등으로 형성될 수 있다.
한편, O2 분위기에서 열처리를 수행할 경우, 게이트 절연막(110)은 산질화막으로 형성된다. 예를 들면, 게이트 절연막(110)은 SiON, HfOn, ZrON, TiON등으로 형성될 수 있다. 산질화막은 산화막보다 유전율이 높으며 누설 전류를 낮출 수 있다. 또한, 산질화막은 질화막보다 열적 안정성이 높으며, 계면 특성이 우수하다. 따라서, 전기적 특성 및 신뢰성이 향상된 박막트랜지스터를 제조할 수 있다.
도 1d를 참조하면, 게이트 절연막(110)을 형성한 후에, 게이트 전극(101)과 대응된 게이트 절연막(110)상에 반도체층 패턴(111), 상기 반도체층 패턴(111)상에 이격된 소스 전극(112) 및 드레인 전극(113)을 형성한다.
반도체층 패턴(111)을 형성하기 위해 게이트 절연막(110) 전면에 비정질 실리콘막 및 불순물이 도핑된 비정질 실리콘막의 적층막을 포함하는 반도체층을 형성한다. 이어서, 상기 반도체층상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 반도체층을 식각하여, 게이트 절연막(110)상에 반도체층 패턴(111)을 형성한다.
반도체층 패턴(111) 양 단부상에 각각 소스 전극(112) 및 소스 전극(112)과 이격된 드레인 전극(113)을 형성하여 박막트랜지스터를 제조할 수 있다.
여기서, 반도체층 패턴(111), 소스 전극(112) 및 드레인 전극(113)은 동일한 마스크를 이용한 노광, 현상 및 식각공정을 통해 형성될 수도 있다.
본 발명의 실시예에서, 게이트 절연막(110)을 공정이 단순한 습식공정을 통해 형성할 수 있어 고가의 증착 장비를 필요로 하지 않으므로 설비투자를 줄일 수 있다. 또, 습식공정을 통해 대면적의 기판에 적용할 수 있다.
또한, 게이트 절연막(110)을 형성하기 위한 열처리를 수행하는 분위기 조건을 달리하여, 용이하게 질소원소가 도핑된 질화막 또는 산질화막으로 형성할 수 있다. 이로 인하여, 박막트랜지스터는 실리콘 산화막에 비해 고유전율을 가지며, 누설전류를 낮출 수 있는 게이트 절연막을 구비함으로써, 종래 박막트랜지스터에 비해 전기적 특성이 향상된다.
실시예
2
본 발명의 제 2 실시예에 따른 박막트랜지스터는 보호막을 제외하면, 앞서 제 1 실시예를 통해 설명한 박막트랜지스터의 제조 방법과 실질적으로 동일한 제조 방법을 수행한다. 따라서, 따라서, 제 1 실시예와 동일한 제조 공정에 대한 중복된 설명은 생략하기로 하며, 제 1 실시예와 동일한 구성 요소에 대해서는 동일한 참조 번호 및 명칭을 부여하기로 한다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 제조방법을 설명하기 위해 도시한 도면들이다.
도 2a를 참조하면, 박막트랜지스터를 형성하기 위해 기판(100)상에 게이트 전극(101)을 형성한다. 이어서, 게이트 전극(101)을 덮도록 기판(100)상에 게이트 절연막(110)을 형성한다. 게이트 절연막(110)은 졸상의 조성물(115)을 이용한 습식공정을 통해 형성할 수 있다. 여기서, 게이트 절연막(110)은 Si 또는 제 4 족 원소를 갖는 질화막 또는 산질화막으로 형성될 수 있다. 제 4 족 원소의 예로서는 Hf, Zr, Ti등을 들 수 있다. 이어서, 게이트 절연막(110)상에 반도체층 패턴(101) 및 반도체층 패턴(101)상에 배치된 소스 전극(113) 및 드레인 전극(114)을 형성한다.
게이트 절연막(110)상에 졸상(sol phase)의 보호막 조성물(116)을 습식공정으로 소스 전극(113) 및 드레인 전극(114)을 덮도록 도포하여 제 1 예비 보호막(120a)을 형성한다.
상기 습식공정의 예로서는 스핀 코팅법, 닥터 블레이드법, 바 코팅법, 딥 코팅법, 스프레이 코팅법, 잉크젯 프린팅법등을 들 수 있다. 즉, 제 1 예비 보호 막(120a)은 졸 상태로 게이트 절연막(110)상에 형성된다.
보호막 조성물(116)은 용매에 콜로이드 입자가 분산되어 있는 졸상을 가진다.
여기서, 보호막 조성물(116) 중 콜로이드 입자는 상기의 화학식 1을 포함한다.
또한, 보호막 조성물(116) 중 상기 용매로 사용할 수 있는 예로서는 테트라하이드로 퓨란(tetrahydrofuran;THF)일 수 있다. 그러나, 본 발명의 실시예에서 이에 한정되는 것은 아니다. 이에 더하여, 보호막 조성물(116)은 산촉매를 더 포함할 수 있다. 상기 산촉매의 예로서는 메탄 술폰산(CF3SO3H)일 수 있다.
도 2b를 참조하면, 제 1 예비 보호막(120a)을 형성한 후, 제 1 예비 보호막(120a)을 겔화하여, 상기 기판(100)상에 겔상(gel phase)의 제 2 예비 보호막(120b)을 형성한다.
여기서, 겔상(gel phase)의 제 2 예비 보호막(120b)을 형성하기 위해, 제 1 예비 보호막(120a)을 열처리 하거나, 제 1 예비 보호막(120a)에 레이저를 조사한다.
도 2c를 참조하면, 제 2 예비 보호막(120b)를 형성한 뒤, 제 2 예비 보호막(120b)에 열처리를 수행하여 게이트 절연막(110)상에 소스 전극(113) 및 드레인 전극(114)을 덮는 보호막(120)을 형성한다.
보호막(120)을 형성하기 위한 열처리 온도는 150℃ 내지 500℃일 수 있다. 이는 열처리 온도가 150℃미만이면 유기물이 완전하게 제거되지 않으며, 박막이 잘 형성되지 않는다. 이에 반하여, 열처리 온도가 500℃를 초과하게 되면, 박막내에 많은 기공을 포함하는 다공질의 막이 형성될 수 있기 때문이다.
보호막(120)을 형성하기 위한 열처리는 N2 분위기 또는 O2 분위기에서 수행될 수 있다. 이때, N2 분위기에서 열처리를 수행할 경우, 보호막(120)은 HfNx, ZrNx, TiNx, SiNx등으로 형성될 수 있다. 한편, O2 분위기에서 열처리를 수행할 경우, 보호막(120)은 실리콘 산화막에 비해 높은 열적 안정성을 가지는 SiON, HfOn, ZrON, TiON등으로 형성될 수 있다.
본 발명의 실시예에서, 박막트랜지스터는 게이트 절연막외 보호막을 습식공정으로 형성하여, 공정을 더 단순화시키며 공정 단가를 낮출 수 있다.
실시예
3
도 3a 및 도 3b는 본 발명의 제 3 실시예에 따른 박막트랜지스터를 설명하기 위해 도시한 도면들이다. 도 2a는 본 발명의 제 3 실시예에 따른 박막트랜지스터의 평면도이다. 도 3b는 도 3a에 도시된 I-I'선을 따라 절단한 단면도이다.
도 3a 및 도 3b를 참조하면, 박막트랜지스터는 화송영역상에 배치된다. 여기서, 화소영역은 게이트 배선(130) 및 데이터 배선(140)이 교차하여 형성된다.
박막트랜지스터는 기판(100)상에 배치된 게이트 전극(101), 게이트 절연막(110), 반도체층 패턴(111), 소스 전극(112) 및 드레인 전극(113)을 포함한다.
게이트 전극(101)은 게이트 배선(101)과 연결되어, 게이트 배선(101)으로부터 게이트 신호를 제공받는다.
게이트 절연막(110)은 게이트 전극(101)을 덮도록 기판(100)상에 배치되어, 게이트 전극(101)을 후술될 소스 전극(112) 및 후술될 드레인 전극(113)과 같은 도전 패턴 및 반도체층 패턴(140)으로부터 절연시킨다.
게이트 절연막(110)은 Si 또는 제 4 족원소를 포함한다. 예를 들어, 제 4 족 원소는 Hf, Zr, Ti등을 들 수 있다. 이로 인하여, 게이트 절연막(110)은 실리콘 산화막보다 높은 유전율을 가지므로, 게이트 절연막(110)을 실리콘 산화막으로 형성할 경우보다 게이트 절연막의 두께를 줄일 수 있다. 이에 더하여, 게이트 절연막(110)은 질화막 또는 산질화막으로 형성되어 있다. 이로써, 게이트 절연막(110)은 실리콘 산화막보다 누설 전류가 낮으며, 열 안정성이 향상된다.
즉, 게이트 절연막(110)은 높은 유전율을 가지고 누설 전류가 낮으며 열 안정성이 우수하여 완성된 박막 트랜지스터의 크기를 줄일 수 있으며, 박막트랜지스터의 전기적 특성 및 신뢰성이 향상된다.
반도체층 패턴(140)은 게이트 전극(101)과 대응된 게이트 절연막(110)상에 배치된다. 반도체층 패턴(140)은 비정질 실리콘 또는 폴리 실리콘등으로 형성될 수 있다.
소스전극(112)은 반도체층 패턴(111)상에 배치된다. 이때, 소스전극(112)은 데이터 배선(140)과 연결되어, 데이터 배선(140)으로부터 데이터 신호를 제공받는다.
드레인 전극(113)은 반도체층 패턴(111)상에 배치되고, 소스 전극(112)과 이격된다.
소스 전극(112) 및 드레인 전극(113)을 덮는 보호막(120)이 더 포함될 수 있다. 상기 보호막(120)은 소스 전극(112) 및 드레인 전극(113)으로부터 노출된 반도체층 패턴(111)의 채널영역을 보호하는 역할을 한다. 보호막(120)은 Si, Hf, Zr, Ti등을 포함하는 질화막 또는 산질화막일 수 있다.
앞서 설명한 본 발명의 실시예에서, 박막트랜지스터를 구성하는 게이트 절연막 및 보호막과 같은 절연막을 Si 또는 제 4 족 원소를 갖는 질화막 또는 산질화막으로 형성하여, 박막트랜지스터의 전기적 특성 및 신뢰성을 향상시킨다.
실시예
4
도 4a 및 도 4b는 본 발명의 제 4 실시예에 따른 표시장치를 설명하기 위해 도시한 도면으로서, 도 4a는 본 발명의 제 4 실시예에 따른 표시장치의 평면도이고, 도 4b는 도 4a에서 도시한 Ⅱ-Ⅱ'의 선을 따라 절단한 단면도이다. 본 발명의 제 4 실시예에 의한 표시 장치는 앞서 설명한 박막트랜지스터를 적용한 실시예이다. 이로써, 반복되는 설명은 생략하여 기술한다.
도 4a 및 도 4b를 참조하면, 표시장치는 박막트랜지스터(Tr), 보호막 패턴(120a) 및 화소전극(150)을 포함한다.
박막트랜지스터(Tr)는 게이트 신호 및 데이터 신호를 제공받는다. 박막트랜지스터(Tr)는 상기 게이트 신호를 제공하며, 기판(100)상에 배치된 게이트 배선(130)과 연결된다. 또한, 박막트랜지스터는 게이트 배선(130)과 교차되어 형성되고, 상기 데이터 신호를 제공하는 데이터 배선(140)과 연결되어 있다. 이때, 박막트랜지스터(Tr)는 게이트 배선(101)과 데이터 배선(102)의 교차영역에 배치될 수 있다.
박막트랜지스터(Tr)는 게이트 전극(101), 게이트 절연막(110), 반도체층 패턴(111), 소스 전극(112) 및 드레인 전극(113)을 포함한다.
게이트 절연막(110)은 게이트 전극을 덮으며 기판(100)상에 배치된다. 이때, 게이트 절연막은 산화실리콘보다 유전율이 높으며, 낮은 누설 전류를 갖는 Si, Hf, Zr 및 Ti등을 포함하는 질화막 또는 산질화막일 수 있다. 게이트 절연막(110)은 고유전율을 가지므로 게이트 절연막의 두께를 줄일 수 있어, 완성된 박막트랜지스터를 고집적화시킬 수 있다. 또, 게이트 절연막(110)은 낮은 누설전류를 가지므로, 박막트랜지스터의 전기적 특성을 향상시킬 수 있다. 또, 게이트 절연막(110)은 열안정성이 우수하여, 박막트랜지스터의 신뢰성을 향상시킬 수 있다.
보호막 패턴(120a)은 기판(100)상에 형성하여, 박막트랜지스터(Tr)을 덮는다. 여기서, 보호막 패턴(120a)은 박막트랜지스터(Tr)의 드레인 전극(113)이 노출된 콘텍홀을 구비한다.
보호막 패턴(120a)은 실리콘 산화막보다 유전율이 높고 낮은 누설 전류를 갖으며 열안정이 우수한 Si, Hf, Zr 및 Ti등을 포함하는 질화막 또는 산질화막일 수 있다.
화소전극(150)은 상기 콘텍홀을 통해 노출된 드레인 전극(113)과 연결되어, 박막트랜지스터에 의해 화소전극(150)은 구동된다.
이후, 도면에는 도시하지 않았으나, 본 실시예에서의 표시장치가 액정표시장치일 경우, 표시장치는 기판(100)과 마주보며 배치되고, 컬러필터가 형성된 대향기 판을 더 포함할 수 있다. 이때, 기판(100)과 상기 대향기판사이에는 액정층이 개재되어 있을 수 있다.
이와 달리, 본 실시예에서의 표시장치가 유기전계발광표시장치일 경우, 표시장치는 기판(100)과 마주보며 배치된 봉지기판을 더 포함할 수 있다. 이때, 기판(100)의 화소전극상에 배치된 유기발광층 및 상부전극을 더 포함할 수 있다.
본 발명의 실시예에서, 표시장치는 전기적 특성 및 신뢰성이 우수한 박막트랜지스터를 채용하여, 표시장치의 구동 전압 및 화질 특성을 향상시킬 수 있다.
상기한 바와 같이 본 발명에 따르는 절연막은 습식 공정을 통해 제조될 수 있어, 고가의 증착장비를 요구하지 않아, 시설 투자비를 줄일 수 있다. 또, 대면적의 기판에 적용이 가능하다는 효과가 있다.
또한, 절연막은 제 4 족 원소를 구비하여, 실리콘보다 큰 유전율을 가질 수 있다는 효과가 있다.
상기 절연막을 형성하기 위한 열처리 공정에서 열처리 온도 및 분위기를 조절하여, 열안정성 우수하며 누설 전류가 작은 질화막 또는 산질화막을 용이하게 제조할 수 있다.
이와 더불어, 박막트랜지스터에 상기 절연막을 채용하여, 박막트랜지스터의 전기적 특성 및 신뢰성을 향상시키며, 박막트랜지스터의 크기를 줄일 수 있다는 장점이 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬수 있음을 이해할 수 있을 것이다.
Claims (22)
- 기판상에 도전성 패턴을 형성하는 단계;상기 기판상에 졸상(sol phase)의 조성물을 도포하여 상기 도전성 패턴을 덮는 제 1 예비 절연막을 형성하는 단계;상기 제 1 예비 절연막을 겔화하여 상기 기판상에 겔상(gel phase)의 제 2 예비 절연막을 형성하는 단계; 및상기 제 2 예비 절연막을 열처리하여 절연막을 형성하는 단계를 포함하고,상기 조성물은 하기의 화학식 1을 포함하는 것을 특징으로 하는 절연막의 제조 방법.[화학식 1]
여기서, M은 Si 또는 제 4 족 원소 중 어느 하나이다. 또한, R1 내지 R8은 수소 또는 C1 내지 C10의 알킬기이며, R1 내지 R8은 서로 동일하거나 다를 수 있다. - 삭제
- 제 1 항에 있어서,상기 제 4 족원소는 Hf, Zr 또는 Ti 중 어느 하나인 것을 특징으로 하는 절연막의 제조 방법.
- 제 1 항에 있어서,상기 제 2 예비 절연막을 형성하는 단계에서 상기 졸상의 제 1 예비 절연막을 겔화하기 위해 상기 제 1 예비 절연막을 열처리하는 것을 특징으로 하는 절연막의 제조 방법.
- 제 1 항에 있어서,상기 제 1 예비 절연막을 형성하는 단계에서 상기 졸상의 제 1 예비 절연막을 겔화하기 위해 상기 제 1 예비 절연막에 레이저를 조사하는 것을 특징으로 하는 절연막의 제조 방법.
- 제 1 항에 있어서,상기 제 2 예비 절연막을 열처리하는 단계는 N2 분위기에서 수행되는 것을 특징으로 하는 절연막의 제조 방법.
- 제 1 항에 있어서,상기 제 2 예비 절연막을 열처리하는 단계는 O2 분위기에서 수행되는 것을 특징으로 하는 절연막의 제조 방법.
- 제 1 항에 있어서,상기 제 2 예비 절연막을 열처리하는 단계에서 열처리 온도는 150℃ 내지 500℃인 것을 특징으로 하는 절연막의 제조 방법.
- 삭제
- 기판상에 게이트 전극을 형성하는 단계;상기 기판상에 졸상(sol phase)의 조성물을 도포하여 상기 게이트 전극을 덮는 제 1 예비 게이트 절연막을 형성하는 단계;상기 제 1 예비 게이트 절연막을 겔화하여 상기 기판상에 겔상(gel phase)의 제 2 예비 게이트 절연막을 형성하는 단계;상기 제 2 예비 게이트 절연막을 열처리하여 게이트 절연막을 형성하는 단계;상기 게이트 전극과 대응하는 상기 게이트 절연막상에 반도체층 패턴을 형성하는 단계;상기 반도체층 패턴의 양 단부에 이격된 소스 전극 및 드레인 전극을 형성하는 단계; 및상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 형성하는 단계를 포함하고,상기 조성물은 하기의 화학식 1을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.[화학식 1]
여기서, M은 Si 또는 제 4 족 원소 중 어느 하나이다. 또한, R1 내지 R8은 수소 또는 C1 내지 C10의 알킬기이며, R1 내지 R8은 서로 동일하거나 다를 수 있다. - 삭제
- 제 10 항에 있어서,상기 제 4 족원소는 Hf, Zr 또는 Ti 중 어느 하나인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 2 예비 게이트 절연막을 형성하는 단계에서 상기 졸상의 제 1 예비 게이트 절연막을 겔화하기 위해 상기 제 1 예비 게이트 절연막을 열처리하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 1 예비 게이트 절연막을 형성하는 단계에서 상기 졸상의 제 1 예비 게이트 절연막을 겔화하기 위해 상기 제 1 예비 게이트 절연막에 레이저를 조사하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 2 예비 게이트 절연막을 열처리하는 단계는 N2 분위기에서 수행되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 2 예비 게이트 절연막을 열처리하는 단계는 O2 분위기에서 수행되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 제 2 예비 게이트 절연막을 열처리하는 단계에서 열처리 온도는 150℃ 내지 500℃인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 보호막을 형성하는 단계는상기 게이트 절연막상에 졸상(sol)의 보호막용 조성물을 도포하여 상기 소스 전극 및 드레인 전극을 덮는 제 1 예비 보호막을 형성하는 단계;상기 제 1 예비 보호막을 겔화하여 상기 게이트 절연막상에 겔상의 제 2 예비 보호막을 형성하는 단계; 및상기 제 2 예비 보호막을 열처리하여 보호막을 형성하는 단계를 포함하는 박막트랜지스터의 제조 방법.
- 제 18 항에 있어서,상기 보호막용 조성물은 하기의 화학식 1을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.[화학식 1]
여기서, M은 Si 또는 제 4 족 원소 중 어느 하나이다. 또한, R1 내지 R8은 수소 또는 C1 내지 C10의 알킬기이며, R1 내지 R8은 서로 동일하거나 다를 수 있다. - 삭제
- 삭제
- 삭제
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