KR101274157B1 - 포락선 검파 회로 및 이를 이용한 수신 장치 - Google Patents

포락선 검파 회로 및 이를 이용한 수신 장치 Download PDF

Info

Publication number
KR101274157B1
KR101274157B1 KR1020110019379A KR20110019379A KR101274157B1 KR 101274157 B1 KR101274157 B1 KR 101274157B1 KR 1020110019379 A KR1020110019379 A KR 1020110019379A KR 20110019379 A KR20110019379 A KR 20110019379A KR 101274157 B1 KR101274157 B1 KR 101274157B1
Authority
KR
South Korea
Prior art keywords
current
transistor
output
output current
voltage
Prior art date
Application number
KR1020110019379A
Other languages
English (en)
Other versions
KR20120100465A (ko
Inventor
이경문
고재평
김창완
서영호
Original Assignee
동아대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동아대학교 산학협력단 filed Critical 동아대학교 산학협력단
Priority to KR1020110019379A priority Critical patent/KR101274157B1/ko
Publication of KR20120100465A publication Critical patent/KR20120100465A/ko
Application granted granted Critical
Publication of KR101274157B1 publication Critical patent/KR101274157B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D1/00—Demodulation of amplitude-modulated oscillations
    • H03D1/02—Details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits

Abstract

본 발명은 포락선 검파 회로 및 이를 이용한 수신 장치에 관한 것으로, 입력 신호가 인가되면, 출력 전류를 생성하고, 상기 생성된 출력 전류를 복사하여 복사 출력 전류를 생성하며, 상기 출력 전류와 상기 복사 출력 전류를 합산하여 출력 전압을 생성함으로써, 커패시터에 인가되는 출력 전류의 양을 증가시켜, 포락선 검파 회로의 변환이득을 향상시키고, 이를 통해 수신 장치의 신호 수신 감도를 향상시킬 수 있다.

Description

포락선 검파 회로 및 이를 이용한 수신 장치 {Envelope detector circuit and receiver using the same}
본 발명은 포락선 검파 회로 및 이를 이용한 수신 장치에 관한 것으로, 특히 커패시터에 인가되는 출력 전류의 양을 증가시켜, 포락선 검파 회로의 변환이득을 향상시킬 수 있는 포락선 검파 회로 및 이를 이용한 수신 장치에 관한 것이다.
근거리 무선 개인통신망(WPAN), 센서 네트워크 시스템, 스마트키 시스템 등 무선 통신을 사용하는 다양한 기술분야에서, 시스템을 구성하는 단말장치의 전력 소모를 최소화하기 위해, 평상 시에는 단말장치를 슬립 모드(sleep mode) 상태로 두고, 통신이 필요한 경우에만 단말장치를 활성 모드(active mode)로 깨워(wake-up) 통신하는 웨이크업 기술이 사용되고 있다.
이때의 단말장치는 웨이크업 신호를 수신하기 위해 웨이크업 신호 검출기를 포함하게 되며, 웨이크업 신호 검출기가 웨이크업 신호를 수신하면, 단말장치는 슬립 모드에서 깨어나 정상적으로 전원을 공급하여 통신하게 된다.
웨이크업 신호 검출기에 사용되는 신호 검출 회로 중 입력 신호의 최대값을 연결한 포락선을 검출하는 포락선 검파 회로는 구성이 간단하다는 장점이 있어 널리 사용되고 있는 방식이다.
이하, 도 1을 통해 종래 기술에 따른 포락선 검파 회로에 대하여 설명한다.
도 1은 종래의 상보형 모스(MOS) 트랜지스터로 구현된 포락선 검파 회로의 회로도이다.
도 1을 참조하면, 종래의 포락선 검파 회로는 제 1 트랜지스터(M21) 및 제 2 트랜지스터(M22), 커패시터(C21)를 포함하여 구성된다. 상기 제 1 트랜지스터(M21)의 드레인은 전압원 Vdd와 연결되며, 소스는 상기 제 1 트랜지스터(M21)에 직렬 연결된 상기 제 2 트랜지스터(M22)의 드레인과 연결되고, 상기 제 1 트랜지스터(M21) 및 제 2 트랜지스터(M22)의 연결 접점에는 커패시터(C21)가 병렬 연결된다.
상기 제 1 트랜지스터(M21)는 입력 트랜지스터로, 상기 제 1 트랜지스터(M21)의 게이트로 입력 신호 Vi가 인가되며, 상기 제 2 트랜지스터(M22)의 게이트로는 바이어스 전압이 인가되어, 상기 제 1 트랜지스터(M21)의 DC 바이어스 전류를 결정하기 위한 전류원으로 동작한다.
입력 신호 Vi가 상기 포락선 검파 회로의 제 1 트랜지스터(M21)의 게이트를 통해 인가되면, 상기 제 1 트랜지스터(M21)에서 드레인 출력 전류 ID가 출력된다. 이때 상기 제 1 트랜지스터(M21)는 약 반전(weak inversion) 영역에서 동작하여, 상기 드레인 출력 전류 ID와 입력 신호 Vi는 지수함수 특성을 갖게 된다.
즉, 게이트-소스 간 입력 전압(VGS)을 문턱전압(threshold voltage, Vth) 보다 낮은 영역에서(VGS < Vth) 동작시키게 되면, 상기 제 1 트랜지스터(M21)의 드레인 출력 전류 ID는 지수함수 특성을 가지게 된다.
Figure 112011015756392-pat00001
여기서, I'o는 반도체 공정과 트랜지스터 사이즈와 관계된 상수 값이며, VT는 열전압(thermal voltage=Kt/q), 그리고 n은 subthreshold slope factor로 공정상수를 의미한다.
상기 제 1 트랜지스터(M21)의 드레인 출력 전류 ID는 상기 커패시터(C21)를 충전하여 출력 전압 Vo를 생성하게 되고, 출력 전압 Vo는 상기 입력 신호 Vi의 진폭의 포락선에 대응하는 파형을 갖게 되며, 이때의 변환이득 k는 다음과 같이 정의할 수 있다.
Figure 112011015756392-pat00002
여기서 변환이득 k는 1보다 작은 값을 가지며, n은 공정상수이고, Vt는 열잡음 전압이다. 수학식 2에서 확인할 수 있듯이 변환이득 k는 입력 신호의 진폭 Vi에 비례하는 것을 알 수 있으며, 입력 신호 Vi가 작게 인가될 때, 변환이득 또한 비례하여 감소하게 되고, 결국 출력 전압의 크기는 매우 작아지게 되어 포락선 검파 능력이 악화되게 된다. 또한, 포락선 검파 능력이 악화되면, 이를 이용하는 수신 장치의 수신 감도가 낮아지게 되어 송수신 거리 확보의 어려움이 발생하게 된다.
또한 상기 포락선 검파 회로의 대역폭 fc는 다음과 같이 정의할 수 있다.
Figure 112011015756392-pat00003
여기서, gm1은 입력 트랜지스터의 전달 컨덕턴스(transconductance) 값을 나타낸다. 보통 1/gm1은 DC 바이어스 전류량에 따라 달라지나 보통 수백 옴 수준의 값을 가지므로 커패시터 Cf는 수 십 pF 값을 가져야 원하는 대역폭 fc를 확보하게 되는데, 커패시터 용량의 상승은 칩 면적의 증가를 가져오게 된다.
원하는 대역폭이 확보되지 않으면 입력 신호 Vi와 그의 하모닉(harmonic) 성분 등이 출력 전압 Vo에 노이즈 형태로 나타나게 되며, 이는 수신 장치의 수신 감도를 악화하게 된다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로서, 특히 커패시터에 인가되는 입력 신호에 대해 지수함수 특성을 가지는 출력 전류의 양을 증가시켜, 포락선 검파 회로의 변환이득을 향상시키고, 이를 이용하는 수신 장치의 수신 감도를 개선하여 송수신 거리 확보가 용이한 포락선 검파 회로 및 이를 이용한 수신 장치를 제공하는 데 목적이 있다.
본 발명의 다른 목적은 포락선 검파 회로의 높은 출력 임피던스를 제공함으로써, 적은 용량의 커패시터 사용이 가능하여 칩 면적을 줄일 수 있는 포락선 검파 회로 및 이를 이용한 수신 장치를 제공하는 데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 포락선 검파 회로는 입력 신호가 인가되면, 상기 입력 신호에 대응하는 출력 전류를 생성하는 전류 생성부, 생성된 상기 출력 전류를 복사하여 복사 출력 전류를 생성하는 전류 미러부, 상기 출력 전류와 상기 복사 출력 전류의 합산 출력 전류에 따라 상기 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하는 전압 출력부, 및 상기 전류 생성부에 일정한 전류를 제공하는 전류 공급부를 포함하여 구성된다.
상기 전류 생성부는 게이트로 상기 입력 신호가 인가되는 제 1 트랜지스터, 및 상기 제 1 트랜지스터의 소스와 상호 연결되고, 게이트는 접지되는 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지스터 및 제 2 트랜지스터는 약 반전 영역에서 동작하게 된다.
상기 전류 미러부는 전류 미러 구조로 연결된 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 것을 특징으로 한다.
상기 전압 출력부는 상기 전류 생성부 및 전류 미러부의 출력측에 공통으로 연결되어, 상기 출력 전류와 상기 복사 출력 전류의 합인 합산 출력 전류를 출력하는 출력 노드, 및 상기 출력 노드에 병렬 연결되며, 상기 출력 노드로부터 인가된 상기 합산 출력 전류에 따라 충전되어 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하는 커패시터를 더 포함하는 것을 특징으로 한다.
상기 전류 공급부는 상기 제 1 트랜지스터 및 제 2 트랜지스터의 소스의 연결 접점에 그 드레인이 연결되고, 게이트로는 일정한 바이어스 전압이 인가되는, 소스 접지된 제 5 트랜지스터를 포함하여 구성된다.
또한 상기 전류 생성부는 차동 구조로 연결되며, 상기 입력 신호에 대한 차동 신호가 각각의 게이트로 인가되는 제 6 트랜지스터 및 제 7 트랜지스터, 및 차동 구조로 연결되며, 상기 제 6 트랜지스터 및 제 7 트랜지스터와 소스가 상호 연결되고, 각 게이트는 접지되는 제 8 트랜지스터 및 제 9 트랜지스터를 포함하여 구성할 수도 있다.
이때 상기 전류 공급부는 상기 제 6 트랜지스터 및 제 7 트랜지스터의 소스와 상기 제 8 트랜지스터 및 제 9 트랜지스터의 소스의 연결 접점에 그 드레인이 연결되고, 게이트로는 일정한 바이어스 전압이 인가되는, 소스 접지된 제 10 트랜지스터, 및 상기 제 6 트랜지스터 및 제 7 트랜지스터의 소스와 상기 제 8 트랜지스터 및 제 9 트랜지스터의 소스의 연결 접점에 그 드레인이 연결되고, 게이트로는 일정한 바이어스 전압이 인가되는, 소스 접지된 제 11 트랜지스터로 구성된다.
본 발명의 포락선 검파 회로 및 이를 이용한 수신 장치는 안테나로 수신된 입력 신호를 증폭하는 신호 증폭부, 상기 증폭된 입력 신호에 대응하는 출력 전류를 생성하는 전류 생성부, 생성된 상기 출력 전류를 복사하여 복사 출력 전류를 생성하는 전류 미러부, 상기 출력 전류와 상기 복사 출력 전류의 합산 출력 전류에 따라 상기 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하는 전압 출력부, 상기 전류 생성부에 일정한 전류를 제공하는 전류 공급부로 구성되는 포락선 검출부, 상기 포락선 검출부의 출력 전압을 기준 전압과 비교하여 디지털 신호를 출력하는 비교부, 상기 디지털 신호를 미리 저장된 기준 신호와 비교하여, 정상적인 웨이크업 신호일 경우, 웨이크업 명령어를 생성하는 웨이크업 신호 감지부를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 포락선 검파 회로에 있어서 커패시터에 인가되는 출력 전류의 양을 증가시킴으로써, 포락선 검파 회로의 변환이득을 향상시키고, 이를 이용한 수신 장치의 수신 감도를 개선할 수 있는 효과가 있으며, 이에 따라 수신 장치의 송수신 거리 확보가 용이하다는 장점이 있다.
본 발명에 의하면, 포락선 검파 회로의 높은 출력 임피던스를 제공함으로써 적은 용량의 커패시터 사용이 가능하여 칩 면적을 줄일 수 있으므로, 비용 절감의 장점이 있다.
도 1은 종래의 상보형 모스(MOS) 트랜지스터로 구현된 포락선 검파 회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 포락선 검파 회로의 회로도이다.
도 3은 종래 기술에 따른 포락선 검파 회로와 본 발명의 일실시예에 따른 포락선 검파 회로에 대해, 동일한 크기의 입력 신호를 인가했을 경우 출력 전압 파형을 비교한 시뮬레이션 결과이다.
도 4는 본 발명의 다른 실시예에 따른 포락선 검파 회로의 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 포락선 검파 회로의 출력 전압 파형에 대한 시뮬레이션 결과이다.
도 6은 본 발명의 포락선 검파 회로가 적용된 수신 장치의 블록도이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하기 위해 사용하는 것으로, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 뿐, 상기 구성요소들을 한정하기 위해 사용되지 않는다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도 2는 본 발명의 일실시예에 따른 포락선 검파 회로의 회로도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 포락선 검파 회로는 전류 생성부(100), 전류 미러부(200), 전압 출력부(300), 전류 공급부(400)를 포함하여 구성된다.
전류 생성부(100)는 입력 신호가 인가되면, 상기 입력 신호에 대응하는 출력 전류를 생성하며, 전류 미러부(200)는 생성된 상기 출력 전류를 복사하여 복사 출력 전류를 생성하고, 전압 출력부(300)는 상기 출력 전류와 상기 복사 출력 전류의 합산 출력 전류에 따라 상기 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하게 된다. 이때, 전류 공급부(400)는 상기 전류 생성부(100)에 일정한 DC 전류를 제공한다.
상기 전류 생성부(100)는 게이트로 상기 입력 신호가 인가되는 N형 제 1 트랜지스터(M1), 상기 제 1 트랜지스터(M1)의 소스와 자신의 소스가 상호 연결되고, 게이트는 접지되는 N형 제 2 트랜지스터(M2)를 포함한다. 본 발명의 실시예에서는 상보형 금속 산화막 반도체 전계효과 트랜지스터(complementary MOSFET)를 예를 들어 설명하나, 바이폴라(Bipolar)형의 트랜지스터로 구성되는 것도 가능하며, 이때의 상기 게이트, 소스 및 드레인은 바이폴라형 트랜지스터의 베이스, 에미터 및 콜렉터로 대체될 수 있다.
전류 미러부(200)는 전류 미러 구조로 서로 연결된 P형 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)를 포함하며, 이때 상기 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)는 폭(width), 길이(length) 등 트랜지스터의 특성이 동일하다.
상기 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)의 소스는 전압원 VDD에 연결되며, 상기 제 3 트랜지스터(M3)의 게이트는 상기 제 4 트랜지스터(M4)의 게이트에 연결됨고 동시에 상기 제 3 트랜지스터(M3)의 드레인과 연결된다. 또한 상기 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)의 드레인은 상기 전류 생성부(100)의 상기 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 드레인에 각각 연결된다.
상기 제 4 트랜지스터(M4)는 전류 미러 구조로 연결되어 있어, 상기 제 1 트랜지스터(M1)의 출력 전류가 상기 제 4 트랜지스터(M4)의 출력 전류로 복사된다.
즉, 상기 제 3 트랜지스터(M3)와 상기 제 4 트랜지스터(M4)의 게이트가 공동 연결되어, 게이트-소스 간 입력 전압(VGS)이 동일하므로, 출력 전류가 동일하게 된다.
출력 전압부(300)는 출력 노드(N1)과 커패시터(C1)를 포함하여 구성된다. 상기 출력 노드(N1)은 상기 전류 생성부(100)의 제 2 트랜지스터(M2)의 드레인과 상기 전류 미러부(200)의 상기 제 4 트랜지스터(M4)의 드레인의 연결 접점에 위치하며, 상기 커패시터(C1)는 상기 출력 노드(N1)에 병렬 연결된다.
전류 공급부(400)는 상기 전류 생성부(100)에 일정한 DC 전류를 제공하기 위한 것으로, 상기 전류 생성부(100)의 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 소스의 연결 접점(N2)에 그 드레인이 연결되고, 게이트로는 일정한 바이어스 전압이 인가되며, 소스는 접지된 제 5 트랜지스터(M5)로 구성된다.
이하, 상기와 같은 구성의 포락선 검파 회로의 동작 과정에 대해 설명한다.
입력 신호가 상기 전류 생성부(100)의 제 1 트랜지스터(M1)의 게이트에 인가되면, 상기 제 1 트랜지스터(M1)의 드레인으로 상기 입력 신호에 대응하여 지수함수적으로 변하는 출력 전류가 생성된다. 상기 제 2 트랜지스터(M2)의 게이트는 접지되어 있으므로, 상기 제 2 트랜지스터(M2)는 상기 제 1 트랜지스터(M1)에 의해 생성된 출력 전류를 통과시키는 전류 버퍼의 역할을 수행하여, ①번 방향으로 상기 출력 전류가 흐르게 된다.
이때, 상기 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)는 출력 전류와 게이트-소스 간 입력 전압(VGS) 간의 관계가 지수함수 특성을 띄도록 약 반전 영역에서 동작한다.
상기 제 1 트랜지스터(M1)의 드레인과 연결된 상기 전류 미러부(200)의 상기 제 3 트랜지스터(M3)에도 상기 제 1 트랜지스터(M1)에서 생성된 상기 출력 전류와 동일한 전류가 흐르게 되며, 상기 제 3 트랜지스터(M3)의 상기 출력 전류를 상기 제 4 트랜지스터(M4)가 복사하여 상기 제 4 트랜지스터(M4)의 드레인에서 생성된 복사 출력 전류가 ②번 방향으로 흐르게 된다.
상기 전압 출력부(300)의 출력 노드(N1)에서 상기 출력 전류와 상기 복사 출력 전류의 합산 출력 전류가 상기 커패시터(C1)로 인가되며, 상기 커패시터(C1)는 인가되는 상기 합산 출력 전류에 따라 충전되어 상기 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하게 된다.
이때, 전류 미러부(200) 및 상기 전류 공급부(400)의 각 트랜지스터를 턴 온(Turn-on) 시키기 위해서는 VGS≥Vth 이어야 하므로, 상기 전류 미러부(200) 및 상기 전류 공급부(400)는 포화(saturation) 영역에서 동작하게 된다.
이와 같이, 상기 커패시터로 인가되는 전류의 양을 증가시킴으로써 출력 전압을 증가시켜, 포락선 검파 능력을 향상시킬 수 있다. 또한 상기 전류 생성부(100)의 제 2 트랜지스터(M2)의 드레인과 상기 전류 미러부(200)의 상기 제 4 트랜지스터(M4)의 드레인의 연결 접점에서의 소신호 임피던스 ro4||ro2(ro4는 제 4 트랜지스터(M4)의 출력 임피던스를, ro2는 제 2 트랜지스터(M2)의 출력 임피던스를 의미함)는, 수 십 ~ 수 백 kohm 범위 값을 가지게 되므로, 적은 용량의 커패시터 사용이 가능하여 칩 면적을 줄일 수 있다.
도 3은 종래 기술에 따른 포락선 검파 회로와 본 발명의 실시예에 따른 포락선 검파 회로에 대해, 동일한 크기의 입력 신호를 인가했을 경우 출력 전압 파형을 비교한 시뮬레이션 결과이다.
도 3을 참조하면, (a) 파형은 종래 기술에 따른 포락선 검파 회로에서의 출력 파형을 의미하며, (b) 파형은 본 발명의 일실시예에 따른 포락선 검파 회로의 출력 파형을 의미한다. 도 3에서 확인할 수 있듯이, (b) 파형은 (a) 파형보다 0.5V 높게 출력 레벨이 올라간 것을 확인할 수 있어, 본 발명의 실시예에 따른 포락선 검파 회로가 종래의 포락선 검파 회로보다 출력 전압이 높은 것을 확인할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 포락선 검파 회로의 회로도이다.
본 발명의 다른 실시예에 따른 포락선 검파 회로는 도 2에 도시된 전류 생성부(100) 및 전류 공급부(400)가 변형된 예로, 이외 전류 미러부(200) 및 전압 출력부(300)는 동일한 구조를 가지므로, 하기에서는 본 발명의 일실시예에서 변경된 부분을 중심으로 설명한다.
도 4를 참조하면, 본 발명의 다른 실시예에 있어서, 전류 생성부(100')는 차동 구조로 연결되며, 상기 입력 신호에 대한 차동 신호가 게이트로 인가되는 약 반전 영역에서 동작하는 N형 제 6 트랜지스터(M6) 및 제 7 트랜지스터(M7)와, 차동 구조로 연결되며, 상기 제 6 트랜지스터(M6) 및 제 7 트랜지스터(M7)의 소스와 상호 연결되고, 게이트는 접지되며, 약 반전 영역에서 동작하는 N형 제 8 트랜지스터(M8) 및 제 9 트랜지스터(M9)를 더 포함하여 구성할 수 있다.
이때, 상기 제 6 트랜지스터(M6) 및 제 7 트랜지스터(M7)의 드레인은 상기 전류 미러부(200)의 제 3 트랜지스터(M3)의 드레인과 연결되며, 상기 제 8 트랜지스터(M8) 및 제 9 트랜지스터(M9)의 드레인은 상기 전류 미러부(200)의 제 4 트랜지스터(M4)의 드레인과 연결되며, 그 드레인의 연결 접점에 상기 전압 출력부(300)의 출력 노드(N1)가 위치하게 된다.
전류 공급부(400')는 상기 전류 생성부(100')의 상기 제 6 트랜지스터(M6) 및 제 7 트랜지스터(M7)의 소스와 상기 제 8 트랜지스터(M8) 및 제 9 트랜지스터(M9)의 소스의 첫 번째 연결 접점(N3)에 그 드레인이 연결되고 게이트로는 일정한 바이어스 전압이 인가되며, 소스는 접지된 제 10 트랜지스터(M10)와, 상기 전류 생성부(100')의 상기 제 6 트랜지스터(M6) 및 제 7 트랜지스터(M7)의 소스와 상기 제 8 트랜지스터(M8) 및 제 9 트랜지스터(M9)의 소스의 두 번째 연결 접점(N4)에 그 드레인이 연결되고, 게이트로는 일정한 바이어스 전압이 인가되며, 소스는 접지된 상기 제 10 트랜지스터(M10)와 병렬 연결되는 제 11 트랜지스터(M11)를 더 포함하여 구성할 수 있다.
이하, 본 발명의 다른 실시예에 따른 포락선 검파 회로의 동작 과정에 대해 설명한다.
상기 전류 생성부(100')의 차동 구조로 연결된 상기 제 6 트랜지스터(M6) 및 제 7 트랜지스터(M7)의 게이트로 차동 입력 신호(Vi+, Vi-)가 인가되면, 상기 제 6 트랜지스터(M6) 및 제 7 크랜지스터(M7)는 상기 차동 입력 신호를 증폭하여 증폭된 상기 입력 신호에 대응하여 지수함수적으로 변하는 출력 전류가 생성하게 된다.
이때, 상기 출력 전류 중 수신 장치의 수신 감도를 악화시키는 입력 주파수 및 하모닉 성분들은 외부로 방출되지 않고 상기 제 6 트랜지스터(M6) 및 제 7 트랜지스터(M7)의 내부에 갇히게 된다.
상기 제 8 트랜지스터(M8) 및 제 9 트랜지스터(M9)는 게이트가 접지되어 전류 버퍼의 역할을 수행하게 되므로, 상기 출력 전류는 ①번 방향으로 흐르게 되며, 전류 미러부(200)의 제 4 트랜지스터(M4)는 전류 미러 구조로 연결되어 있어 상기 전류 생성부(100')의 출력 전류를 복사하여 생성된 복사 출력 전류가 ②번 방향으로 흐르게 된다.
상기 전압 출력부(300)의 출력 노드(N1)에서 상기 출력 전류와 상기 복사 출력 전류의 합산 출력 전류가 상기 커패시터(C1)로 인가되며, 상기 커패시터(C1)는 인가되는 상기 합산 출력 전류에 따라 충전되어 상기 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하게 된다.
이때의 상기 출력 전압은 수신 장치의 수신 감도를 악화시키는 입력 주파수 및 하모닉 성분들이 포함되어 있지 않아 출력 전압의 파형이 개선되며, 이로 인해 수신 장치의 수신 감도를 향상시키게 된다.
도 5는 본 발명의 다른 실시예에 따른 포락선 검파 회로의 출력 전압 파형에 대한 시뮬레이션 결과이다.
도 5에서 확인할 수 있듯이, 본 발명의 다른 실시예에 따른 포락선 검파 회로의 출력 전압은 원하지 않는 입력 주파수, 하모닉 성분, 전원단, 그리고 디지털 노이즈 등이 검출되지 않고 깨끗한 출력 전압이 형성된 것을 알 수 있다. 이는 수신 장치의 수신 감도의 향상을 가져오게 된다.
도 6은 본 발명의 포락선 검파 회로에 따른 수신 장치의 블록도이다.
도 6을 참조하면, 본 발명의 포락선 검파 회로에 따른 수신 장치(700)는 신호 증폭부(710), 포락선 검출부(720), 비교부(730), 웨이크업 신호 감지부(740)를 포함하여 구성되며, 도면에는 도시되지 않았지만 상기 수신 장치(700)를 이용하는 단말장치를 슬립(sleep mode)에서 활성 모드(active mode)로 깨우는 제어부 등을 더 포함하여 구성할 수도 있다.
신호 증폭부(710)는 안테나에 의해 RF 신호가 수신되면, 수신된 상기 RF 신호를 증폭 변환한다.
포락선 검출부(720)는 상기 신호 증폭부(720)를 통해 상기 증폭된 신호의 포락선을 검출하기 위한 것으로, 상기 포락선 검출부(730)는 상기 증폭된 입력 신호에 대응하는 출력 전류를 생성하는 전류 생성부, 상기 출력 전류를 복사하여 복사 출력 전류를 생성하는 전류 미러부, 상기 출력 전류와 상기 복사 출력 전류의 합산 출력 전류에 따라 상기 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하는 전압 출력부, 상기 전류 생성부에 일정한 전류를 제공하는 전류 공급부를 포함하여 구성되며, 이때 상기 포락선 검출부(720)는 도 2에 도시된 본 발명의 일실시예에 따른 포락선 검파 회로 또는 도 4에 도시된 본 발명의 다른 실시예에 따른 포락선 검파 회로로 구현될 수 있다.
비교부(730)는 상기 포락선 검출부(720)를 통해 생성된 출력 전압을 기준 전압(Vref)과 비교하여 기준 전압(Vref)보다 크면, '1' 낮으면 '0'의 방식으로, 디지털 신호로 복조된다.
웨이크업 신호 감지부(740)는 상기 비교부(730)에서 전달되는 상기 디지털 신호를 미리 저장된 기준 신호와 비교하여 웨이크업 신호 여부를 판단하여 정상적인 웨이크업 신호일 경우, 웨이크업 명령어를 생성하게 된다.
이와 같이, 상기 수신 장치(700)는 상기 비교부(730)에 인가되는 출력 전압의 크기를 증가시켜, 상기 수신 장치(700)의 수신 감도를 향상시킬 수 있다는 장점이 있다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 이탈함없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
본 발명에 의하면, 커패시터에 인가되는 출력 전류의 양을 증가시켜, 포락선 검파 회로의 변환이득을 향상시키고, 수신 장치의 수신 감도를 향상시킬 수 있어, 무선 통신 분야의 산업 발전에 이바지할 수 있다.
100, 100' 전류 생성부 200: 전류 미러부
300: 전압 출력부 400, 400' 전류 공급부
700: 수신 장치 710: 신호 증폭부
720: 포락선 검출부 730: 비교부
740: 웨이크업 신호 감지부

Claims (9)

  1. 게이트로 입력 신호가 인가되는 제1 트랜지스터 및 상기 제1 트랜지스터와 소스가 상호 연결되고, 게이트는 접지되는 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터 및 제2 트랜지스터는 약 반전 영역에서 동작하여, 상기 입력 신호에 대응하는 출력 전류를 생성하는 전류 생성부;
    생성된 상기 출력 전류를 복사하여 복사 출력 전류를 생성하는 전류 미러부;
    상기 출력 전류와 상기 복사 출력 전류의 합산 출력 전류에 따라 상기 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하는 전압 출력부; 및
    상기 전류 생성부에 일정한 전류를 제공하는 전류 공급부;
    를 포함하는 것을 특징으로 하는 포락선 검파 회로.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 전류 미러부는 전류 미러 구조로 연결된 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 것을 특징으로 하는 포락선 검파 회로.
  5. 제 1항에 있어서, 상기 전압 출력부는
    상기 전류 생성부 및 전류 미러부의 출력측에 공통으로 연결되어, 상기 출력 전류와 상기 복사 출력 전류의 합인 합산 출력 전류를 출력하는 출력 노드; 및
    상기 출력 노드에 병렬 연결되며, 상기 출력 노드로부터 인가된 상기 합산 출력 전류에 따라 충전되어 상기 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하는 커패시터;
    를 더 포함하는 것을 특징으로 하는 포락선 검파 회로.
  6. 제 1항에 있어서, 상기 전류 공급부는
    상기 제 1 트랜지스터 및 제 2 트랜지스터의 소스의 연결 접점에 그 드레인이 연결되고, 게이트로는 일정한 바이어스 전압이 인가되는, 소스 접지된 제 5 트랜지스터;
    를 포함하는 것을 특징으로 하는 포락선 검파 회로.
  7. 제 1항에 있어서, 상기 전류 생성부는
    차동 구조로 연결되며, 상기 입력 신호에 대한 차동 신호가 각각의 게이트로 인가되는 제 6 트랜지스터 및 제 7 트랜지스터; 및
    차동 구조로 연결되며, 상기 제 6 트랜지스터 및 제 7 트랜지스터와 소스가 상호 연결되고, 각 게이트는 접지되는 제 8 트랜지스터 및 제 9 트랜지스터;
    를 더 포함하는 것을 특징으로 하는 포락선 검파 회로.
  8. 제 7항에 있어서, 상기 전류 공급부는
    상기 제 6 트랜지스터 및 제 7 트랜지스터의 소스와 상기 제 8 트랜지스터 및 제 9 트랜지스터의 소스의 연결 접점에 그 드레인이 연결되고, 게이트로는 일정한 바이어스 전압이 인가되는, 소스 접지된 제 10 트랜지스터; 및
    상기 제 6 트랜지스터 및 제 7 트랜지스터의 소스와 상기 제 8 트랜지스터 및 제 9 트랜지스터의 소스의 연결 접점에 그 드레인이 연결되고, 게이트로는 일정한 바이어스 전압이 인가되는, 소스 접지된 제 11 트랜지스터;
    를 더 포함하는 것을 특징으로 하는 포락선 검파 회로.
  9. 안테나로 수신된 입력 신호를 증폭하는 신호 증폭부;
    상기 증폭된 입력 신호에 대응하는 출력 전류를 생성하는 전류 생성부, 생성된 상기 출력 전류를 복사하여 복사 출력 전류를 생성하는 전류 미러부, 상기 출력 전류와 상기 복사 출력 전류의 합산 출력 전류에 따라 상기 입력 신호의 포락선에 대응하는 파형을 갖는 출력 전압을 생성하는 전압 출력부, 상기 전류 생성부에 일정한 전류를 제공하는 전류 공급부로 구성되는 포락선 검출부;
    상기 포락선 검출부의 출력 전압을 기준 전압과 비교하여 디지털 신호를 출력하는 비교부;
    상기 디지털 신호를 미리 저장된 기준 신호와 비교하여, 정상적인 웨이크업 신호일 경우, 웨이크업 명령어를 생성하는 웨이크업 신호 감지부;
    를 포함하는 것을 특징으로 하는 수신 장치.
KR1020110019379A 2011-03-04 2011-03-04 포락선 검파 회로 및 이를 이용한 수신 장치 KR101274157B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110019379A KR101274157B1 (ko) 2011-03-04 2011-03-04 포락선 검파 회로 및 이를 이용한 수신 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110019379A KR101274157B1 (ko) 2011-03-04 2011-03-04 포락선 검파 회로 및 이를 이용한 수신 장치

Publications (2)

Publication Number Publication Date
KR20120100465A KR20120100465A (ko) 2012-09-12
KR101274157B1 true KR101274157B1 (ko) 2013-06-12

Family

ID=47110193

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110019379A KR101274157B1 (ko) 2011-03-04 2011-03-04 포락선 검파 회로 및 이를 이용한 수신 장치

Country Status (1)

Country Link
KR (1) KR101274157B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102198548B1 (ko) * 2019-10-23 2021-01-06 연세대학교 산학협력단 임펄스 검출을 위한 엔벨로프 검출기 및 그 방법
KR20230115552A (ko) 2022-01-27 2023-08-03 주식회사 유니컨 공통 모드 피드백을 갖는 차동 포락선 검파기

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928411B2 (en) * 2012-12-31 2015-01-06 Silicon Image, Inc. Integration of signal sampling within transistor amplifier stage
US9362895B2 (en) * 2014-09-05 2016-06-07 Samsung Electronics Co., Ltd Apparatus and method for hybrid differential envelope detector and full-wave rectifier
WO2023170479A1 (en) * 2022-03-09 2023-09-14 Jafarabadi Ashtiani Shahin Envelope detection of a radio frequency signal

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970018954A (ko) * 1995-09-22 1997-04-30 김광호 에이엠 검파 회로의 전파 정류기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970018954A (ko) * 1995-09-22 1997-04-30 김광호 에이엠 검파 회로의 전파 정류기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102198548B1 (ko) * 2019-10-23 2021-01-06 연세대학교 산학협력단 임펄스 검출을 위한 엔벨로프 검출기 및 그 방법
KR20230115552A (ko) 2022-01-27 2023-08-03 주식회사 유니컨 공통 모드 피드백을 갖는 차동 포락선 검파기

Also Published As

Publication number Publication date
KR20120100465A (ko) 2012-09-12

Similar Documents

Publication Publication Date Title
KR101274157B1 (ko) 포락선 검파 회로 및 이를 이용한 수신 장치
US7230479B2 (en) Technique to improve the gain and signal to noise ratio in CMOS switched capacitor amplifiers
US10270391B2 (en) Ultra-low working voltage rail-to-rail operational amplifier, and differential input amplification-stage circuit and output-stage circuit thereof
US7589586B2 (en) High frequency signal detection circuit
JP3971368B2 (ja) 信号強度検波回路およびそれを用いた増幅率制御システム。
CN105928632B (zh) 一种温度传感器前端电路
Rekhi et al. Ultrasonic wake-up with precharged transducers
US7391278B2 (en) Oscillator with stacked amplifier
EP1569329B1 (en) Activation signal output circuit and determining circuit
JP2012523173A (ja) 広帯域ジャマー検出器
KR20090000934A (ko) 클리핑 기능의 광대역 증폭기
IT201800010793A1 (it) Circuito di rilevazione, dispositivo e procedimento corrispondenti
CN205898321U (zh) 一种温度传感器前端电路
Aminzadeh et al. Picowatt 0.3-V MOS-only voltage reference based on a picoamp cascode current generator
CN116107377A (zh) 生成无源自混频器偏置电压的电路
Evidente et al. An ultra-low power direct active-RF detection wake-up receiver with noise-cancelling envelope detector in 65 nm CMOS process
KR102198548B1 (ko) 임펄스 검출을 위한 엔벨로프 검출기 및 그 방법
US20050248371A1 (en) Current to voltage amplifier
Beikahmadi et al. A low-power continuous-reset CMOS charge-sensitive amplifier for the readout of solid-state radiation detectors
JP5482126B2 (ja) 参照電圧発生回路および受信回路
CN101833349A (zh) 多基准电压发生电路
CN101382816A (zh) 一种恒流电路
JP2006286182A (ja) センシング回路
Almalkawi et al. An efficient design of 45-nm CMOS low-noise charge sensitive amplifier for wireless receivers
US20180309447A1 (en) Low power energy detector

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee