KR101264710B1 - 액정표시장치 및 이의 구동방법 - Google Patents

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Abstract

본 발명은 DLS(Data Line Sharing)기술을 이용하여 1 도트 인버젼 구동을 하는 경우 발생할 수 있는 Shut down crosstalk, Flicker 등 화질불량을 2 도트 인버젼 구동방식을 이용하여 해결하기 위한 액정표시장치에 관한 것으로, 각 화소셀에 공급되는 데이터 신호의 극성을 두 기간을 기준으로 극성을 반전시키고 이러한 데이터 신호를 액정패널에 공급하여 화상의 품질을 향상시킬 수 있는 액정표시장치를 제공하는데 그 목적이 있다.
액정표시장치, 쉬프트 레지스터, 화소셀

Description

액정표시장치 및 이의 구동방법{A liquid crystal display device and a metal for driving the same}
도 1 은 종래의 액정표시장치의 1 도트 인버젼 구동방식을 설명하기 위한 도면
도 2 는 본 발명의 제 1 실시예에 따른 액정표시장치를 나타낸 도면
도 3 은 도 2 의 A블록의 확대도
도 4 는 도 3 의 화소셀들에 공급되는 게이트 신호 및 데이터 신호의 타이밍도를 나타낸 도면
도 5 는 발명의 제 2 실시예에 따른 액정표시장치의 단위 화소 어레이를 나타낸 도면
도 6 은 발명의 제 3 실시예에 따른 액정표시장치의 단위 화소 어레이를 나타낸 도면
도 7 은 발명의 제 4 실시예에 따른 액정표시장치의 단위 화소 어레이를 나타낸 도면
도 8 은 본 발명의 제 5 실시예에 따른 액정표시장치를 나타낸 도면
도 9 는 도 8 의 B블록의 확대도
도 10 은 도 9 의 화소셀들에 공급되는 게이트 신호 및 데이터 신호의 타이 밍도를 나타낸 도면
도 11 은 본 발명의 제 6 실시예에 따른 액정표시장치의 단위 화소 어레이 나타낸 도면
도 12 는 본 발명의 제 7 실시예에 따른 액정표시장치의 단위 화소 어레이를 나타낸 도면
도 13 은 게이트 신호가 비순차적으로 출력되는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 14 는 도 13 의 쉬프트 레지스터에 인가되는 클럭신호를 나타낸 도면
도 15 는 게이트 신호가 비순차적으로 출력되는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
＊도면의 주요부에 대한 부호 설명
GL : 게이트 라인 DL : 데이터 라인
GD : 게이트 구동부 DD : 데이터 구동부
H : 화소행 PXL : 화소셀
AST1 내지 ASTn : 제 1 내지 제 n 스테이지 ASTn+1 : 더미 스테이지
CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스 SP : 스타트 펄스
VDD : 제 1 전압원 VSS : 제 2 전압원
Vout1 내지 Voutn+1 : 제 1 내지 제 n+1 스캔펄스
본 발명은 액정표시장치에 관한 것으로, 특히 DLS(Data Line Sharing)기술을 적용함에 있어서 발생할 수 있는 Shut down crosstalk, Flicker 등의 화질 불량을 방지하여 화상의 품질을 향상시킬 수 있는 액정표시장치에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
이와 같이 구성된 액정표시장치는 상기 액정층에 같은 방향의 화소 전압 신호가 계속해서 인가되면 상기 액정층이 열화되기 때문에 열화를 방지하기 위하여 상기 데이터 라인으로부터 인가되는 화소전압의 극성을 반전하여 구동한다. 이와 같은 반전구동방식중 도 1 은 1 도트 인버젼 구동방식에 관한 도면이다.
액정 패널 구동방법 중 1 도트 인버젼 방식은 액정 패널 상의 화소셀들 각각에 상반된 극성의 데이터 신호를 공급하는 방식으로 서로 인접한 화소셀들은 서로 다른 극성을 나타낸다. 1 도트 구동방식으로 상기 데이터 라인을 구동할 경우, 상기 데이터 라인에는 정극성의 데이터 신호와 부극성의 데이터 신호가 1H 기간을 주기로 번갈아 가며 충전된다. 이와 같은 경우, 데이터 라인이 정극성에서 부극성의 신호로 충전되거나, 또는 부극성에서 정극성으로 충전될 수 있어 데이터 라인의 충전상태가 달라질 수 있다. 따라서 1 도트 인버젼 방식의 액정 패널 구동방법은 Shut down crosstalk, Flicker 가 발생하게 되며 소비전력이 증가하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 데이터 신호의 극성주기 및 액정셀의 구동순서를 변경시켜 화질을 개선시키고 소비전력을 줄일 수 있는 액정표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 일방향으로 배열된 제 1 및 제 2 데이터 라인과; 상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부와; 상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과; 상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와; 상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과; 상기 제 3 게이 트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과; 상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과; 상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀 을 포함하며; 상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며; 상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속되며; 상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 7 게이트 라인에 접속되며; 상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 8 게이트 라인에 접속된 것을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 일방향으로 배열된 제 1, 및 제 2 데이터 라인과; 상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부와; 상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과; 상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와; 상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과; 상기 제 3 게이트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과; 상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과; 상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀을 포함하며; 상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 7 게이트 라인에 접속되며; 상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 8 게이트 라인에 접속되며; 상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며; 상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속된 것을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 일방향으로 배열된 제 1, 및 제 2 데이터 라인과; 상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부 와; 상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과; 상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와; 상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과; 상기 제 3 게이트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과; 상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과; 상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀을 포함하며; 상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며; 상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속되며; 상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며; 상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속된 것을 그 특징으로 한다.
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또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 일방향으로 배열된 제 1, 및 제 2 데이터 라인과; 상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부와; 상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과; 상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와; 상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과; 상기 제 3 게이트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과; 상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과; 상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀을 포함하며; 상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 7 게이트 라인에 접속되며; 상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 8 게이트 라인에 접속되며; 상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며; 상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속되며, 상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제5 게이트 라인, 상기 제7 게이트 라인, 상기 제8 게이트 라인 및 제6 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되거나, 상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제6 게이트 라인, 상기 제8 게이트 라인, 상기 제7 게이트 라인 및 제5 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되는 것을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 일방향으로 배열된 제 1, 및 제 2 데이터 라인과; 상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부와; 상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과; 상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와; 상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과; 상기 제 3 게이트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과; 상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과; 상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀을 포함하며; 상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 2 게이트 라인에 접속되며; 상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 1 게이트 라인에 접속되며; 상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 4 게이트 라인에 접속되며; 상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 3 게이트 라인에 접속되며; 상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 5 게이트 라인에 접속되며; 상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 6 게이트 라인에 접속되며; 상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며; 상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속되며; 상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 7 게이트 라인에 접속되며; 상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 8 게이트 라인에 접속되며, 상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제5 게이트 라인, 상기 제7 게이트 라인, 상기 제8 게이트 라인 및 제6 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되거나, 상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제6 게이트 라인, 상기 제8 게이트 라인, 상기 제7 게이트 라인 및 제5 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되는 것을 그 특징으로 한다.
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이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치를 상세히 설명하면 다음과 같다.
도 2 는 본 발명의 제 1 실시예에 따른 액정표시장치를 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 액정표시장치는, 도 2 에 도시된 바와 같이, 다수의 화소행들(H1, H2, H3, H4, ..., Hk)을 갖는 액정패널과; 상기 다수의 화소행들(H1 내지 Hk)과 교차하도록 배열된 다수의 데이터 라인(DL1 내지 DLn)들과; 상기 각 데이터 라인(DL1 내지 DLn)의 일측에 위치하도록 각 화소행(H1 내지 Hk)에 형성되며, 상기 각 데이터 라인(DL1 내지 DLn)의 일측에 각각 접속된 제 1 화소셀(PXL1)과; 상기 각 데이터 라인(DL1 내지 DLn)의 타측에 위치하도록 각 화소행(H1 내지 Hk)에 형성되며, 상기 각 데이터 라인(DL1 내지 DLn)의 타측에 각각 접속된 제 2 화소셀(PXL2)들과; 상기 각 화소행(H1 내지 Hk)의 상측에 형성된 A 게이트 라인(GL1, GL3, ..., GLm-1)과; 상기 각 화소행의 하측에 형성된 B 게이트 라인(GL2, GL4, ..., GLm)과; 상기 A 및 B 게이트 라인(GL1 내지 GLm)들을 구동하기 위한 게이트 구동부(GD)와; 상기 데이터 라인들을 구동하기 위한 데이터 구동부(DD)를 포함한다.
각 화소셀(PXL1, PXL2)은 해당 게이트 라인으로부터의 게이트 신호에 따라 턴-온되어 해당 데이터 라인으로부터의 데이터 신호를 스위칭하는 박막 트랜지스터 와, 상기 박막 트랜지스터로부터의 데이터 신호를 공급받아 화상을 표시하기 위한 화소전극을 포함한다.
A 게이트 라인(GL1, GL3, ..., GLm-1)들은 기수번째 게이트 라인들을 의미하며, B 게이트 라인(GL1, GL3, ..., GLm)들은 우수번째 게이트 라인들을 의미하는 것으로, 이 게이트 라인들(GL1 내지 GLm)은 수직 2 도트 인버젼 구동을 수행할 수 있도록 구동된다. 이를 위해, 게이트 구동부(GD)는 순차적으로 게이트 신호를 출 력하고 이 출력된 게이트 신호들을 제 1 내지 제 m 게이트 라인(GL1 내지 GLm)에 비순차적으로 공급한다.
상기 각 데이터 라인(DL1 내지 DLn)에는 게이트 라인(GL1 내지 GLm)이 구동될 때마다 데이터 신호가 공급된다. 이때, 각 데이터 라인(DL1 내지 DLn)에는 정극성의 데이터 신호와 부극성의 데이터 신호가 두 기간씩 번갈아 가며 공급된다. 즉, 하나의 데이터 라인에는 정극성의 데이터 신호가 두 기간동안 공급되고, 이후 연속하는 두 기간동안 부극성의 데이터 신호가 공급된다. 또한, 서로 인접한 데이터 라인에는 동일 기간에 서로 다른 극성의 데이터 신호가 공급된다.
A블록은 하나의 단위 화소어레이를 나타낸 것으로, 본 발명의 액정패널 (400)에는 상기 단위 화소 어레이가 매트릭스 형태로 다수개 형성된다.
도 3 은 도 2 의 A블록의 확대도이고, 도 4 는 도 3 의 화소셀들에 공급되는 게이트 신호 및 데이터 신호의 타이밍도를 나타낸 도면이다.
도 3 에 도시된 바와 같이, 단위 화소 어레이는 일방향으로 배열된 제 1 데이터 라인(DL1)과 제 2 데이터 라인(DL2); 상기 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 교차하도록 배열된 제 1 내지 제 8 게이트 라인(GL1 내지 GL8)과; 상기 제 1 게이트 라인(GL1)과 상기 제 2 게이트 라인(GL2) 사이에 위치하며, 상기 제 1 게이트 라인(GL1)을 따라 차례로 배열된 제 1 화소셀(PXL1), 제 2 화소셀(PXL2), 제 3 화소셀(PXL3) 및 제 4 화소셀(PXL4)과; 상기 제 3 게이트 라인(GL3)과 상기 제 4 게이트 라인(GL4) 사이에 위치하며, 상기 제 3 게이트 라인(GL3)을 따라 차례로 배열된 제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 7 화소 셀(PXL7) 및 제 8 화소셀(PXL8)과; 상기 제 5 게이트 라인(GL5)과 상기 제 6 게이트 라인(GL6) 사이에 위치하며, 상기 제 5 게이트 라인(GL5)을 따라 차례로 배열된 제 9 화소셀(PXL9), 제 10 화소셀(PXL10), 제 11 화소셀(PXL11) 및 제 12 화소셀(PXL12)과; 상기 제 7 게이트 라인(GL7)과 상기 제 8 게이트 라인(GL8) 사이에 위치하며, 상기 제 7 게이트 라인(GL7)을 따라 차례로 배열된 제 13 화소셀(PXL13), 제 14 화소셀(PXL14), 제 15 화소셀(PXL15) 및 제 16 화소셀 (PXL16)을 포함한다.
상기 제 1 화소셀(PXL1)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 2 화소셀(PXL2)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 3 화소셀(PXL3)은 상기 제 2 데이터 라인(DL1)의 일측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 4 화소셀(PXL4)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 5 화소셀(PXL5)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 6 화소셀(PXL6)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 7 화소셀(PXL7)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 8 화소셀(PXL8)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 9 화소셀(PXL9)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 10 화소셀(PXL10)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 11 화소셀(PXL11)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 12 화소셀(PXL12)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 13 화소셀(PXL13)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 14 화소셀(PXL14)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 15 화소셀(PXL15)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 16 화소셀(PXL16)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
여기서, 제 1 데이터 라인(DL1)에 접속된 화소셀들은 제 1 화소셀(PXL1) ,제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 2 화소셀(PXL2), 제 10 화소셀(PXL10), 제 14 화소셀(PXL14), 제 13 화소셀(PXL13) 그리고 제 9 화소셀(PXL9) 순서로 구동 된다.
또한, 제 2 데이터 라인(DL2)에 접속된 화소셀들은 제 4 화소셀(PXL4) ,제 8 화소셀(PXL8), 제 7 화소셀(PXL7), 제 3 화소셀(PXL3), 제 11 화소셀(PXL11), 제 15 화소셀(PXL15), 제 16 화소셀(PXL16) 그리고 제 12 화소셀(PXL12) 순서로 구동 된다.
상기 제 1 데이터 라인(DL1)에는 제 1 내지 제 8 기간(T1 내지 T8) 동안 정극성과 부극성의 데이터 신호(Data1)가 두 기간을 기준으로 반전되어 공급되고, 상기 제 2 데이터 라인(DL2)에는 상기 제 1 데이터 라인(CL1)과 상반된 극성의 데이터 신호(DATA2)가 공급된다.
임의의 프레임 기간내의 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)에는 제 1 게이트 신호(GS1)가 출력되어 제 1 게이트 라인(GL1)에 공급된다. 그러면, 상기 제 1 게이트 라인(GL1)에 접속된 제 1 화소셀(PXL1) 및 제 4 화소셀(PXL4)이 동시에 구동된다.
제 1 기간(T1)에 상기 제 1 데이터 라인(DL1)에는 정극성의 데이터 신호가 공급되므로 상기 제 1 화소셀(PXL1)은 상기 제 1 데이터 라인(DL1)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 부극성의 데이터 신호가 공급되므로 상기 제 4 화소셀(PXL4)은 상기 제 2 데이터 라인(DL2)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서, 상기 제 1 기간(T1) 이전 기간, 즉 임의의 프레임 기간의 바로 이전 프레임 기간내에 포함된 제 m 기간(Tm)에 상기 제 1 데이터 라인(DL1)은 부극성의 데이터 신호로 충전되어 있었고, 제 2 데이터 라인(DL2)은 정극성의 데이터 신호로 충전되어 있었다. 따라서, 제 1 기간(T1)에 상기 제 1 데이터 라인(DL1)은 부극성에서 정극성으로 변하는 데이터 신호가 충전되고, 제 2 데이터 라인(DL2)은 정극성에서 부극성으로 변하는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)에는 제 2 게이트 신호(GS2)가 출력되어 제 3 게이트 라인(GL3)에 공급된다. 그러면, 상기 제 3 게이트 라인(GL3)에 접속된 제 5 화소셀(PXL5) 및 제 8 화소셀(PXL8)이 동시에 구동된다.
제 2 기간(T2)에 상기 제 1 데이터 라인(DL1)에는 정극성의 데이터 신호가 공급되므로 상기 제 5 화소셀(PXL5)은 상기 제 1 데이터 라인(DL1)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 부극성의 데이터 신호가 공급되므로 상기 제 8 화소셀(PXL8)은 상기 제 2 데이터 라인(DL2)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서 상기 제 2 기간(T2)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성과 제 1 기간 (T1)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성은 동일하다. 따라서, 제 2 기간(T2) 동안에 상기 제 1 데이터 라인(DL1)에는 정극성에서 정극성으로 유지되는 데이터 신호 가 충전되고, 상기 제 2 데이터 라인(DL2)에는 부극성에서 부극성으로 유지되는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 3 기간(T3)동안의 동작을 설명하면 다음과 같다.
제 3 기간(T3)에는 제 3 게이트 신호(GS3)가 출력되어 제 4 게이트 라인(GL4)에 공급된다. 그러면, 상기 제 4 게이트 라인(GL4)에 접속된 제 6 화소셀(PXL6) 및 제 7 화소셀(PXL7)이 동시에 구동된다.
제 3 기간(T3)에 상기 제 1 데이터 라인(DL1)에는 부극성의 데이터 신호가 공급되므로 상기 제 6 화소셀(PXL6)은 상기 제 1 데이터 라인(DL1)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 정극성의 데이터 신호가 공급되므로 상기 제 7 화소셀(PXL7)은 상기 제 2 데이터 라인(DL2)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서, 상기 제 3 기간(T3) 이전 기간, 즉 임의의 프레임 기간의 바로 이전 프레임 기간내에 포함된 제 2 기간(T2)에 상기 제 1 데이터 라인(DL1)은 정극성의 데이터 신호로 충전되어 있었고, 제 2 데이터 라인(DL2)은 부극성의 데이터 신호로 충전되어 있었다. 따라서, 제 3 기간(T3)에 상기 제 1 데이터 라인(DL1)은 정극성에서 부극성으로 변하는 데이터 신호가 충전되고, 제 2 데이터 라인(DL2)은 부극성에서 정극성으로 변하는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 4 기간(T4)동안의 동작을 설명하면 다음과 같다.
제 4 기간(T4)에는 제 4 게이트 신호(GS4)가 출력되어 제 2 게이트 라인(GL2)에 공급된다. 그러면, 상기 제 2 게이트 라인(GL2)에 접속된 제 2 화소셀(PXL2) 및 제 3 화소셀(PXL3)이 동시에 구동된다.
제 4 기간(T4)에 상기 제 1 데이터 라인(DL1)에는 부극성의 데이터 신호가 공급되므로 상기 제 2 화소셀(PXL2)은 상기 제 1 데이터 라인(DL1)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 정극성의 데이터 신호가 공급되므로 상기 제 3 화소셀(PXL3)은 상기 제 2 데이터 라인(DL2)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서 상기 제 4 기간(T4)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성과 제 3 기간 (T3)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성은 동일하다. 따라서, 제 4 기간(T4) 동안에 상기 제 1 데이터 라인(DL1)에는 부극성에서 부극성으로 유지되는 데이터 신호가 충전되고, 상기 제 2 데이터 라인(DL2)에는 정극성에서 정극성으로 유지되는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 5 기간(T5)동안의 동작을 설명하면 다음과 같다.
제 5 기간(T5)에는 제 5 게이트 신호(GS5)가 출력되어 제 6 게이트 라인(GL6)에 공급된다. 그러면, 상기 제 6 게이트 라인(GL6)에 접속된 제 9 화소셀(PXL9) 및 제 12 화소셀(PXL12)이 동시에 구동된다.
제 5 기간(T5)에 상기 제 1 데이터 라인(DL1)에는 정극성의 데이터 신호가 공급되므로 상기 제 9 화소셀(PXL9)은 상기 제 1 데이터 라인(DL1)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 부극성의 데이터 신호가 공급되므로 상기 제 12 화소셀(PXL12)은 상기 제 2 데이터 라인(DL2)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서, 상기 제 5 기간(T5) 이전 기간, 즉 임의의 프레임 기간의 바로 이전 프레임 기간내에 포함된 제 4 기간(T4)에 상기 제 1 데이터 라인(DL1)은 부극성의 데이터 신호로 충전되어 있었고, 제 2 데이터 라인(DL2)은 정극성의 데이터 신호로 충전되어 있었다. 따라서, 제 5 기간(T5)에 상기 제 1 데이터 라인(DL1)은 부극성에서 정극성으로 변하는 데이터 신호가 충전되고, 제 2 데이터 라인(DL2)은 정극성에서 부극성으로 변하는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 6 기간(T6)동안의 동작을 설명하면 다음과 같다.
제 6 기간(T6)에는 제 6 게이트 신호(GS6)가 출력되어 제 8 게이트 라인(GL8)에 공급된다. 그러면, 상기 제 8 게이트 라인(GL8)에 접속된 제 13 화소셀(PXL13) 및 제 16 화소셀(PXL16)이 동시에 구동된다.
제 6 기간(T6)에 상기 제 1 데이터 라인(DL1)에는 정극성의 데이터 신호가 공급되므로 상기 제 13 화소셀(PXL13)은 상기 제 1 데이터 라인(DL1)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 부극성의 데이터 신호가 공급되므로 상기 제 16 화소셀(PXL16)은 상기 제 2 데이터 라인(DL2)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서 상기 제 6 기간(T6)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성과 제 5 기간 (T5)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성은 동일하다. 따라서, 제 6 기간(T6) 동안에 상기 제 1 데이터 라인(DL1)에는 정극성에서 정극성으로 유지되는 데이터 신호가 충전되고, 상기 제 2 데이터 라인(DL2)에는 부극성에서 부극성으로 유지되는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 7 기간(T7)동안의 동작을 설명하면 다음과 같다.
제 7 기간(T7)에는 제 7 게이트 신호(GS7)가 출력되어 제 7 게이트 라인(GL7)에 공급된다. 그러면, 상기 제 7 게이트 라인(GL7)에 접속된 제 14 화소셀(PXL14) 및 제 15 화소셀(PXL15)이 동시에 구동된다.
제 7 기간(T7)에 상기 제 1 데이터 라인(DL1)에는 부극성의 데이터 신호가 공급되므로 상기 제 14 화소셀(PXL14)은 상기 제 1 데이터 라인(DL1)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 정극성의 데이터 신호가 공급되므로 상기 제 15 화소셀(PXL15)은 상기 제 2 데이터 라인(DL2)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서, 상기 제 7 기간(T7) 이전 기간, 즉 임의의 프레임 기간의 바로 이전 프레임 기간내에 포함된 제 6 기간(T6)에 상기 제 1 데이터 라인(DL1)은 정극성의 데이터 신호로 충전되어 있었고, 제 2 데이터 라인(DL2)은 부극성의 데이터 신호로 충전되어 있었다. 따라서, 제 7 기간(T7)에 상기 제 1 데이터 라인(DL1)은 정극성 에서 부극성으로 변하는 데이터 신호가 충전되고, 제 2 데이터 라인(DL2)은 부극성에서 정극성으로 변하는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 8 기간(T8)동안의 동작을 설명하면 다음과 같다.
제 8 기간(T8)에는 제 8 게이트 신호(GS8)가 출력되어 제 5 게이트 라인(GL5)에 공급된다. 그러면, 상기 제 5 게이트 라인(GL5)에 접속된 제 10 화소셀(PXL10) 및 제 11 화소셀(PXL11)이 동시에 구동된다.
제 8 기간(T8)에 상기 제 1 데이터 라인(DL1)에는 부극성의 데이터 신호가 공급되므로 상기 제 10 화소셀(PXL10)은 상기 제 1 데이터 라인(DL1)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 정극성의 데이터 신호가 공급되므로 상기 제 11 화소셀(PXL11)은 상기 제 2 데이터 라인(DL2)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서 상기 제 8 기간(T8)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성과 제 7 기간 (T7)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성은 동일하다. 따라서, 제 8 기간(T8) 동안에 상기 제 1 데이터 라인(DL1)에는 부극성에서 부극성으로 유지되는 데이터 신호가 충전되고, 상기 제 2 데이터 라인(DL2)에는 정극성에서 정극성으로 유지되는 데이터 신호가 충전된다.
상기 A블록의 단위 화소 어레이는 상기 제 1 화소셀 내지 제 16 화소셀로 이루어진 제 1 단위 화소 어레이와 동일한 구조의 다른 단위 화소 어레이로 구성되는 데, 본 발명의 액정패널(400)에는 제 1 단위 화소 어레이가 매트릭스 형태로 다수개 형성된 것으로 볼 수 있다.
이와 같이 인접한 두개의 화소셀이 하나의 데이터 라인을 공유함과 아울러, 상기 데이터 라인에 상술한 방식으로 데이터 신호가 공급됨을 따라, 기수번째 화소셀들 및 우수번째 화소셀들이 각각 수직 2 도트 방식으로 구동된다. 즉, 기수번째 화소셀들은 위에서부터 차례로 정극성, 정극성, 부극성 및 부극성을 나타낸다. 그리고 우수번째 화소셀들도 위에서부터 차례로 부극성, 부극성, 정극성 및 정극성을 나타낸다. 이와 같이 본 발명에서는 2 도트 방식으로 액정표시장치를 구동시킴으로서 1도트 방식에서 발생하는 Shut down crosstalk, 플리커의 발생을 방지 할 수 있다.
또한, 하나의 화소셀이 먼저 충전되어 있는 상황에서 인접 화소셀이 충전되는 경우 이미 충전되어 있는 인접 화소셀의 최종 전압은 화소셀간의 기생용량에 의해 변하게 된다. 이로인해 인접 화소셀 사이에 화소셀의 최종전압이 다르게 된다. 본 발명에서는 상기 데이터 라인이 없는 두 인접 화소셀은 같은 순간에 구동이 되기 때문에 상기 인접 화소셀의 최종 화소전압은 최종 화소 전압이 충전시키고자 하는 전압이 된다.
이하, 본 발명의 제 2 실시예에 따른 액정표시장치를 설명하면 다음과 같다.
도 5 는 본 발명의 제 2 실시예에 따른 액정표시장치의 단위 화소 어레이를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 액정표시장치는, 도 5 에 도시된 바와 같은 다수의 단위 화소 어레이를 갖는다.
도 5 에 도시된 바와 같이, 단위 화소 어레이는 일방향으로 배열된 제 1 데이터 라인(DL1)과 제 2 데이터 라인(DL2); 상기 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 교차하도록 배열된 제 1 내지 제 8 게이트 라인(GL1 내지 GL8)과; 상기 제 1 게이트 라인(GL1)과 상기 제 2 게이트 라인(GL2) 사이에 위치하며, 상기 제 1 게이트 라인(GL1)을 따라 차례로 배열된 제 1 화소셀(PXL1), 제 2 화소셀(PXL2), 제 3 화소셀(PXL3) 및 제 4 화소셀(PXL4)과; 상기 제 3 게이트 라인(GL3)과 상기 제 4 게이트 라인(GL4) 사이에 위치하며, 상기 제 3 게이트 라인(GL3)을 따라 차례로 배열된 제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 7 화소셀(PXL7) 및 제 8 화소셀(PXL8)과; 상기 제 5 게이트 라인(GL5)과 상기 제 6 게이트 라인(GL6) 사이에 위치하며, 상기 제 5 게이트 라인(GL5)을 따라 차례로 배열된 제 9 화소셀(PXL9), 제 10 화소셀(PXL10), 제 11 화소셀(PXL11) 및 제 12 화소셀(PXL12)과; 상기 제 7 게이트 라인(GL7)과 상기 제 8 게이트 라인(GL8) 사이에 위치하며, 상기 제 7 게이트 라인(GL7)을 따라 차례로 배열된 제 13 화소셀(PXL13), 제 14 화소셀(PXL14), 제 15 화소셀(PXL15) 및 제 16 화소셀 (PXL16)을 포함한다.
상기 제 1 화소셀(PXL1)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 2 화소셀(PXL2)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 3 화소셀(PXL3)은 상기 제 2 데이터 라인(DL1)의 일측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 4 화소셀(PXL4)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 5 화소셀(PXL5)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 6 화소셀(PXL6)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 7 화소셀(PXL7)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 8 화소셀(PXL8)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 9 화소셀(PXL9)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 10 화소셀(PXL10)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 11 화소셀(PXL11)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 12 화소셀(PXL12)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 13 화소셀(PXL13)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 14 화소셀(PXL14)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 15 화소셀(PXL15)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 16 화소셀(PXL16)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
여기서, 제 1 데이터 라인(DL1)에 접속된 화소셀들은 제 1 화소셀(PXL1) ,제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 2 화소셀(PXL2), 제 9 화소셀(PXL9), 제 13 화소셀(PXL13), 제 14 화소셀(PXL14) 그리고 제 10 화소셀(PXL10) 순서로 구동 된다.
또한, 제 2 데이터 라인(DL2)에 접속된 화소셀들은 제 4 화소셀(PXL4) ,제 8 화소셀(PXL8), 제 7 화소셀(PXL7), 제 3 화소셀(PXL3), 제 12 화소셀(PXL12), 제 16 화소셀(PXL16), 제 15 화소셀(PXL15) 그리고 제 11 화소셀(PXL11) 순서로 구동 된다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 액정표시장치는, 도 4 에 도시된 바와 같은 게이트 신호 및 데이터 신호를 공급받을 수 있다.
이하, 본 발명의 제 3 실시예에 따른 액정표시장치를 설명하면 다음과 같다.
도 6 은 본 발명의 제 3 실시예에 따른 액정표시장치의 단위 화소 어레이를 나타낸 도면이다.
본 발명의 제 3 실시예에 따른 액정표시장치는, 도 6 에 도시된 바와 같은 다수의 단위 화소 어레이를 갖는다.
도 6 에 도시된 바와 같이, 단위 화소 어레이는 일방향으로 배열된 제 1 데이터 라인(DL1)과 제 2 데이터 라인(DL2); 상기 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 교차하도록 배열된 제 1 내지 제 8 게이트 라인(GL1 내지 GL8)과; 상기 제 1 게이트 라인(GL1)과 상기 제 2 게이트 라인(GL2) 사이에 위치하며, 상기 제 1 게이트 라인(GL1)을 따라 차례로 배열된 제 1 화소셀(PXL1), 제 2 화소셀(PXL2), 제 3 화소셀(PXL3) 및 제 4 화소셀(PXL4)과; 상기 제 3 게이트 라인(GL3)과 상기 제 4 게이트 라인(GL4) 사이에 위치하며, 상기 제 3 게이트 라인(GL3)을 따라 차례로 배열된 제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 7 화소셀(PXL7) 및 제 8 화소셀(PXL8)과; 상기 제 5 게이트 라인(GL5)과 상기 제 6 게이트 라인(GL6) 사이에 위치하며, 상기 제 5 게이트 라인(GL5)을 따라 차례로 배열된 제 9 화소셀(PXL9), 제 10 화소셀(PXL10), 제 11 화소셀(PXL11) 및 제 12 화소셀(PXL12)과; 상기 제 7 게이트 라인(GL7)과 상기 제 8 게이트 라인(GL8) 사이에 위치하며, 상기 제 7 게이트 라인(GL7)을 따라 차례로 배열된 제 13 화소셀(PXL13), 제 14 화소셀(PXL14), 제 15 화소셀(PXL15) 및 제 16 화소셀 (PXL16)을 포함한다.
상기 제 1 화소셀(PXL1)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 2 화소셀(PXL2)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 3 화소셀(PXL3)은 상기 제 2 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 4 화소셀(PXL4)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 5 화소셀(PXL5)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 6 화소셀(PXL6)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 7 화소셀(PXL7)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 8 화소셀(PXL8)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 9 화소셀(PXL9)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 10 화소셀(PXL10)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 11 화소셀(PXL11)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 12 화소셀(PXL12)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 13 화소셀(PXL13)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 14 화소셀(PXL14)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 15 화소셀(PXL15)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 16 화소셀(PXL16)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
여기서, 제 1 데이터 라인(DL1)에 접속된 화소셀들은 제 1 화소셀(PXL1) ,제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 2 화소셀(PXL2), 제 10 화소셀(PXL10), 제 14 화소셀(PXL14), 제 13 화소셀(PXL13) 그리고 제 9 화소셀(PXL9) 순서로 구동 된다.
또한, 제 2 데이터 라인(DL2)에 접속된 화소셀들은 제 3 화소셀(PXL3) ,제 7 화소셀(PXL7), 제 8 화소셀(PXL8), 제 4 화소셀(PXL4), 제 12 화소셀(PXL12), 제 16 화소셀(PXL16), 제 15 화소셀(PXL15) 그리고 제 11 화소셀(PXL11) 순서로 구동 된다.
이와 같이 구성된 본 발명의 제 3 실시예에 따른 액정표시장치는, 도 4 및 도 10 에 도시된 바와 같은 게이트 신호 및 데이터 신호를 공급받을 수 있다.
이하, 본 발명의 제 4 실시예에 따른 액정표시장치를 설명하면 다음과 같다.
도 7 은 본 발명의 제 4 실시예에 따른 액정표시장치의 단위 화소 어레이를 나타낸 도면이다.
본 발명의 제 4 실시예에 따른 액정표시장치는, 도 7 에 도시된 바와 같은 다수의 단위 화소 어레이를 갖는다.
도 7 에 도시된 바와 같이, 단위 화소 어레이는 일방향으로 배열된 제 1 데이터 라인(DL1)과 제 2 데이터 라인(DL2); 상기 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 교차하도록 배열된 제 1 내지 제 8 게이트 라인(GL1 내지 GL8)과; 상기 제 1 게이트 라인(GL1)과 상기 제 2 게이트 라인(GL2) 사이에 위치하며, 상기 제 1 게이트 라인(GL1)을 따라 차례로 배열된 제 1 화소셀(PXL1), 제 2 화소셀(PXL2), 제 3 화소셀(PXL3) 및 제 4 화소셀(PXL4)과; 상기 제 3 게이트 라인(GL3)과 상기 제 4 게이트 라인(GL4) 사이에 위치하며, 상기 제 3 게이트 라인(GL3)을 따라 차례로 배열된 제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 7 화소셀(PXL7) 및 제 8 화소셀(PXL8)과; 상기 제 5 게이트 라인(GL5)과 상기 제 6 게이트 라인(GL6) 사이에 위치하며, 상기 제 5 게이트 라인(GL5)을 따라 차례로 배열된 제 9 화소셀(PXL9), 제 10 화소셀(PXL10), 제 11 화소셀(PXL11) 및 제 12 화소셀(PXL12)과; 상기 제 7 게이트 라인(GL7)과 상기 제 8 게이트 라인(GL8) 사이에 위치하며, 상기 제 7 게이트 라인(GL7)을 따라 차례로 배열된 제 13 화소셀(PXL13), 제 14 화소셀(PXL14), 제 15 화소셀(PXL15) 및 제 16 화소셀 (PXL16)을 포함한다.
상기 제 1 화소셀(PXL1)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 2 화소셀(PXL2)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 3 화소셀(PXL3)은 상기 제 2 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 4 화소셀(PXL4)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 5 화소셀(PXL5)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 6 화소셀(PXL6)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 7 화소셀(PXL7)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 8 화소셀(PXL8)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 9 화소셀(PXL9)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 10 화소셀(PXL10)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 11 화소셀(PXL11)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 12 화소셀(PXL12)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 13 화소셀(PXL13)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 14 화소셀(PXL14)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 15 화소셀(PXL15)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 16 화소셀(PXL16)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
여기서, 제 1 데이터 라인(DL1)에 접속된 화소셀들은 제 1 화소셀(PXL1) ,제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 2 화소셀(PXL2), 제 9 화소셀(PXL9), 제 13 화소셀(PXL13), 제 14 화소셀(PXL14) 그리고 제 10 화소셀(PXL10) 순서로 구동 된다.
또한, 제 2 데이터 라인(DL2)에 접속된 화소셀들은 제 3 화소셀(PXL3) ,제 7 화소셀(PXL7), 제 8 화소셀(PXL8), 제 4 화소셀(PXL4), 제 11 화소셀(PXL11), 제 15 화소셀(PXL15), 제 16 화소셀(PXL16) 그리고 제 12 화소셀(PXL12) 순서로 구동 된다.
이와 같이 구성된 본 발명의 제 4 실시예에 따른 액정표시장치는, 도 4 및 도 10 에 도시된 바와 같은 게이트 신호 및 데이터 신호를 공급받을 수 있다.
이하 본 발명의 제 5 실시예에 따른 액정표시장치를 상세히 설명하면 다음과 같다.
도 8 은 본 발명의 제 5 실시예에 따른 액정표시장치를 나타낸 도면이다.
본 발명의 제 5 실시예에 따른 액정표시장치는, 이전에 상술한 제 1 실시예에 따른 액정표시장치와 거의 동일한 구성을 가지며, 단지 화소셀들과 게이트 라인간의 접속 방법이 다르다.
B블록(B)은 하나의 단위 화소 어레이를 나타낸 것으로, 본 발명의 제 5 실시예에 따른 액정패널(400)에는 상기 단위 화소 어레이가 매트릭스 형태로 다수개 형성된다.
도 9 는 도 8 의 B블록의 확대도이고, 도 10 은 도 9 의 화소셀들에 공급되는 게이트 신호 및 데이터 신호의 타이밍도를 나타낸 도면이다.
도 9 에 도시된 바와 같이, 단위 화소 어레이는 일방향으로 배열된 제 1 데이터 라인(DL1)과 제 2 데이터 라인(DL2); 상기 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 교차하도록 배열된 제 1 내지 제 8 게이트 라인(GL1 내지 GL8)과; 상기 제 1 게이트 라인(GL1)과 상기 제 2 게이트 라인(GL2) 사이에 위치하며, 상기 제 1 게이트 라인(GL1)을 따라 차례로 배열된 제 1 화소셀(PXL1), 제 2 화소셀(PXL2), 제 3 화소셀(PXL3) 및 제 4 화소셀(PXL4)과; 상기 제 3 게이트 라인(GL3)과 상기 제 4 게이트 라인(GL4) 사이에 위치하며, 상기 제 3 게이트 라 인(GL3)을 따라 차례로 배열된 제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 7 화소셀(PXL7) 및 제 8 화소셀(PXL8)과; 상기 제 5 게이트 라인(GL5)과 상기 제 6 게이트 라인(GL6) 사이에 위치하며, 상기 제 5 게이트 라인(GL5)을 따라 차례로 배열된 제 9 화소셀(PXL9), 제 10 화소셀(PXL10), 제 11 화소셀(PXL11) 및 제 12 화소셀(PXL12)과; 상기 제 7 게이트 라인(GL7)과 상기 제 8 게이트 라인(GL8) 사이에 위치하며, 상기 제 7 게이트 라인(GL7)을 따라 차례로 배열된 제 13 화소셀(PXL13), 제 14 화소셀(PXL14), 제 15 화소셀(PXL15) 및 제 16 화소셀 (PXL16)을 포함한다.
상기 제 1 화소셀(PXL1)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 2 화소셀(PXL2)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 3 화소셀(PXL3)은 상기 제 2 데이터 라인(DL1)의 일측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 4 화소셀(PXL4)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 5 화소셀(PXL5)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 6 화소셀(PXL6)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 7 화소셀(PXL7)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 8 화소셀(PXL8)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 9 화소셀(PXL9)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 10 화소셀(PXL10)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 11 화소셀(PXL11)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 12 화소셀(PXL12)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 13 화소셀(PXL13)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 14 화소셀(PXL14)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 15 화소셀(PXL15)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 16 화소셀(PXL16)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
여기서, 제 1 데이터 라인(DL1)에 접속된 화소셀들은 제 1 화소셀(PXL1) ,제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 2 화소셀(PXL2), 제 10 화소셀(PXL10), 제 14 화소셀(PXL14), 제 13 화소셀(PXL13) 그리고 제 9 화소셀(PXL9) 순서로 구동 된다.
또한, 제 2 데이터 라인(DL2)에 접속된 화소셀들은 제 4 화소셀(PXL4) ,제 8 화소셀(PXL8), 제 7 화소셀(PXL7), 제 3 화소셀(PXL3), 제 11 화소셀(PXL11), 제 15 화소셀(PXL15), 제 16 화소셀(PXL16) 그리고 제 12 화소셀(PXL12) 순서로 구동 된다.
이와 같이 구성된 본 발명의 제 6 실시예에 따른 액정표시장치의 동작을 설명하면 다음과 같다.
임의의 프레임 기간내의 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)에는 제 1 게이트 신호(GS1)가 출력되어 제 1 게이트 라인(GL1)에 공급된다. 그러면, 상기 제 1 게이트 라인(GL1)에 접속된 제 1 화소셀(PXL1) 및 제 4 화소셀(PXL4)이 동시에 구동된다.
제 1 기간(T1)에 상기 제 1 데이터 라인(DL1)에는 정극성의 데이터 신호가 공급되므로 상기 제 1 화소셀(PXL1)은 상기 제 1 데이터 라인(DL1)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 부극성의 데이터 신호가 공급되므로 상기 제 4 화소셀(PXL4)은 상기 제 2 데이터 라인(DL2)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서, 상기 제 1 기간(T1) 이전 기간, 즉 임의의 프레임 기간의 바로 이전 프레임 기간내에 포함된 제 m 기간(Tm)에 상기 제 1 데이터 라인(DL1)은 부극성의 데이터 신호로 충전되어 있었고, 제 2 데이터 라인(DL2)은 정극성의 데이터 신호로 충전되어 있었다. 따라서, 제 1 기간(T1)에 상기 제 1 데이터 라인(DL1)은 부극성에서 정극성으로 변하는 데이터 신호가 충전되고, 제 2 데이터 라인(DL2)은 정극성에서 부극성으로 변하는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)에는 제 2 게이트 신호(GS2)가 출력되어 제 3 게이트 라인(GL3)에 공급된다. 그러면, 상기 제 3 게이트 라인(GL3)에 접속된 제 5 화소셀(PXL5) 및 제 8 화소셀(PXL8)이 동시에 구동된다.
제 2 기간(T2)에 상기 제 1 데이터 라인(DL1)에는 정극성의 데이터 신호가 공급되므로 상기 제 5 화소셀(PXL5)은 상기 제 1 데이터 라인(DL1)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 부극성의 데이터 신호가 공급되므로 상기 제 8 화소셀(PXL8)은 상기 제 2 데이터 라인(DL2)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서 상기 제 2 기간(T2)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성과 제 1 기간 (T1)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성은 동일하다. 따라서, 제 2 기간(T2) 동안에 상기 제 1 데이터 라인(DL1)에는 정극성에서 정극성으로 유지되는 데이터 신호가 충전되고, 상기 제 2 데이터 라인(DL2)에는 부극성에서 부극성으로 유지되는 데 이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 3 기간(T3)동안의 동작을 설명하면 다음과 같다.
제 3 기간(T3)에는 제 3 게이트 신호(GS3)가 출력되어 제 4 게이트 라인(GL4)에 공급된다. 그러면, 상기 제 4 게이트 라인(GL4)에 접속된 제 6 화소셀(PXL6) 및 제 7 화소셀(PXL7)이 동시에 구동된다.
제 3 기간(T3)에 상기 제 1 데이터 라인(DL1)에는 부극성의 데이터 신호가 공급되므로 상기 제 6 화소셀(PXL6)은 상기 제 1 데이터 라인(DL1)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 정극성의 데이터 신호가 공급되므로 상기 제 7 화소셀(PXL7)은 상기 제 2 데이터 라인(DL2)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서, 상기 제 3 기간(T3) 이전 기간, 즉 임의의 프레임 기간의 바로 이전 프레임 기간내에 포함된 제 2 기간(T2)에 상기 제 1 데이터 라인(DL1)은 정극성의 데이터 신호로 충전되어 있었고, 제 2 데이터 라인(DL2)은 부극성의 데이터 신호로 충전되어 있었다. 따라서, 제 3 기간(T3)에 상기 제 1 데이터 라인(DL1)은 정극성에서 부극성으로 변하는 데이터 신호가 충전되고, 제 2 데이터 라인(DL2)은 부극성에서 정극성으로 변하는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 4 기간(T4)동안의 동작을 설명하면 다음과 같다.
제 4 기간(T4)에는 제 4 게이트 신호(GS4)가 출력되어 제 2 게이트 라 인(GL2)에 공급된다. 그러면, 상기 제 2 게이트 라인(GL2)에 접속된 제 2 화소셀(PXL2) 및 제 3 화소셀(PXL3)이 동시에 구동된다.
제 4 기간(T4)에 상기 제 1 데이터 라인(DL1)에는 부극성의 데이터 신호가 공급되므로 상기 제 2 화소셀(PXL2)은 상기 제 1 데이터 라인(DL1)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 정극성의 데이터 신호가 공급되므로 상기 제 3 화소셀(PXL3)은 상기 제 2 데이터 라인(DL2)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서 상기 제 4 기간(T4)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성과 제 3 기간 (T3)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성은 동일하다. 따라서, 제 4 기간(T4) 동안에 상기 제 1 데이터 라인(DL1)에는 부극성에서 부극성으로 유지되는 데이터 신호가 충전되고, 상기 제 2 데이터 라인(DL2)에는 정극성에서 정극성으로 유지되는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 5 기간(T5)동안의 동작을 설명하면 다음과 같다.
제 5 기간(T5)에는 제 5 게이트 신호(GS5)가 출력되어 제 6 게이트 라인(GL6)에 공급된다. 그러면, 상기 제 6 게이트 라인(GL6)에 접속된 제 10 화소셀(PXL10) 및 제 11 화소셀(PXL11)이 동시에 구동된다.
제 5 기간(T5)에 상기 제 1 데이터 라인(DL1)에는 정극성의 데이터 신호가 공급되므로 상기 제 10 화소셀(PXL10)은 상기 제 1 데이터 라인(DL1)에 충전된 정 극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 부극성의 데이터 신호가 공급되므로 상기 제 11 화소셀(PXL11)은 상기 제 2 데이터 라인(DL2)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서, 상기 제 5 기간(T5) 이전 기간, 즉 임의의 프레임 기간의 바로 이전 프레임 기간내에 포함된 제 4 기간(T4)에 상기 제 1 데이터 라인(DL1)은 부극성의 데이터 신호로 충전되어 있었고, 제 2 데이터 라인(DL2)은 정극성의 데이터 신호로 충전되어 있었다. 따라서, 제 5 기간(T5)에 상기 제 1 데이터 라인(DL1)은 부극성에서 정극성으로 변하는 데이터 신호가 충전되고, 제 2 데이터 라인(DL2)은 정극성에서 부극성으로 변하는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 6 기간(T6)동안의 동작을 설명하면 다음과 같다.
제 6 기간(T6)에는 제 6 게이트 신호(GS6)가 출력되어 제 8 게이트 라인(GL8)에 공급된다. 그러면, 상기 제 8 게이트 라인(GL8)에 접속된 제 14 화소셀(PXL14) 및 제 15 화소셀(PXL15)이 동시에 구동된다.
제 6 기간(T6)에 상기 제 1 데이터 라인(DL1)에는 정극성의 데이터 신호가 공급되므로 상기 제 14 화소셀(PXL14)은 상기 제 1 데이터 라인(DL1)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 부극성의 데이터 신호가 공급되므로 상기 제 15 화소셀(PXL15)은 상기 제 2 데이터 라인(DL2)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서 상기 제 6 기간(T6)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성과 제 5 기간 (T5)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성은 동일하다. 따라서, 제 6 기간(T6) 동안에 상기 제 1 데이터 라인(DL1)에는 정극성에서 정극성으로 유지되는 데이터 신호가 충전되고, 상기 제 2 데이터 라인(DL2)에는 부극성에서 부극성으로 유지되는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 7 기간(T7)동안의 동작을 설명하면 다음과 같다.
제 7 기간(T7)에는 제 7 게이트 신호(GS7)가 출력되어 제 7 게이트 라인(GL7)에 공급된다. 그러면, 상기 제 7 게이트 라인(GL7)에 접속된 제 13화소셀(PXL13) 및 제 16 화소셀(PXL16)이 동시에 구동된다.
제 7 기간(T7)에 상기 제 1 데이터 라인(DL1)에는 부극성의 데이터 신호가 공급되므로 상기 제 13 화소셀(PXL13)은 상기 제 1 데이터 라인(DL1)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 정극성의 데이터 신호가 공급되므로 상기 제 16 화소셀(PXL16)은 상기 제 2 데이터 라인(DL2)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서, 상기 제 7 기간(T7) 이전 기간, 즉 임의의 프레임 기간의 바로 이전 프레임 기간내에 포함된 제 6 기간(T6)에 상기 제 1 데이터 라인(DL1)은 정극성의 데이터 신호로 충전되어 있었고, 제 2 데이터 라인(DL2)은 부극성의 데이터 신호로 충전되어 있었다. 따라서, 제 7 기간(T7)에 상기 제 1 데이터 라인(DL1)은 정극성에서 부극성으로 변하는 데이터 신호가 충전되고, 제 2 데이터 라인(DL2)은 부극성 에서 정극성으로 변하는 데이터 신호가 충전된다.
이어서, 상기 임의의 프레임 기간내의 제 8 기간(T8)동안의 동작을 설명하면 다음과 같다.
제 8 기간(T8)에는 제 8 게이트 신호(GS8)가 출력되어 제 5 게이트 라인(GL5)에 공급된다. 그러면, 상기 제 5 게이트 라인(GL5)에 접속된 제 9 화소셀(PXL9) 및 제 12 화소셀(PXL12)이 동시에 구동된다.
제 8 기간(T8)에 상기 제 1 데이터 라인(DL1)에는 부극성의 데이터 신호가 공급되므로 상기 제 9 화소셀(PXL9)은 상기 제 1 데이터 라인(DL1)에 충전된 부극성의 데이터 신호를 공급받아 화상을 표시하고, 상기 제 2 데이터 라인(DL2)에는 정극성의 데이터 신호가 공급되므로 상기 제 12 화소셀(PXL12)은 상기 제 2 데이터 라인(DL2)에 충전된 정극성의 데이터 신호를 공급받아 화상을 표시한다.
여기서 상기 제 8 기간(T8)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성과 제 7 기간 (T7)의 각 데이터 라인(DL1 및 DL2)에 공급된 데이터 신호(Data1, Data2)의 극성은 동일하다. 따라서, 제 8 기간(T8) 동안에 상기 제 1 데이터 라인(DL1)에는 부극성에서 부극성으로 유지되는 데이터 신호가 충전되고, 상기 제 2 데이터 라인(DL2)에는 정극성에서 정극성으로 유지되는 데이터 신호가 충전된다.
상기 B블록의 단위 화소 어레이는 상기 제 1 화소셀 내지 제 16 화소셀로 이루어진 제 1 단위 화소 어레이와 동일한 구조의 다른 단위 화소 어레이로 구성되는데, 본 발명의 액정패널(400)에는 제 1 단위 화소 어레이가 매트릭스 형태로 다수 개 형성된 것으로 볼 수 있다.
이하, 본 발명의 제 6 실시예에 따른 액정표시장치를 설명하면 다음과 같다.
도 11 은 본 발명의 제 6 실시예에 따른 액정표시장치의 단위 화소 어레이를 나타낸 도면이다.
본 발명의 제 6 실시예에 따른 액정표시장치는, 도 11 에 도시된 바와 같은 다수의 단위 화소 어레이를 갖는다.
도 11 에 도시된 바와 같이, 단위 화소 어레이는 일방향으로 배열된 제 1 데이터 라인(DL1)과 제 2 데이터 라인(DL2); 상기 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 교차하도록 배열된 제 1 내지 제 8 게이트 라인(GL1 내지 GL8)과; 상기 제 1 게이트 라인(GL1)과 상기 제 2 게이트 라인(GL2) 사이에 위치하며, 상기 제 1 게이트 라인(GL1)을 따라 차례로 배열된 제 1 화소셀(PXL1), 제 2 화소셀(PXL2), 제 3 화소셀(PXL3) 및 제 4 화소셀(PXL4)과; 상기 제 3 게이트 라인(GL3)과 상기 제 4 게이트 라인(GL4) 사이에 위치하며, 상기 제 3 게이트 라인(GL3)을 따라 차례로 배열된 제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 7 화소셀(PXL7) 및 제 8 화소셀(PXL8)과; 상기 제 5 게이트 라인(GL5)과 상기 제 6 게이트 라인(GL6) 사이에 위치하며, 상기 제 5 게이트 라인(GL5)을 따라 차례로 배열된 제 9 화소셀(PXL9), 제 10 화소셀(PXL10), 제 11 화소셀(PXL11) 및 제 12 화소셀(PXL12)과; 상기 제 7 게이트 라인(GL7)과 상기 제 8 게이트 라인(GL8) 사이에 위치하며, 상기 제 7 게이트 라인(GL7)을 따라 차례로 배열된 제 13 화소셀(PXL13), 제 14 화소셀(PXL14), 제 15 화소셀(PXL15) 및 제 16 화소셀 (PXL16)을 포함한다.
상기 제 1 화소셀(PXL1)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 2 화소셀(PXL2)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 3 화소셀(PXL3)은 상기 제 2 데이터 라인(DL1)의 일측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 4 화소셀(PXL4)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 5 화소셀(PXL5)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 6 화소셀(PXL6)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 7 화소셀(PXL7)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 8 화소셀(PXL8)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 9 화소셀(PXL9)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 10 화소셀(PXL10)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 11 화소셀(PXL11)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 12 화소셀(PXL12)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 13 화소셀(PXL13)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 14 화소셀(PXL14)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 15 화소셀(PXL15)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 16 화소셀(PXL16)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
여기서, 제 1 데이터 라인(DL1)에 접속된 화소셀들은 제 1 화소셀(PXL1) ,제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 2 화소셀(PXL2), 제 9 화소셀(PXL9), 제 13 화소셀(PXL13), 제 14 화소셀(PXL14) 그리고 제 10 화소셀(PXL10) 순서로 구동 된다.
또한, 제 2 데이터 라인(DL2)에 접속된 화소셀들은 제 4 화소셀(PXL4) ,제 8 화소셀(PXL8), 제 7 화소셀(PXL7), 제 3 화소셀(PXL3), 제 12 화소셀(PXL12), 제 16 화소셀(PXL16), 제 15 화소셀(PXL15) 그리고 제 11 화소셀(PXL11) 순서로 구동 된다.
이와 같이 구성된 본 발명의 제 6 실시예에 따른 액정표시장치는, 도 10 에 도시된 바와 같은 게이트 신호 및 데이터 신호를 공급받을 수 있다.
이하, 본 발명의 제 7 실시예에 따른 액정표시장치를 설명하면 다음과 같다.
도 12 는 본 발명의 제 7 실시예에 따른 액정표시장치의 단위 화소 어레이를 나타낸 도면이다.
본 발명의 제 7 실시예에 따른 액정표시장치는, 도 12 에 도시된 바와 같은 다수의 단위 화소 어레이를 갖는다.
도 12 에 도시된 바와 같이, 단위 화소 어레이는 일방향으로 배열된 제 1 데이터 라인(DL1)과 제 2 데이터 라인(DL2); 상기 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 교차하도록 배열된 제 1 내지 제 8 게이트 라인(GL1 내지 GL8)과; 상기 제 1 게이트 라인(GL1)과 상기 제 2 게이트 라인(GL2) 사이에 위치하며, 상기 제 1 게이트 라인(GL1)을 따라 차례로 배열된 제 1 화소셀(PXL1), 제 2 화소셀(PXL2), 제 3 화소셀(PXL3) 및 제 4 화소셀(PXL4)과; 상기 제 3 게이트 라인(GL3)과 상기 제 4 게이트 라인(GL4) 사이에 위치하며, 상기 제 3 게이트 라인(GL3)을 따라 차례로 배열된 제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 7 화소셀(PXL7) 및 제 8 화소셀(PXL8)과; 상기 제 5 게이트 라인(GL5)과 상기 제 6 게이트 라인(GL6) 사이에 위치하며, 상기 제 5 게이트 라인(GL5)을 따라 차례로 배열된 제 9 화소셀(PXL9), 제 10 화소셀(PXL10), 제 11 화소셀(PXL11) 및 제 12 화소셀(PXL12)과; 상기 제 7 게이트 라인(GL7)과 상기 제 8 게이트 라인(GL8) 사이에 위치하며, 상기 제 7 게이트 라인(GL7)을 따라 차례로 배열된 제 13 화소셀(PXL13), 제 14 화소셀(PXL14), 제 15 화소셀(PXL15) 및 제 16 화소셀 (PXL16)을 포함한다.
상기 제 1 화소셀(PXL1)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 2 화소셀(PXL2)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 3 화소셀(PXL3)은 상기 제 2 데이터 라인(DL1)의 일측 및 상기 제 1 게이트 라인(GL1)에 접속된다.
상기 제 4 화소셀(PXL4)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 2 게이트 라인(GL2)에 접속된다.
상기 제 5 화소셀(PXL5)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 6 화소셀(PXL6)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 7 화소셀(PXL7)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 3 게이트 라인(GL3)에 접속된다.
상기 제 8 화소셀(PXL8)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 4 게이트 라인(GL4)에 접속된다.
상기 제 9 화소셀(PXL9)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 10 화소셀(PXL10)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 11 화소셀(PXL11)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 5 게이트 라인(GL5)에 접속된다.
상기 제 12 화소셀(PXL12)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 6 게이트 라인(GL6)에 접속된다.
상기 제 13 화소셀(PXL13)은 상기 제 1 데이터 라인(DL1)의 일측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 14 화소셀(PXL14)은 상기 제 1 데이터 라인(DL1)의 타측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
상기 제 15 화소셀(PXL15)은 상기 제 2 데이터 라인(DL2)의 일측 및 상기 제 7 게이트 라인(GL7)에 접속된다.
상기 제 16 화소셀(PXL16)은 상기 제 2 데이터 라인(DL2)의 타측 및 상기 제 8 게이트 라인(GL8)에 접속된다.
여기서, 제 1 데이터 라인(DL1)에 접속된 화소셀들은 제 1 화소셀(PXL1) ,제 5 화소셀(PXL5), 제 6 화소셀(PXL6), 제 2 화소셀(PXL2), 제 10 화소셀(PXL10), 제 14 화소셀(PXL14), 제 13 화소셀(PXL13) 그리고 제 9 화소셀(PXL9) 순서로 구동 된다.
또한, 제 2 데이터 라인(DL2)에 접속된 화소셀들은 제 3 화소셀(PXL3) ,제 7 화소셀(PXL7), 제 8 화소셀(PXL8), 제 4 화소셀(PXL4), 제 12 화소셀(PXL12), 제 16 화소셀(PXL16), 제 15 화소셀(PXL15) 그리고 제 11 화소셀(PXL11) 순서로 구동 된다.
이와 같이 구성된 본 발명의 제 7 실시예에 따른 액정표시장치는, 도 10 에 도시된 바와 같은 게이트 신호 및 데이터 신호를 공급받을 수 있다.
지금까지 화상을 표시하기 위한 게이트 라인 구동 방법은 게이트 드라이버에서 순차적으로 게이트 신호가 출력되지만, 각각의 화소셀 구동순서에 맞게 게이트 라인을 비순차적으로 연결 하였다.
다음으로 화상을 표시하기 위하여 각각의 화소셀 구동순서에 맞게 게이트 드라이버에서 비순차적으로 게이트 신호가 출력되어 게이트 라인을 구동하는 방법을 살펴보도록 한다.
도 13 은 게이트 신호가 비순차적으로 출력되는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 14 는 도 13 의 쉬프트 레지스터에 인가되는 클럭 신호를 나탄낸 도면이다. 상기 쉬프트 레지스터는 본 발명의 제 1 실시예 내지 제 4 실시예에 따른 액정표시장치에 대하여 적용 가능하다.
본 발명의 쉬프트 레지스터는 서로 종속적으로 연결된 n개의 스테이지들 (AST1 내지 ASTn) 및 하나의 더미 스테이지(ASTn+1)로 구성된다. 여기서, 각 스테이지들(AST1 내지 ASTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 상기 제 1 스테이지(AST1)부터 더미 스테이지(ASTn+1)까지 비순차 적으로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지 (ASTn+1)를 제외한 상기 스테이지들(AST1 내지 ASTn)로부터 출력된 스캔펄스들 (Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 공급되어, 상기 게이트 라인들을 스캐닝하게 된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(AST1 내지 ASTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다.
한편, 상기 스테이지들(AST1 내지 ASTn+1) 중 가장 상측에 위치한 제 1 스테이지(AST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 한 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.
이와 같이 구성된 본 발명의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스테이지(AST1)에 인가되면, 상기 제 1 스테이지(AST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 1 스테이지(AST1)는 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 3 스테이지(AST3)에 함께 공급한다. 그러면, 상기 제 3 스테이지(AST3)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 3 스테이지(AST3)는 상기 타이밍 콘트롤러로부터의 제 2 클럭펄스(CLK2)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(AST4) 및 상기 제 1 스테이지(AST1)에 함께 공급한다. 그러면, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 4 스테이지(AST4)는 인에이블되고, 또한, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 1 스테이지(AST1)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 4 스테이지(AST4)는 상기 타이밍 콘트롤러로부터의 제 3 클럭펄스(CLK3)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 4 게이트 라인, 제 2 스테이지(AST2) 및 상기 제 3 스테이지(AST3)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(AST2)는 인에이블되고, 또한, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 3 스테이지(AST3)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 3 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 2 스테이지(AST2)는 상기 타이밍 콘트롤러로부터의 제 4 클럭펄스(CLK4)를 입력받아 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 2 게이트 라인, 제 5 스테이지(AST5) 및 상기 제 4 스테이지(AST4)에 함께 공급한다. 그러면, 상기 제 4 스캔펄스(Vout4)에 응답하여 상기 제 5 스테이지(AST5)는 인에이블되고, 또한, 상기 제 4 스캔펄스(Vout4)에 응답하여 상기 제 4 스테이지(AST4)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 4 게이트 라인에 공급한 다.
이어서, 상기 인에이블된 제 5 스테이지(AST5)는 상기 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 5 스캔펄스(Vout5)를 출력하고, 이를 제 5 게이트 라인, 제 7 스테이지(AST7) 및 상기 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 5 스캔펄스(Vout3)에 응답하여 상기 제 7 스테이지(AST7)는 인에이블되고, 또한, 상기 제 5 스캔펄스(Vout5)에 응답하여 상기 제 2 스테이지(AST2)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 7 스테이지(AST7)는 상기 타이밍 콘트롤러로부터의 제 2 클럭펄스(CLK2)를 입력받아 제 6 스캔펄스(Vout6)를 출력하고, 이를 제 7 게이트 라인, 제 8 스테이지(AST8) 및 상기 제 5 스테이지(AST5)에 함께 공급한다. 그러면, 상기 제 6 스캔펄스(Vout3)에 응답하여 상기 제 8 스테이지(AST8)는 인에이블되고, 또한, 상기 제 6 스캔펄스(Vout6)에 응답하여 상기 제 5 스테이지(AST5)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 5 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 8 스테이지(AST8)는 상기 타이밍 콘트롤러로부터의 제 3 클럭펄스(CLK3)를 입력받아 제 7 스캔펄스(Vout7)를 출력하고, 이를 제 8 게이트 라인, 제 6 스테이지(AST6) 및 상기 제 7 스테이지(AST7)에 함께 공급한다. 그러면, 상기 제 7 스캔펄스(Vout7)에 응답하여 상기 제 6 스테이지(AST6)는 인에이블되고, 또한, 상기 제 7 스캔펄스(Vout7)에 응답하여 상기 제 7 스테이 지(AST7)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 7 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 6 스테이지(AST6)는 상기 타이밍 콘트롤러로부터의 제 4 클럭펄스(CLK4)를 입력받아 제 8 스캔펄스(Vout8)를 출력하고, 이를 제 6 게이트 라인, 제 9 스테이지(AST9) 및 상기 제 8 스테이지(AST8)에 함께 공급한다. 그러면, 상기 제 8 스캔펄스(Vout8)에 응답하여 상기 제 9 스테이지(AST9)는 인에이블되고, 또한, 상기 제 8 스캔펄스(Vout8)에 응답하여 상기 제 8 스테이지(AST8)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 8 게이트 라인에 공급한다.
이와 같은 방식으로, 나머지 제 9 내지 제 n 스테이지(AST4 내지 ASTn)까지 비순차적으로 제 9 내지 제 n 스캔펄스(Voutn)를 출력하여 상기 제 9 내지 제 n 게이트 라인에 인가한다.
한편, 상기 더미 스테이지(ASTn+1)는 상기 제 p 스테이지(ASTp)로부터의 제 r 스캔펄스(Voutr)에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러로부터의 한 개의 클럭펄스를 입력받아 제 n+1 스캔펄스(Voutn+1)를 상기 제 n 스테이지(ASTn)에 공급하여, 상기 제 n 스테이지(ASTn)가 디스에이블되어 제 n 게이트 라인에 상기 제 2 전압원(VSS)을 제공할 수 있도록 한다. 다시말하면, 상기 더미 스테이지(ASTn+1)는 단지 상기 제 n 스테이지(ASTn)가 제 2 전압원(VSS)을 출력할 수 있도록 상기 제 n+1 스캔펄스(Voutn+1)를 제공할 뿐, 상기 제 n+1 스캔펄스(Voutn+1)를 게이트 라인에는 공급하지 않는다. 따라서, 상기 더미 스테이지(ASTn+1)를 포함 한 전체 스테이지의 수는 상기 게이트 라인의 수보다 항상 1개가 더 많게 된다.
상기 스테이지들(AST1 내지 ASTn+1) 중 제 1 스테이지(AST1)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 즉, 상기 스타트 펄스(SP)는 상기 제 1 클럭펄스(CLK1)보다 한 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉, 매 프레임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK4)들이 차례로 서로 한 펄스폭 만큼씩 위상지연되어 출력되며, 순환하면서 출력된다.
이하 게이트 신호가 비순차적으로 출력되는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 15 는 게이트 신호가 비순차적으로 출력되는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다. 상기 쉬프트 레지스터에는 도 14 에 나타낸 클럭신호가 인가된다. 또한, 본 발명의 제 3 실시예 내지 제 7 실시예에 따른 액정표시장치에 대하여 적용 가능하다.
게이트 신호가 비순차적으로 출력되는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 동작방법을 상세히 설명하면 다음과 같다.
먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스테이지(AST1)에 인가되면, 상기 제 1 스테이지(AST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 1 스테이지(AST1)는 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 3 스테이지(AST3)에 함께 공급한다. 그러면, 상기 제 3 스테이지(AST3)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 3 스테이지(AST3)는 상기 타이밍 콘트롤러로부터의 제 2 클럭펄스(CLK2)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(AST4) 및 상기 제 1 스테이지(AST1)에 함께 공급한다. 그러면, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 4 스테이지(AST4)는 인에이블되고, 또한, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 1 스테이지(AST1)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 4 스테이지(AST4)는 상기 타이밍 콘트롤러로부터의 제 3 클럭펄스(CLK3)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 4 게이트 라인, 제 2 스테이지(AST2) 및 상기 제 3 스테이지(AST3)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(AST2)는 인에이블되고, 또한, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 3 스테이지(AST3)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 3 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 2 스테이지(AST2)는 상기 타이밍 콘트롤러로부터의 제 4 클럭펄스(CLK4)를 입력받아 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 2 게이트 라인, 제 6 스테이지(AST6) 및 상기 제 4 스테이지(AST4)에 함께 공급한 다. 그러면, 상기 제 4 스캔펄스(Vout4)에 응답하여 상기 제 6 스테이지(AST6)는 인에이블되고, 또한, 상기 제 4 스캔펄스(Vout4)에 응답하여 상기 제 4 스테이지(AST4)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 4 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 6 스테이지(AST6)는 상기 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 5 스캔펄스(Vout5)를 출력하고, 이를 제 6 게이트 라인, 제 8 스테이지(AST8) 및 상기 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 5 스캔펄스(Vout3)에 응답하여 상기 제 8 스테이지(AST8)는 인에이블되고, 또한, 상기 제 5 스캔펄스(Vout5)에 응답하여 상기 제 2 스테이지(AST2)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 8 스테이지(AST8)는 상기 타이밍 콘트롤러로부터의 제 2 클럭펄스(CLK2)를 입력받아 제 6 스캔펄스(Vout6)를 출력하고, 이를 제 8 게이트 라인, 제 7 스테이지(AST7) 및 상기 제 6 스테이지(AST6)에 함께 공급한다. 그러면, 상기 제 6 스캔펄스(Vout6)에 응답하여 상기 제 7 스테이지(AST7)는 인에이블되고, 또한, 상기 제 6 스캔펄스(Vout6)에 응답하여 상기 제 6 스테이지(AST6)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 6 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 7 스테이지(AST7)는 상기 타이밍 콘트롤러로부터의 제 3 클럭펄스(CLK3)를 입력받아 제 7 스캔펄스(Vout7)를 출력하고, 이를 제 7 게이트 라인, 제 5 스테이지(AST5) 및 상기 제 8 스테이지(AST8)에 함께 공급한다. 그러면, 상기 제 7 스캔펄스(Vout7)에 응답하여 상기 제 5 스테이지(AST5)는 인에이블되고, 또한, 상기 제 7 스캔펄스(Vout7)에 응답하여 상기 제 8 스테이지(AST8)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 8 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 5 스테이지(AST5)는 상기 타이밍 콘트롤러로부터의 제 4 클럭펄스(CLK4)를 입력받아 제 8 스캔펄스(Vout8)를 출력하고, 이를 제 5 게이트 라인, 제 9 스테이지(AST9) 및 상기 제 7 스테이지(AST7)에 함께 공급한다. 그러면, 상기 제 8 스캔펄스(Vout8)에 응답하여 상기 제 9 스테이지(AST9)는 인에이블되고, 또한, 상기 제 8 스캔펄스(Vout8)에 응답하여 상기 제 7 스테이지(AST7)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 7 게이트 라인에 공급한다.
이와 같은 방식으로, 나머지 제 9 내지 제 n 스테이지(AST4 내지 ASTn)까지 비순차적으로 제 9 내지 제 n 스캔펄스(Voutn)를 출력하여 상기 제 9 내지 제 n 게이트 라인에 인가한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 액정표시장치에는 다음과 같은 효과가 있다.
본 발명의 실시예에 따른 액정표시장치에서는 2 도트 인버젼 구동방식에 의하므로 crosstalk, 플리커 현상등의 화질불량을 제거할 수 있고, DLS(Data Line Sharing)기술을 적용함에 있어 상기 데이터 라인이 없는 두 인접 화소셀은 같은 순간에 구동되기 때문에 인접 화소셀 사이에 화소셀의 최종전압은 최종 화소 전압이 충전시키고자 하는 전압이 된다.

Claims (11)

  1. 일방향으로 배열된 제 1 및 제 2 데이터 라인과;
    상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부와;
    상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과;
    상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와;
    상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과;
    상기 제 3 게이트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과;
    상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과;
    상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀 을 포함하며;
    상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라 인에 접속되며;
    상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 1 게이트 라인에 접속되며;
    상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며;
    상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 4 게이트 라인에 접속되며;
    상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며;
    상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 5 게이트 라 인에 접속되며;
    상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며;
    상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속되며;
    상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 7 게이트 라인에 접속되며;
    상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 8 게이트 라인에 접속된 것을 특징으로 액정표시장치
  2. 일방향으로 배열된 제 1, 및 제 2 데이터 라인과;
    상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부와;
    상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과;
    상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와;
    상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과;
    상기 제 3 게이트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과;
    상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과;
    상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀을 포함하며;
    상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며;
    상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 1 게이트 라인에 접속되며;
    상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라 인에 접속되며;
    상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 4 게이트 라인에 접속되며;
    상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 5 게이트 라인에 접속되며;
    상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며;
    상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 7 게이트 라인에 접속되며;
    상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 8 게이트 라인에 접속되며;
    상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며;
    상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 7 게이트 라 인에 접속된 것을 특징으로 하는 액정표시장치
  3. 일방향으로 배열된 제 1, 및 제 2 데이터 라인과;
    상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부와;
    상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과;
    상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와;
    상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과;
    상기 제 3 게이트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과;
    상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과;
    상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀을 포함하며;
    상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며;
    상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며;
    상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며;
    상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며;
    상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며;
    상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며;
    상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며;
    상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속되며;
    상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며;
    상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속된 것을 특징으로 하는 액정표시장치.
  4. 삭제
  5. 일방향으로 배열된 제 1, 및 제 2 데이터 라인과;
    상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부와;
    상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과;
    상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와;
    상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과;
    상기 제 3 게이트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과;
    상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과;
    상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀을 포함하며;
    상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며;
    상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 1 게이트 라인에 접속되며;
    상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며;
    상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 4 게이트 라인에 접속되며;
    상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 5 게이트 라인에 접속되며;
    상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며;
    상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 7 게이트 라인에 접속되며;
    상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 8 게이트 라인에 접속되며;
    상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며;
    상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속되며,
    상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제5 게이트 라인, 상기 제7 게이트 라인, 상기 제8 게이트 라인 및 제6 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되거나,
    상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제6 게이트 라인, 상기 제8 게이트 라인, 상기 제7 게이트 라인 및 제5 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되는 것을 특징으로 하는 액정표시장치.
  6. 일방향으로 배열된 제 1, 및 제 2 데이터 라인과;
    상기 데이터 라인에 제 1 극성 데이터 신호와 제 2 극성 데이터 신호를 두 기간씩 번갈아 공급하는 데이터 구동부와;
    상기 데이터 라인에 교차하도록 배열된 제 1 내지 제 8 게이트 라인과;
    상기 제 1 내지 제 8 게이트 라인을 차례로 구동하는 게이트 구동부와;
    상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치하며, 상기 제 1 게이트 라인을 따라 차례로 배열된 제 1 화소셀, 제 2 화소셀, 제 3 화소셀 및 제 4 화소셀과;
    상기 제 3 게이트 라인과 상기 제 4 게이트 라인 사이에 위치하며, 상기 제 3 게이트 라인을 따라 차례로 배열된 제 5 화소셀, 제 6 화소셀, 제 7 화소셀 및 제 8 화소셀과;
    상기 제 5 게이트 라인과 상기 제 6 게이트 라인 사이에 위치하며, 상기 제 5 게이트 라인을 따라 차례로 배열된 제 9 화소셀, 제 10 화소셀, 제 11 화소셀 및 제 12 화소셀과;
    상기 제 7 게이트 라인과 상기 제 8 게이트 라인 사이에 위치하며, 상기 제 7 게이트 라인을 따라 차례로 배열된 제 13 화소셀, 제 14 화소셀, 제 15 화소셀 및 제 16 화소셀을 포함하며;
    상기 제 1 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 1 게이트 라인에 접속되며;
    상기 제 2 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 3 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 2 게이트 라인에 접속되며;
    상기 제 4 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 1 게이트 라인에 접속되며;
    상기 제 5 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 6 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 4 게이트 라인에 접속되며;
    상기 제 7 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 4 게이트 라인에 접속되며;
    상기 제 8 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 3 게이트 라인에 접속되며;
    상기 제 9 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 10 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 5 게이트 라인에 접속되며;
    상기 제 11 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 5 게이트 라인에 접속되며;
    상기 제 12 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 6 게이트 라인에 접속되며;
    상기 제 13 화소셀은 상기 제 1 데이터 라인의 일측 및 상기 제 8 게이트 라인에 접속되며;
    상기 제 14 화소셀은 상기 제 1 데이터 라인의 타측 및 상기 제 7 게이트 라인에 접속되며;
    상기 제 15 화소셀은 상기 제 2 데이터 라인의 일측 및 상기 제 7 게이트 라인에 접속되며;
    상기 제 16 화소셀은 상기 제 2 데이터 라인의 타측 및 상기 제 8 게이트 라인에 접속되며,
    상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제5 게이트 라인, 상기 제7 게이트 라인, 상기 제8 게이트 라인 및 제6 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되거나,
    상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제6 게이트 라인, 상기 제8 게이트 라인, 상기 제7 게이트 라인 및 제5 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되는 것을 특징으로 하는 액정표시장치.
  7. 삭제
  8. 제1 항, 제2 항, 제3 항, 제5 항 및 제6 항 중 어느 한 항에 있어서,
    상기 제 1 내지 제 16 화소셀은 해당 게이트 라인으로부터의 게이트 신호에 따라 턴-온되어 해당 데이터 라인으로부터의 데이터 신호를 스위칭하는 박막트랜지스터; 및 상기 박막트랜지스터로부터의 데이터 신호를 공급받아 화상을 표시하기 위한 화소전극을 포함함을 특징으로 하는 액정표시장치.
  9. 제1 항, 제2 항, 제3 항, 제5 항 및 제6 항 중 어느 한 항에 있어서,
    상기 게이트 구동부는 순차적으로 상기 게이트 라인을 구동하기 위한 게이트 신호를 출력하지만, 상기 게이트 라인은 각각의 화소셀 구동순서에 맞게 비순차적으로 상기 게이트 구동부에 연결된 것을 특징으로 하는 액정표시장치.
  10. 제1 항, 제2 항, 제3 항, 제5 항 및 제6 항 중 어느 한 항에 있어서,
    상기 게이트 구동부는 각각의 화소셀 구동순서에 맞게 상기 게이트 라인을 구동하기 위한 게이트 신호를 비순차적으로 출력하는 것을 특징으로 하는 액정표시장치.
  11. 제 3 항에 있어서,
    상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제5 게이트 라인, 상기 제7 게이트 라인, 상기 제8 게이트 라인 및 제6 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되거나,
    상기 제1 게이트 라인, 상기 제3 게이트 라인, 상기 제4 게이트 라인, 상기 제2 게이트 라인, 상기 제6 게이트 라인, 상기 제8 게이트 라인, 상기 제7 게이트 라인 및 제5 게이트 라인 순으로 상기 게이트 구동부에서 출력되는 게이트 신호가 공급되는 것을 특징으로 하는 액정표시장치.
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