KR101255808B1 - semiconductor apparatus and method manufacturing thereof - Google Patents

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Abstract

본 발명에 의한 반도체 소자 제작 방법은 기판 상에 버퍼층을 형성하는 단계, 버퍼층 상에 n-타입 도펀트로 도핑된 도핑층을 형성하는 단계, 도핑층 상의 일 영역에 매립 절연층을 형성하는 단계, ELO 방식을 통하여, 도핑층 상의 나머지 영역 및 매립 절연층 상에 미도핑(undoped)층을 형성하는 단계, 도핑층의 일 영역을 제외한 나머지 영역 상에 형성된 미도핑층을 에칭하는 단계, 미도핑층의 제 1 영역 상에 절연층을 형성하는 단계, 절연층 상에 제 1 게이트를 형성하는 단계 및 미도핑층의 제 2 영역 및 제 3 영역 상의 각각에 소스 및 드레인을 형성하는 단계를 포함할 수 있다.The method of manufacturing a semiconductor device according to the present invention includes the steps of forming a buffer layer on a substrate, forming a doped layer doped with an n-type dopant on the buffer layer, forming a buried insulating layer in one region on the doped layer, and ELO. Forming an undoped layer on the remaining regions on the doped layer and the buried insulating layer, etching the undoped layer formed on the remaining regions other than one region of the doped layer, Forming an insulating layer on the first region, forming a first gate on the insulating layer, and forming a source and a drain in each of the second and third regions of the undoped layer. .

Description

반도체 소자 및 그 제작 방법{semiconductor apparatus and method manufacturing thereof}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자 및 그 제작 방법에 관한 것으로, 더욱 상세하게는 ELO(epitaxial lateral overgrowth) 방식을 이용하여 형성된 미도핑(undoped)층을 포함하는 반도체 소자 및 그 제작 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including an undoped layer formed using an epitaxial lateral overgrowth (ELO) method and a method for manufacturing the same.

III족 질화물 화합물 반도체(이하, 질화물 반도체로 명명한다)는 알루미늄계 화합물 반도체와 비교할 때, 직접 천이형 반도체이면서 밴드갭 에너지가 크다는 특징을 가진다. 상술한 바와 같은 특징으로 인하여, 질화물 반도체는 가시광선 중 단파영역의 발광하는 반도체 레이저 소자 또는, 발광 다이오드로 이용될 수 있는 재료로 각광받고 있다.A group III nitride compound semiconductor (hereinafter referred to as a nitride semiconductor) has a characteristic of being a direct transition semiconductor and having a large band gap energy as compared with an aluminum compound semiconductor. Due to the above-mentioned features, nitride semiconductors have been spotlighted as semiconductor laser devices that emit short-wave regions of visible light or materials that can be used as light emitting diodes.

다만, 질화물 반도체를 이용하는 경우에 있어, 예를 들어 GaN을 기판 상에서 성장시키는 경우에는, GaN 및 기판 간의 격자 상수의 불일치로 인하여 전위(dislocation) 등이 발생할 수 있으며, 이에 따라서 반도체의 품질 열화가 발생될 수 있다.However, in the case of using a nitride semiconductor, for example, when GaN is grown on a substrate, dislocations may occur due to a mismatch between the lattice constants between GaN and the substrate, which may result in deterioration of the quality of the semiconductor. Can be.

상술한 바와 같은 전위를 발생시키지 않게 하기 위하여, GaN층과 기판 사이에 버퍼층을 형성시키는 방법이 개시되어 있지만, 버퍼층의 단결정 상에 GaN을 에피택셜(epitaxial) 성장시키는 경우의 결함 밀도는 108cm-2 내지 109cm-2에 이르기 때문에 장시간에 걸쳐 반도체 소자의 신뢰성을 유지하기가 힘들다.A method of forming a buffer layer between a GaN layer and a substrate is disclosed in order not to generate dislocations as described above, but the defect density in the case of epitaxially growing GaN on a single crystal of the buffer layer is 10 8 cm. Since it is -2 to 10 9 cm -2 , it is difficult to maintain the reliability of the semiconductor device for a long time.

또한 상술한 바와 같은 전위를 발생시키지 않게 하기 위하여, GaN에 다른 물질이 첨가된 헤테로(hetero), 예를 들어 AlGaN/GaN를 이용하는 방법이 개시되어 있지만, 이러한 경우는 게이트 전압이 0인 경우에도 채널을 통하여 전류가 흐를 수 있는 normally-on 상태이기 때문에, 전류의 제어가 어렵다는 단점이 존재한다. 또한 GaN만을 이용할 경우에 창출되는 고유의 특성인 고온 적합성, 고주파 적합성, 고출력성 등의 특성이 열화되거나 제거될 수 있다.In addition, a method using hetero, for example AlGaN / GaN, in which another material is added to GaN is disclosed in order not to generate a potential as described above. In this case, even when the gate voltage is 0, the channel is disclosed. The disadvantage is that the current is difficult to control because it is in a normally-on state through which current can flow. In addition, properties such as high temperature suitability, high frequency suitability, and high output characteristics, which are inherent in using GaN alone, may be degraded or eliminated.

본 발명은 상술한 문제점을 해결하기 위하여 안출될 것으로, 본 발명의 목적은 ELO 방식을 통하여 형성된 GaN층을 포함하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.The present invention will be made to solve the above problems, an object of the present invention to provide a semiconductor device comprising a GaN layer formed through the ELO method and a method of manufacturing the same.

본 발명의 일 실시 예에 따른 반도체 소자는 기판, 상기 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 도핑층, 상기 도핑층의 일 영역 상에 형성된 매립 절연층, 상기 매립 절연층 상에 ELO(epitaxial lateral overgrowth) 방식을 통하여 형성된 미도핑(undoped)층, 상기 미도핑층의 제 2 영역 및 제 3 영역 상에 각각 형성된 소스 및 드레인, 상기 미도핑층의 제 1 영역 상에 형성된 절연층, 상기 절연층 상에 형성된 제 1 게이트 및 상기 도핑층의 일면에 형성된 제 2 게이트를 포함할 수 있다.In an embodiment, a semiconductor device may include a substrate, a buffer layer formed on the substrate, a doping layer formed on the buffer layer, a buried insulating layer formed on one region of the doped layer, and an ELP (epitaxial) on the buried insulating layer. an undoped layer formed through a lateral overgrowth method, a source and a drain formed on each of the second and third regions of the undoped layer, an insulation layer formed on the first region of the undoped layer, and the insulation It may include a first gate formed on the layer and a second gate formed on one surface of the doping layer.

반도체 소자의 상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며, 상기 미도핑층은 GaN층일 수 있다.The doped layer of the semiconductor device may be an n-type GaN layer doped with an n-type dopant, and the undoped layer may be a GaN layer.

본 발명의 일 실시 예에 따른 반도체 소자의 상기 제 2 게이트는, 상기 도핑층에서 상기 매립 절연층이 형성되지 않은 나머지 영역 상에 형성될 수 있다.The second gate of the semiconductor device according to an exemplary embodiment of the inventive concept may be formed on the remaining region in which the buried insulating layer is not formed in the doped layer.

본 발명의 다른 실시 예에 따른 반도체 소자는 상기 기판 및 상기 버퍼층의 일부가 백사이드 에칭(back-side etching)되어 상기 도핑층의 일 영역을 노출시키는 트렌치(trench)를 더 포함할 수 있으며, 상기 제 2 게이트는, 상기 트렌치내에서 상기 도핑층 상에 형성될 수 있다.A semiconductor device according to another embodiment of the present invention may further include a trench in which a portion of the substrate and the buffer layer are back-side etched to expose a region of the doped layer. Two gates may be formed on the doped layer in the trench.

또한 반도체 소자의 상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나일 수 있다.In addition, the substrate of the semiconductor device may be one of silicon, sapphire, SiC and GaN.

또한 반도체 소자의 상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함할 수 있다.In addition, the buffer layer of the semiconductor device may include at least one of GaN, AlGaN, InGaN.

또한 반도체 소자의 상기 매립 절연층은 SiO2 또는 HfO2일 수 있다.In addition, the buried insulating layer of the semiconductor device may be SiO 2 or HfO 2 .

또한 반도체 소자의 상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나일 수 있다.In addition, the insulating layer of the semiconductor device may be one of Al 2 O 3 , Si 3 N 4 , HfO 2 , SiO 2 .

한편 본 발명의 다른 실시 예에 따른 반도체 소자의 제작 방법은, 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 n-타입 도펀트로 도핑된 도핑층을 형성하는 단계, 상기 도핑층 상의 일 영역에 매립 절연층을 형성하는 단계, ELO 방식을 통하여, 상기 도핑층 상의 나머지 영역 및 상기 매립 절연층 상에 미도핑(undoped)층을 형성하는 단계, 상기 도핑층의 상기 일 영역을 제외한 나머지 영역 상에 형성된 미도핑층을 에칭하는 단계, 상기 미도핑층의 제 1 영역 상에 절연층을 형성하는 단계, 상기 절연층 상에 제 1 게이트를 형성하는 단계 및 상기 미도핑층의 제 2 영역 및 제 3 영역 상의 각각에 소스 및 드레인을 형성하는 단계를 포함할 수 있다.Meanwhile, a method of fabricating a semiconductor device according to another exemplary embodiment of the present disclosure may include forming a buffer layer on a substrate, forming a doped layer doped with n-type dopant on the buffer layer, and forming a doped layer on the doped layer. Forming a buried insulating layer, forming a remaining region on the doped layer and an undoped layer on the buried insulating layer through an ELO method, and forming a buried insulating layer on the remaining region except for the one region of the doped layer Etching the formed undoped layer, forming an insulating layer on the first region of the undoped layer, forming a first gate on the insulating layer, and second and third regions of the undoped layer. Forming a source and a drain in each of the regions.

반도체 소자의 제작 방법의 상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며, 상기 미도핑층은 GaN층일 수 있다.The doped layer in the method of manufacturing a semiconductor device may be an n-type GaN layer doped with an n-type dopant, and the undoped layer may be a GaN layer.

반도체 소자의 제작 방법의 상기 도핑층의 상기 일 영역을 제외한 나머지 영역 상에 형성된 미도핑층을 식각하는 단계는, RIE(reactive ion etching)을 이용하여 상기 미도핑층을 에칭할 수 있다.In the etching of the undoped layer formed on the remaining regions of the doped layer except for the one region of the method of manufacturing a semiconductor device, the undoped layer may be etched by using reactive ion etching (RIE).

본 발명의 다른 실시 예에 따른 또한 반도체 소자의 제작 방법은 상기 도핑층의 상기 절연층이 형성되지 않은 나머지 영역 상에 제 2 게이트를 형성하는 단계를 더 포함할 수 있다.According to another embodiment of the present disclosure, the method of manufacturing a semiconductor device may further include forming a second gate on the remaining region where the insulating layer of the doped layer is not formed.

본 발명의 또 다른 실시 예에 따른 반도체 소자의 제작 방법은 상기 기판 및 상기 버퍼층의 일부를 백사이드 에칭하여 트렌치를 형성하는 단계 및 상기 트렌치 내에서 상기 도핑층 상에 제 2 게이트를 형성하는 단계를 더 포함할 수 있다.In another embodiment, a method of manufacturing a semiconductor device may further include forming a trench by backside etching a portion of the substrate and the buffer layer, and forming a second gate on the doped layer in the trench. It may include.

또한 반도체 소자의 제작 방법의 상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나일 수 있다.In addition, the substrate of the semiconductor device manufacturing method may be one of silicon, sapphire, SiC and GaN.

또한 반도체 소자의 제작 방법의 상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함할 수 있다.In addition, the buffer layer of the method of manufacturing a semiconductor device may include at least one of GaN, AlGaN, InGaN.

또한 반도체 소자의 제작 방법의 상기 매립 절연층은 SiO2 또는 HfO2일 수 있다.In addition, the buried insulating layer of the method of manufacturing a semiconductor device may be SiO 2 or HfO 2 .

또한 반도체 소자의 제작 방법의 상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나일 수 있다.In addition, the insulating layer of the method of manufacturing a semiconductor device may be one of Al 2 O 3 , Si 3 N 4 , HfO 2 , SiO 2 .

본 발명의 다양한 실시 예들에 의하여, 미도핑층 내에 전위가 발생되는 것을 방지할 수 있다. 또한 미도핑층이 활성 영역(active)으로 이용되기 때문에 normally-off 상태를 유지할 수 있으며, GaN 자체를 이용할 경우에 얻을 수 있는 고온 적합성, 고주파 적합성, 고출력성 등의 특성이 창출될 수 있다. According to various embodiments of the present disclosure, dislocations may be prevented from occurring in the undoped layer. In addition, since the undoped layer is used as an active region, it can be maintained in the normally-off state, and properties such as high temperature compatibility, high frequency compatibility, and high output characteristics obtained by using GaN itself can be created.

도 1 내지 도 4는 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이다.
도 6 및 도 7은 본 발명의 또 다른 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.1 to 4 are cross-sectional views illustrating a semiconductor device in accordance with an embodiment of the present invention.
5 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.
6 and 7 are cross-sectional views illustrating a semiconductor device in accordance with still another embodiment of the present invention.

이하에서는, 첨부된 도면을 이용하여 본 발명의 바람직할 실시 예들에 대하여 더욱 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 반도체 소자 제작 과정 중 하나의 단계를 설명하기 위한 개념도이다. 본 발명에서 실시되는 반도체 소자는 MOSFET(metal oxide semiconductor field effect transistor) 등으로 구현될 수 있다. 1 is a conceptual diagram illustrating one step of a process of fabricating a semiconductor device according to an embodiment of the present disclosure. The semiconductor device according to the present invention may be implemented as a metal oxide semiconductor field effect transistor (MOSFET).

도 1에 도시된 바와 같이 기판(100)이 마련된다. 기판(100)은 실리콘, 사파이어, SiC 및 GaN 중 하나일 수 있다. As shown in FIG. 1, a substrate 100 is provided. The substrate 100 may be one of silicon, sapphire, SiC, and GaN.

기판(100)이 마련되면, 기판(100)의 전면 상에 버퍼층(200)이 형성될 수 있다. 버퍼층(200)은 기판(100) 상에 곧바로 성장할 수 없는 물질을 기판(100) 상에 배치시키기 위한 것으로, GaN, AlGaN, InGaN 및 이들의 조합으로서 구현될 수 있으며, CVD(chemical vapor deposition), MOCVD(metal organic chemical vapor deposition) 등을 통하여 형성될 수 있다.When the substrate 100 is provided, the buffer layer 200 may be formed on the entire surface of the substrate 100. The buffer layer 200 is for disposing a material on the substrate 100 that cannot be grown directly on the substrate 100. The buffer layer 200 may be implemented as GaN, AlGaN, InGaN, or a combination thereof, and may include chemical vapor deposition (CVD), It may be formed through metal organic chemical vapor deposition (MOCVD).

형성된 버퍼층(200) 상에는 SiH4 또는 SiH6와 같은 n-타입 도펀트로 도핑된 도핑층(300)이 형성될 수 있다. 도핑층(300)은 n-타입 도펀트로 도핑된 GaN층일 수 있다. 설명의 편의를 위하여, 본 실시 예에서는 도핑층(300)으로 n-타입 도펀트로 도핑된 GaN층인 실시 예에 대하여 설명한다. 이 단계에서는 우선 GaN층이 형성되며, GaN층의 전면에 n-타입 도펀트를 주입한다. n-타입 도펀트는 상술한 바와 같이 SiH4 또는 SiH6일 수 있으며, 이온주입법 등과 같은 당업자에게 잘 알려진 주입 방법에 의하여 수행될 수 있다. 상술한 도펀트의 종류 및 주입 방법은 단지 예시적인 것이며, 도펀트의 종류 및 주입 방법에는 제한이 없다. The doped layer 300 doped with an n-type dopant such as SiH 4 or SiH 6 may be formed on the formed buffer layer 200. The doped layer 300 may be a GaN layer doped with an n-type dopant. For convenience of description, the present embodiment will be described with reference to an embodiment in which the doped layer 300 is a GaN layer doped with an n-type dopant. In this step, a GaN layer is first formed, and an n-type dopant is implanted into the entire GaN layer. The n-type dopant may be SiH 4 or SiH 6 as described above, and may be performed by an implantation method well known to those skilled in the art, such as ion implantation. The type and injection method of the above-described dopant are merely exemplary, and there is no limitation on the type and injection method of the dopant.

도핑층(300) 상에는 매립 절연층(400)이 형성될 수 있다. 매립 절연층(400)은 SiO2 또는 HfO2 일 수 있다. 본 발명의 일 실시 예에 따른 반도체 소자 제작 방법은 도핑층(300) 상에 매립 절연층(400)을 형성시킨 후, 형성된 매립 절연층(400) 상에 포토 레지스트막을 형성시킬 수 있다. 형성된 포토 레지스트막의 일 영역에 대응하는 부분 상에 마스크를 형성시킨 후, 노광시킨다. 노광에 의하여 매립 절연층(400)의 일 영역 외의 나머지 부분이 노출되면, 노출된 매립 절연층(400)을 습식 에칭 또는 건식 에칭을 통하여 에칭한다. A buried insulating layer 400 may be formed on the doped layer 300. The buried insulation layer 400 may be SiO 2 or HfO 2 . In the method of fabricating a semiconductor device according to an embodiment of the present disclosure, after the buried insulating layer 400 is formed on the doped layer 300, a photoresist film may be formed on the formed buried insulating layer 400. After forming a mask on the part corresponding to one area | region of the formed photoresist film, it exposes. When the remaining portion other than one region of the buried insulating layer 400 is exposed by exposure, the exposed buried insulating layer 400 is etched through wet etching or dry etching.

에칭 작업이 수행되면, 포토 레지스트막을 스트리핑할 수 있다.When the etching operation is performed, the photoresist film may be stripped.

포토 레지스트막이 스트리핑되면, 도 1에 도시된 것과 같은 도핑층(300)의 일 영역 상에, 매립 절연층(400)이 형성된다.When the photoresist film is stripped, a buried insulating layer 400 is formed on one region of the doped layer 300 as shown in FIG. 1.

도 2는 본 발명의 일 실시 예에 따른 ELO 방식을 이용하여, 미도핑층(500)을 형성시키는 것을 설명하기 위한 개념도이다. 미도핑층(500)은 도핑되지 않은 GaN층일 수 있다. 여기에서는 설명의 편의를 위하여, 미도핑층(500)이 도핑되지 않은 GaN층인 실시 예에 대하여 설명하도록 한다.2 is a conceptual diagram illustrating the formation of the undoped layer 500 using the ELO method according to an embodiment of the present invention. The undoped layer 500 may be an undoped GaN layer. For convenience of description, an embodiment in which the undoped layer 500 is an undoped GaN layer will be described.

매립 절연층(400) 상에서는 GaN이 직접적으로 성장할 수 없다. 이러한 이유로, GaN은 도핑층(300)의 일 영역을 제외한 나머지 영역 상으로부터 성장한다. GaN은 MOCVD(metal organic chemical vapor deposition) 또는 MBE(molecular beam epitaxy) 과정 등을 통하여 성장할 수 있다. GaN may not be directly grown on the buried insulating layer 400. For this reason, GaN grows on the remaining regions except for one region of the doped layer 300. GaN may be grown through a metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE) process.

GaN은 우선 n-타입 GaN(300)으로부터 도 2에 도시된 a방향으로 성장한다. 성장하는 GaN이 매립 절연층(400)의 상부 표면의 높이까지 성장하면, GaN은 도 2에 도시된 b방향으로 성장할 수 있다. 이러한 방식을 ELO 방식이라 하며, b방향으로의 성장 속도가 a방향으로의 성장 속도보다 빠르다는 사실에 기초한다. 특히 ELO 방식에 의하여 가로 방향(b 방향)으로 성장하는 경우에는, 수직 방향(a 방향)으로 성장하는 경우와는 달리 전위가 발생하지 않는다. GaN first grows from the n-type GaN 300 in the a direction shown in FIG. When the growing GaN grows to the height of the upper surface of the buried insulating layer 400, the GaN may grow in the b direction shown in FIG. 2. This method is called an ELO method and is based on the fact that the growth rate in the b direction is faster than the growth rate in the a direction. In particular, when growing in the lateral direction (b direction) by the ELO method, dislocations do not occur unlike growth in the vertical direction (a direction).

ELO 방식에 의하여 형성된 미도핑층(500)은, 도핑층(300)과 접하는 부분에서는 전위를 포함할 수 있지만, 매립 절연층(400)과 접하는 부분에서는 전위를 포함하지 않는다. 이에 매립 절연층(400)에 접하는 부분 상의 미도핑층(500)을 이용함으로써 전위가 발생하지 않은 반도체 소자 구조를 형성시킬 수 있다. 또한, 도핑되지 않은 GaN을 이용함에 따라서, 게이트에 OV의 전압이 걸린 경우에도 채널을 통하여 전류가 흐르지 않는 normally-off인 상태가 유지될 수 있다.The undoped layer 500 formed by the ELO method may include a potential at a portion in contact with the doped layer 300, but does not include a potential at a portion in contact with the buried insulating layer 400. Accordingly, by using the undoped layer 500 on the portion in contact with the buried insulating layer 400, a semiconductor device structure in which a potential is not generated may be formed. In addition, by using undoped GaN, a state in which a current does not flow through the channel may be maintained even when the gate has a voltage of OV.

도 3은 본 발명의 일 실시 예에 따른, 매립 절연층(400)에 접하는 부분 상의 미도핑층(500)만을 형성시키는 것을 설명하기 위한 개념도이다.FIG. 3 is a conceptual diagram for describing forming only the undoped layer 500 on a portion in contact with the buried insulating layer 400 according to an exemplary embodiment.

에칭용 가스를 플라즈마 상태로 이용하여 에칭하는 RIE(reactive ion etching) 방식을 이용하여 매립 절연층(400) 상의 미도핑층(500)만을 남기도록 에칭될 수 있다. 에칭 작업 후에 남겨진 미도핑층(500)이 활성(active) 영역으로 특정된다.The etching may be performed to leave only the undoped layer 500 on the buried insulating layer 400 using a reactive ion etching (RIE) method in which the etching gas is etched using a plasma state. The undoped layer 500 left after the etching operation is specified as an active region.

도 4는 본 발명의 일 실시 예에 따른, 미도핑층(500) 상에 소자들이 형성된 것을 설명하기 위한 개념도이다.4 is a conceptual view illustrating elements formed on the undoped layer 500 according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 미도핑층(500)의 제 2 영역 및 제 3 영역 상에 소스 및 드레인(600)이 형성될 수 있으며, 제 1 영역 상에 절연층(700) 및 게이트(800)가 형성될 수 있다. As shown in FIG. 4, a source and a drain 600 may be formed on the second region and the third region of the undoped layer 500, and the insulating layer 700 and the gate 800 may be formed on the first region. ) May be formed.

본 발명의 일 실시 예에 따른 게이트/소스/드레인의 형성은 리프트-오프(lift-off) 공정을 통하여 수행될 수 있다. 미도핑층(500)의 제 2 영역 및 제 3 영역에 도펀트를 주입하여, 소스 및 드레인 영역을 형성시킬 수 있다. 이 후, 미도핑층(500) 전면에 제 1 레지스트막(미도시)을 형성하며, 건식 에칭을 통하여, 미도핑층(500)의 제 3 영역에 대응하는 제 1 레지스트막의 부분을 에칭한다. The formation of the gate / source / drain according to an embodiment of the present invention may be performed through a lift-off process. Dopants may be injected into the second and third regions of the undoped layer 500 to form source and drain regions. Thereafter, a first resist film (not shown) is formed on the entire surface of the undoped layer 500, and a portion of the first resist film corresponding to the third region of the undoped layer 500 is etched through dry etching.

패터닝된 제 1 레지스트막의 전면에 차례로, 절연층(700) 및 게이트(800)가 형성되며, 리프트 오프 방법으로, 제 1 레지스트막 및 제 1 레지스트막 상에 존재하는 절연층 및 게이트의 부분을 함께 제거한다. 이 후, 반도체 소자 전면에, 미도핑층(500)의 제 2 영역, 제 3 영역을 제외한 부분에 패터닝을 통하여 제 2 레지스트막을 형성시킨다. 제 2 레지스트막의 전면에 소스 및 드레인(600)을 형성시킨 후, 상술한 바와 같이 리프트 오프를 통하여 다시 제 2 레지스트막을 포함한 제 2 레지스트막 상의 물질을 제거함으로써, 도 4에 도시된 반도체 소자가 완성될 수 있다.An insulating layer 700 and a gate 800 are sequentially formed on the entire surface of the patterned first resist film, and in a lift-off method, portions of the insulating layer and the gate existing on the first resist film and the first resist film are together. Remove Thereafter, a second resist film is formed on the entire surface of the semiconductor device by patterning the portions except the second region and the third region of the undoped layer 500. After the source and drain 600 are formed on the entire surface of the second resist film, the material on the second resist film including the second resist film is removed again through lift-off as described above, thereby completing the semiconductor device shown in FIG. 4. Can be.

도 5는 본 발명의 일 실시 예에 따른 제 1 게이트(800) 외의 제 2 게이트(900)를 형성하는 것을 설명하기 위한 개념도이다.FIG. 5 is a conceptual diagram illustrating the formation of a second gate 900 other than the first gate 800 according to an exemplary embodiment.

도 5에 도시된 바와 같이, 반도체 소자는 도핑층(300)의 미도핑(400)층이 형성되지 않은 나머지 영역 상에 제 2 게이트(900)를 포함할 수 있다.As illustrated in FIG. 5, the semiconductor device may include a second gate 900 on the remaining region where the undoped 400 layer of the doped layer 300 is not formed.

제 2 게이트(900)는 제 1 게이트(800)가 형성될 때 함께 생성될 수도 있으며, 제 1 게이트(800)가 형성된 이후 또는 이전에 형성될 수도 있다.The second gate 900 may be generated together when the first gate 800 is formed, or may be formed after or before the first gate 800 is formed.

제 2 게이트(900)가 형성됨에 따라서, 반도체 소자는 각각의 게이트에 해당하는 두 개의 상이한 채널을 가질 수 있게 된다.As the second gate 900 is formed, the semiconductor device may have two different channels corresponding to each gate.

도 6 및 도 7은 본 발명의 일 실시 예에 따른 제 1 게이트(800) 외의 제 2 게이트(900)를 형성하는 것을 설명하기 위한 개념도이다.6 and 7 are conceptual views illustrating the formation of a second gate 900 other than the first gate 800 according to an exemplary embodiment.

도 6에 도시된 바와 같이, 기판(100) 및 버퍼층(200)은 건식 또는 습식 에칭에 의하여 도핑층(300)이 노출될 때까지 리세스(recess)되어 트렌치(1000)를 형성할 수 있다. As illustrated in FIG. 6, the substrate 100 and the buffer layer 200 may be recessed until the doped layer 300 is exposed by dry or wet etching to form the trench 1000.

도 7에 도시된 바와 같이, 제 2 게이트(900)는 형성된 트렌치(1000)의 기저, 즉 노출된 도핑층(300)의 후면 상에 형성될 수 있다. As shown in FIG. 7, the second gate 900 may be formed on the base of the formed trench 1000, that is, on the rear surface of the exposed doped layer 300.

채널은 소스 및 드레인 사이에 절연층으로 격리된 게이트가 형성된 경우에 생성되므로, 도 5 또는 도 7의 반도체 소자는 2 개의 채널을 가질 수 있다. 제 2 게이트(900)가 형성됨에 따라서, 반도체 소자는 각각의 게이트에 해당하는 두 개의 상이한 채널을 가질 수 있다.Since the channel is generated when a gate isolated with an insulating layer is formed between the source and the drain, the semiconductor device of FIG. 5 or 7 may have two channels. As the second gate 900 is formed, the semiconductor device may have two different channels corresponding to each gate.

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It goes without saying that the example can be variously changed. Therefore, various modifications may be made without departing from the spirit of the invention as claimed in the claims, and such modifications should not be individually understood from the technical spirit or outlook of the invention.

100 : 기판 200 : 버퍼층
300 : 도핑층 400 : 매립 절연층
500 : 미도핑층 600 : 소스 및 드레인 영역
700 : 절연층 800 : 제 1 게이트
900 : 제 2 게이트 1000 : 트렌치100 substrate 200 buffer layer
300: doping layer 400: buried insulation layer
500: undoped layer 600: source and drain regions
700: insulating layer 800: first gate
900: second gate 1000: trench

Claims (17)

기판;
상기 기판 상에 형성된 버퍼층;
상기 버퍼층 상에 형성된 도핑층;
상기 도핑층의 가장자리 영역을 노출시켜 형성된 매립 절연층;
상기 매립 절연층 상에서 상기 기판의 상측면과 수직한 방향으로의 성장 속도를 상기 상측면과 수평한 방향으로의 성장 속도보다 빠르게 하여 성장하는 ELO(epitaxial lateral overgrowth) 방식을 통하여 형성된 미도핑(undoped)층;
상기 미도핑층의 제 2 영역 및 제 3 영역 상에 각각 형성된 소스 및 드레인;
상기 미도핑층의 제 1 영역 상에 형성된 절연층;
상기 절연층 상에 형성된 제 1 게이트; 및
상기 도핑층의 일면에 형성된 제 2 게이트;를 포함하되,
상기 매립 절연층은 상기 미도핑층이 상기 ELO 방식에 의해 성장될 때 상기 노출시킨 가장자리 영역을 통해 상기 매립 절연층이 내부에 포함되도록 하여 상기 도핑층에 접촉함으로써 형성되며,
상기 미도핑층은 상기 가장자리 영역을 통해 상기 도핑층에 접촉한 상기 미도핑층이 제거되어 형성되는 것을 특징으로 하는 반도체 소자.Board;
A buffer layer formed on the substrate;
A doping layer formed on the buffer layer;
A buried insulating layer formed by exposing an edge region of the doped layer;
Undoped formed through the epitaxial lateral overgrowth (ELO) method, wherein the growth rate in the direction perpendicular to the upper surface of the substrate is faster than the growth rate in the direction perpendicular to the upper surface on the buried insulating layer. layer;
Source and drain formed on the second and third regions of the undoped layer, respectively;
An insulating layer formed on the first region of the undoped layer;
A first gate formed on the insulating layer; And
And a second gate formed on one surface of the doping layer.
The buried insulating layer is formed by contacting the doped layer so that the buried insulating layer is included therein through the exposed edge region when the undoped layer is grown by the ELO method,
The undoped layer is formed by removing the undoped layer in contact with the doped layer through the edge region. 제 1 항에 있어서,
상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며,
상기 미도핑층은 GaN층인 반도체 소자.The method of claim 1,
The doped layer is an n-type GaN layer doped with an n-type dopant,
The undoped layer is a GaN layer. 제 1 항에 있어서,
상기 제 2 게이트는, 상기 도핑층에서의 상기 매립 절연층이 형성되지 않은 나머지 영역 상에 형성된 것을 특징으로 하는 반도체 소자.The method of claim 1,
And the second gate is formed on a remaining region in which the buried insulating layer is not formed in the doped layer. 제 1 항에 있어서,
상기 기판 및 상기 버퍼층의 일부가 백사이드 에칭(back-side etching)되어 상기 도핑층의 일 영역을 노출시키는 트렌치(trench);를 더 포함하며,
상기 제 2 게이트는, 상기 트렌치내에서 상기 도핑층 상에 형성된 것을 특징으로 하는 반도체 소자.The method of claim 1,
A portion of the substrate and the buffer layer is back-side etched to expose a region of the doped layer;
And the second gate is formed on the doped layer in the trench. 제 1 항에 있어서,
상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나인 것을 특징으로 하는 반도체 소자.The method of claim 1,
The substrate is a semiconductor device, characterized in that one of silicon, sapphire, SiC and GaN. 제 1 항에 있어서,
상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 1,
The buffer layer comprises at least one of GaN, AlGaN, InGaN. 제 1 항에 있어서,
상기 매립 절연층은 SiO2 또는 HfO2인 것을 특징으로 하는 반도체 소자.The method of claim 1,
The buried insulating layer is a semiconductor device, characterized in that SiO 2 or HfO 2 . 제 1 항에 있어서,
상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나인 것을 특징으로 하는 반도체 소자.The method of claim 1,
The insulating layer is a semiconductor device, characterized in that one of Al 2 O 3 , Si 3 N 4 , HfO 2 , SiO 2 . 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 n-타입 도펀트로 도핑된 도핑층을 형성하는 단계;
상기 도핑층의 가장자리 영역을 노출시켜 매립 절연층을 형성하는 단계;
상기 매립 절연층 상에서 상기 기판의 상측면과 수직한 방향으로의 성장 속도를 상기 상측면과 수평한 방향으로의 성장 속도보다 빠르게 하여 성장하는 ELO 방식을 통하여, 상기 도핑층 상의 상기 가장자리 영역 및 상기 매립 절연층 상에 미도핑(undoped)층을 형성하는 단계;
상기 도핑층의 상기 가장자리 영역 상에 형성된 미도핑층을 에칭하는 단계;
상기 미도핑층의 제 1 영역 상에 절연층을 형성하는 단계;
상기 절연층 상에 제 1 게이트를 형성하는 단계; 및
상기 미도핑층의 제 2 영역 및 제 3 영역 상의 각각에 소스 및 드레인을 형성하는 단계;를 포함하되,
상기 매립 절연층은 상기 미도핑층이 상기 ELO 방식에 의해 성장될 때 상기 노출시킨 가장자리 영역을 통해 상기 매립 절연층이 내부에 포함되도록 하여 상기 도핑층에 접촉함으로써 형성되는 것을 특징으로 하는 반도체 소자 제작 방법.Forming a buffer layer on the substrate;
Forming a doped layer doped with an n-type dopant on the buffer layer;
Exposing an edge region of the doped layer to form a buried insulation layer;
The edge region and the buried layer on the doped layer through the ELO method, wherein the growth rate in the direction perpendicular to the upper surface of the substrate is faster than the growth rate in the direction parallel to the upper surface on the buried insulating layer. Forming an undoped layer on the insulating layer;
Etching the undoped layer formed on the edge region of the doped layer;
Forming an insulating layer on the first region of the undoped layer;
Forming a first gate on the insulating layer; And
Forming a source and a drain in each of the second region and the third region of the undoped layer;
The buried insulating layer is formed by contacting the doped layer by including the buried insulating layer therein through the exposed edge region when the undoped layer is grown by the ELO method. Way. 제 9 항에 있어서,
상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며,
상기 미도핑층은 GaN층인 반도체 소자 제작 방법.The method of claim 9,
The doped layer is an n-type GaN layer doped with an n-type dopant,
The undoped layer is a GaN layer semiconductor device manufacturing method. 제 9 항에 있어서,
상기 도핑층의 상기 가장자리 영역 상에 형성된 미도핑층을 에칭하는 단계는,
RIE(reactive ion etching)을 이용하여 상기 미도핑층을 에칭하는 것을 특징으로 하는 반도체 소자 제작 방법.The method of claim 9,
Etching the undoped layer formed on the edge region of the doped layer,
A method of fabricating a semiconductor device, comprising etching the undoped layer by using reactive ion etching (RIE). 제 9 항에 있어서,
상기 도핑층의 상기 절연층이 형성되지 않은 나머지 영역 상에 제 2 게이트를 형성하는 단계;를 더 포함하는 반도체 소자 제작 방법.The method of claim 9,
And forming a second gate on the remaining region where the insulating layer of the doped layer is not formed. 제 9 항에 있어서,
상기 기판 및 상기 버퍼층의 일부를 백사이드 에칭하여 트렌치를 형성하는 단계; 및
상기 트렌치 내에서 상기 도핑층 상에 제 2 게이트를 형성하는 단계;를 더 포함하는 반도체 소자 제작 방법.The method of claim 9,
Backside etching the substrate and a portion of the buffer layer to form a trench; And
And forming a second gate on the doped layer in the trench. 제 9 항에 있어서,
상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나인 것을 특징으로 하는 반도체 소자 제작 방법.The method of claim 9,
The substrate is a semiconductor device manufacturing method, characterized in that one of silicon, sapphire, SiC and GaN. 제 9 항에 있어서,
상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제작 방법.The method of claim 9,
The buffer layer comprises at least one of GaN, AlGaN, InGaN manufacturing method of a semiconductor device. 제 9 항에 있어서,
상기 매립 절연층은 SiO2 또는 HfO2인 것을 특징으로 하는 반도체 소자 제작 방법.The method of claim 9,
The buried insulating layer is a semiconductor device manufacturing method, characterized in that SiO 2 or HfO 2 . 제 9 항에 있어서,
상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나인 것을 특징으로 하는 반도체 소자 제작 방법.The method of claim 9,
The insulating layer is a semiconductor device manufacturing method, characterized in that one of Al 2 O 3 , Si 3 N 4 , HfO 2 , SiO 2 .
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