KR101250851B1 - Contact process method for 3d stacked memory array - Google Patents

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Abstract

본 발명은 3차원 적층형 메모리 어레이에서 적층되는 층 수의 증가와 무관하게 계단형 컨택을 한번에 형성할 수 있는 3차원 적층형 메모리 어레이의 컨택 형성 방법이 제공된다.The present invention provides a method for forming a contact of a three-dimensional stacked memory array capable of forming stepped contacts at one time regardless of an increase in the number of layers stacked in the three-dimensional stacked memory array.

Description

3차원 적층형 메모리 어레이의 컨택 형성 방법{CONTACT PROCESS METHOD FOR 3D STACKED MEMORY ARRAY}CONTACT PROCESS METHOD FOR 3D STACKED MEMORY ARRAY}

본 발명은 메모리 어레이의 제조방법에 관한 것으로, 더욱 상세하게는 3차원 적층형 메모리 어레이의 컨택 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a memory array, and more particularly, to a method of forming a contact of a three-dimensional stacked memory array.

고집적의 대용량 저장 소자로서 플래시 메모리의 활용도가 높아지는 반면에, 평면 구조에서 20nm 이하로는 포토-리쏘그래피(photo-lithography) 기술의 한계로 집적도 향상이 어려워짐에 따라 3차원 적층형 플래시 메모리 어레이가 다양하게 고안되고 있다.While the utilization of flash memory as a high-density mass storage device is increasing, the three-dimensional stacked flash memory array is diversified as the integration is difficult to improve due to the limitation of photo-lithography technology below 20 nm in a planar structure. It is designed to be.

이러한 3차원 적층형 플래시 메모리 어레이 구조에서는, 도 1과 같이, 각 층의 전기적 신호를 주기 위한 계단형 컨택(stair-like contact) 부위(100)와 상기 부위에 연결되는 계단형 컨택 플러그(110) 형성 공정이 필수적으로 요구된다.In such a three-dimensional stacked flash memory array structure, as shown in FIG. 1, a stair-like contact portion 100 for providing an electrical signal of each layer and a stepped contact plug 110 connected to the portion are formed. The process is essential.

그런데, 상기 계단형 컨택 플러그 형성 공정은 각 층의 컨택 깊이가 다르기 때문에 N층의 컨택 플러그를 형성하기 위해서는 N번의 포토-리쏘그래피 공정과 N번의 식각 공정을 반복 수행해야 하므로, 층수가 증가할수록 공정 비용(cost)도 증가하게 되는 문제점이 제기되어 왔다. 특히, 3차원 적층형 낸드 플래시 메모리 어레이 구조에서 8층, 16층, 32층 등 적층의 수가 기하급수적으로 증가하게 되면 이러한 문제점은 더욱 분명해 진다.However, in the stepped contact plug forming process, since the contact depths of the layers are different, N photo-lithography processes and N etching processes must be repeatedly performed to form N-layer contact plugs. There has been a problem of increasing costs. In particular, in the three-dimensional stacked NAND flash memory array structure, such a problem becomes more apparent when the number of stacked layers such as 8 layers, 16 layers, and 32 layers increases exponentially.

따라서, 3차원 적층형 낸드 플래시 메모리 어레이와 같이 3차원 적층형 메모리 어레이에서 계단형 컨택 플러그 형성 공정의 개선은 계속 요구되어 왔다.Thus, there has been a continuing need for improvements in the stepped contact plug formation process in three-dimensional stacked memory arrays, such as three-dimensional stacked NAND flash memory arrays.

본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 3차원 적층형 메모리 어레이에서 층 수의 증가와 무관하게 계단형 컨택을 한 번에 형성할 수 있는 3차원 적층형 메모리 어레이의 컨택 형성 방법을 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the problems of the prior art, and a contact forming method of a three-dimensional stacked memory array capable of forming a stepped contact at a time regardless of an increase in the number of layers in the three-dimensional stacked memory array. Its purpose is to provide.

상기 목적을 달성하기 위하여 본 발명에 의한 3차원 적층형 메모리 어레이의 컨택 형성 방법은 기판 상에 일정한 수직 거리 d로 이격되며 적어도 일 단부가 순차적으로 드러나도록 계단형 돌출부를 갖는 복수개의 반도체층 사이를 제 1 층간 절연막으로 채우고 평탄화시키는 제 1 단계; 상기 제 1 층간 절연막 상에 제 1 하드 마스크 물질층을 형성하는 제 2 단계; 상기 제 1 하드 마스크 물질층을 식각하여 상기 계단형 돌출부 상에 상기 수직 거리와 동일한 수평 간격 d로 상기 반도체층의 수만큼 복수개의 컨택 홀 패턴을 형성하는 제 3 단계; 상기 기판 전면에 제 2 층간 절연막으로 상기 복수개의 컨택 홀 패턴을 채우며 증착하여 상기 제 1 하드 마스크 물질층 상에 일정 두께로 남아 있도록 하는 제 4 단계; 상기 제 1 하드 마스크 물질층 상에 남아 있는 상기 제 2 층간 절연막을 식각하여 상기 복수개의 반도체층 상에만 남아 있도록 제 2 층간 절연막 패턴을 형성하는 제 5 단계; 상기 기판 전면에 제 2 하드 마스크 물질층을 증착한 후 일측에 상기 제 2 층간 절연막 패턴이 드러나도록 식각하는 제 6 단계; 상기 제 1, 2 하드 마스크 물질층을 이용하여 드러난 상기 제 2 층간 절연막 패턴을 따라 상기 제 2 층간 절연막을 등방성으로 식각하여 상기 복수개의 컨택 홀 패턴이 상기 수평 간격 d 만큼 식각 깊이에 차이를 내며 드러나도록 하는 제 7 단계; 상기 제 2 하드 마스크 물질층을 식각하여 상기 복수개의 컨택 홀 패턴이 노출되도록 하는 제 8 단계; 상기 제 1 하드 마스크 물질층을 이용하여 상기 제 1, 2 층간 절연막을 비등방성으로 식각하여 상기 복수개의 반도체층의 계단형 돌출부가 드러나도록 복수개의 컨택 홀을 형성하는 제 9 단계; 및 상기 기판 전면에 도전성 물질로 상기 복수개의 컨택 홀을 채워 복수개의 택 플러그를 한번에 형성하는 제 10 단계를 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a method of forming a contact of a three-dimensional stacked memory array according to the present invention is provided between a plurality of semiconductor layers having a stepped protrusion so that at least one end thereof is sequentially spaced at a constant vertical distance d on a substrate. A first step of filling and planarizing with an interlayer insulating film; Forming a first hard mask material layer on the first interlayer insulating film; Etching the first hard mask material layer to form a plurality of contact hole patterns on the stepped protrusion by the number of the semiconductor layers at a horizontal distance d equal to the vertical distance; A fourth step of depositing the plurality of contact hole patterns by filling a plurality of contact hole patterns on the entire surface of the substrate so as to remain at a predetermined thickness on the first hard mask material layer; Etching the second interlayer insulating film remaining on the first hard mask material layer to form a second interlayer insulating film pattern so as to remain only on the plurality of semiconductor layers; A sixth step of depositing a second hard mask material layer on the entire surface of the substrate and etching the second interlayer insulating layer pattern on one side thereof; The second interlayer insulating layer isotropically etched along the second interlayer insulating layer pattern exposed using the first and second hard mask material layers, so that the plurality of contact hole patterns are exposed at different etching depths by the horizontal interval d. 7th step to make; An eighth step of etching the second hard mask material layer to expose the plurality of contact hole patterns; A ninth step of anisotropically etching the first and second interlayer insulating layers using the first hard mask material layer to form a plurality of contact holes to expose stepped protrusions of the plurality of semiconductor layers; And a tenth step of forming the plurality of tack plugs at once by filling the plurality of contact holes with a conductive material on the front surface of the substrate.

그리고, 상기 제 1, 2 층간 절연막은 동일한 물질의 절연막인 것을 본 발명에 의한 3차원 적층형 메모리 어레이의 컨택 형성 방법의 다른 특징으로 한다.The first and second interlayer insulating films may be insulating films of the same material, which is another feature of the method for forming a contact of a three-dimensional stacked memory array according to the present invention.

그리고, 상기 제 8 단계는 상기 제 2 층간 절연막이 등방성으로 식각되어 생긴 공간에 컨택 보호층을 채우는 단계; 상기 컨택 보호층이 드러나도록 상기 제 2 하드 마스크 물질층을 식각하는 단계; 및 상기 컨택 보호층을 제거하여 상기 복수개의 컨택 홀 패턴이 노출되도록 하는 단계로 구성된 것을 본 발명에 의한 3차원 적층형 메모리 어레이의 컨택 형성 방법의 또 다른 특징으로 한다.The eighth step may include filling a contact protective layer in a space formed by isotropically etching the second interlayer insulating film; Etching the second hard mask material layer to reveal the contact protection layer; And removing the contact protection layer to expose the plurality of contact hole patterns, which is another feature of the method for forming a contact of a 3D stacked memory array according to the present invention.

그리고, 상기 제 1, 2 층간 절연막은 산화막이고, 상기 제 1, 2 하드 마스크 물질층은 질화막층이고, 상기 컨택 보호층은 실리콘계 물질, 실리콘게르마늄(SiGe) 및 감광막(PR) 중 어느 하나의 물질인 것을 본 발명에 의한 3차원 적층형 메모리 어레이의 컨택 형성 방법의 또 다른 특징으로 한다.The first and second interlayer insulating films may be oxide layers, the first and second hard mask material layers may be nitride layers, and the contact protective layer may be any one of a silicon-based material, silicon germanium (SiGe), and a photoresist film (PR). It is another feature of the method for forming a contact of a three-dimensional stacked memory array according to the present invention.

본 발명은 3차원 적층형 메모리 어레이에서 적층된 반도체층의 층수와 무관하게 서로 다른 깊이를 갖는 계단형 컨택을 한 번에 형성할 수 있게 됨으로써, 관련 공정비용과 공정단계를 획기적으로 줄일 수 있는 효과가 있다.According to the present invention, stepped contacts having different depths can be formed at one time regardless of the number of layers of semiconductor layers stacked in a three-dimensional stacked memory array, thereby significantly reducing related process costs and process steps. have.

도 1은 계단형 컨택 부위(100)와 이에 연결되는 계단형 컨택 플러그(110)를 갖는 3차원 적층형 플래시 메모리 어레이 구조의 일 예를 도시한 분해 사시도이다.
도 2 내지 도 12는 본 발명의 공정 단계를 보여주는 공정 단면도이고, 도 2 내지 도 10에서 우측에 도시된 각 도면은 좌측 도의 AA'선 단면도를 도시한 것이다.1 is an exploded perspective view illustrating an example of a three-dimensional stacked flash memory array structure having a stepped contact portion 100 and a stepped contact plug 110 connected thereto.
2 to 12 are process cross-sectional views showing the process steps of the present invention, each of which is shown on the right side in FIGS. 2 to 10 shows a cross-sectional view along the line AA ′ of the left side.

이하, 첨부된 도면을 참조하며 본 발명에 의한 3차원 적층형 메모리 어레이 컨택 형성 방법의 바람직한 실시예에 대하여 상세히 설명한다.Hereinafter, exemplary embodiments of a 3D stacked memory array contact forming method according to the present invention will be described in detail with reference to the accompanying drawings.

우선, 도 2와 같이, 기판(미도시) 상에 일정한 수직 거리 d로 이격되며 적어도 일 단부가 순차적으로 드러나도록 계단형 돌출부를 갖는 복수개의 반도체층(10: 11, 13, 15, 17, 19) 사이를 제 1 층간 절연막(20)으로 채우고 평탄화시킨다(제 1 단계).First, as shown in FIG. 2, a plurality of semiconductor layers 10: 11, 13, 15, 17, 19 spaced at a constant vertical distance d on a substrate (not shown) and having a stepped protrusion so that at least one end thereof is sequentially exposed. ) Is filled with the first interlayer insulating film 20 and planarized (first step).

여기서, 상기 제 1 층간 절연막(20)은 산화막(oxide)일 수 있고, 도 2에 도시된 바와 같이, 최상단 반도체층(19) 위로 일정 두께 남아 있도록 평탄화시킨다.Here, the first interlayer insulating film 20 may be an oxide, and as shown in FIG. 2, the first interlayer insulating film 20 is planarized so as to remain a certain thickness over the uppermost semiconductor layer 19.

이어, 도 2와 같이, 상기 제 1 층간 절연막(20) 상에 제 1 하드 마스크 물질층(30)을 형성한다(제 2 단계).Next, as shown in FIG. 2, a first hard mask material layer 30 is formed on the first interlayer insulating layer 20 (second step).

여기서, 상기 제 1 하드 마스크 물질층(30)은 상기 제 1 층간 절연막(20)과 식각률 차이가 나는 물질이면 어느 것이나 이용될 수 있으나, 상기 제 1 층간 절연막(20)이 산화막일 경우 질화막(nitride)으로 형성함이 바람직하다.Here, the first hard mask material layer 30 may be any material that has a difference in etching rate from that of the first interlayer insulating film 20. However, when the first interlayer insulating film 20 is an oxide film, a nitride film may be used. It is preferable to form into).

다음, 도 3과 같이, 상기 제 1 하드 마스크 물질층(30)을 식각하여 상기 계단형 돌출부 상에 상기 수직 거리와 동일한 수평 간격 d로 상기 반도체층(10)의 수만큼 복수개의 컨택 홀 패턴(32)을 형성한다(제 3 단계).Next, as shown in FIG. 3, the first hard mask material layer 30 is etched to form a plurality of contact hole patterns as many as the number of the semiconductor layers 10 at horizontal intervals d equal to the vertical distance on the stepped protrusions. 32) (third step).

여기서, 상기 복수개의 컨택 홀 패턴(32)은 반도체층(10) 간의 수직 거리 d와 동일하게 수평 간격 d로 이격되며 수직하게 복수개의 컨택 홀이 형성되도록 함으로써, 차후 공정에서 계단형 돌출부에 맞추어 컨택 홀 패턴에 채워진 물질의 식각 깊이에 차이를 둘 수 있게 된다.Here, the plurality of contact hole patterns 32 are spaced at a horizontal interval d equal to the vertical distance d between the semiconductor layers 10, and the plurality of contact holes are vertically formed, thereby contacting the stepped protrusions in a subsequent process. It is possible to make a difference in the etching depth of the material filled in the hole pattern.

이어, 도 4와 같이, 상기 기판 전면에 제 2 층간 절연막(40)으로 상기 복수개의 컨택 홀 패턴(32)을 채우며 증착하여 상기 제 1 하드 마스크 물질층(30) 상에 일정 두께로 남아 있도록 한다(제 4 단계). Subsequently, as shown in FIG. 4, the plurality of contact hole patterns 32 are filled with the second interlayer insulating layer 40 on the entire surface of the substrate to deposit a predetermined thickness on the first hard mask material layer 30. (Fourth step).

이때, 상기 제 2 층간 절연막(40)은 상기 제 1 층간 절연막(20)과 동일한 식각률을 가지면 충분하므로, 서로 다른 물질일 수 있으나, 서로 동일한 물질로 사용함이 바람직하다. 이렇게 함으로써, 차후 공정에서 상기 복수개의 컨택 홀 패턴(32)을 따라 상기 제 1, 2 층간 절연막(20)(40)을 식각할 경우 같은 시간이면 같은 깊이로 식각하게 된다.In this case, since the second interlayer insulating film 40 has the same etching rate as that of the first interlayer insulating film 20, the second interlayer insulating film 40 may be made of the same material. In this way, when the first and second interlayer insulating films 20 and 40 are etched along the plurality of contact hole patterns 32 in a subsequent process, the same depths are etched at the same time.

다음, 도 5와 같이, 상기 제 1 하드 마스크 물질층(30) 상에 남아 있는 상기 제 2 층간 절연막(40)을 식각하여 상기 복수개의 반도체층(10) 상에만 남아 있도록 패터닝함으로써, 제 2 층간 절연막 패턴(42)을 형성한다(제 5 단계).Next, as shown in FIG. 5, the second interlayer insulating film 40 remaining on the first hard mask material layer 30 is etched and patterned so as to remain only on the plurality of semiconductor layers 10. The insulating film pattern 42 is formed (fifth step).

이어, 도 6과 같이, 상기 기판 전면에 제 2 하드 마스크 물질층(50)을 증착한 후 일측에 상기 제 2 층간 절연막 패턴(42)이 드러나도록 식각한다(제 6 단계).Subsequently, as shown in FIG. 6, the second hard mask material layer 50 is deposited on the entire surface of the substrate and then etched to expose the second interlayer insulating layer pattern 42 on one side (sixth step).

여기서, 상기 제 2 하드 마스크 물질층(50)은 상기 제 2 층간 절연막(40)과 식각률이 다른 물질이면 충분하나, 상기 제 1 하드 마스크 물질층(30)과 동일한 물질로, 질화막일 수 있다.The second hard mask material layer 50 may be formed of a material having an etch rate different from that of the second interlayer insulating film 40, but may be formed of the same material as that of the first hard mask material layer 30.

다음, 도 7과 같이, 상기 제 1, 2 하드 마스크 물질층(30: 32)(50)을 이용하여 드러난 상기 제 2 층간 절연막 패턴(42)을 따라 화학적 건식 식각(chemical dry etch)과 같은 등방성 식각으로 상기 제 2 층간 절연막(40)을 식각하게 되면, 상기 복수개의 컨택 홀 패턴(32)이 상기 수평 간격 d 만큼 식각 깊이에 차이를 내며 드러나게 되고, 그 결과 도 10과 같이, 각 반도체층의 돌출부와의 거리 a가 동일하게 된다(제 7 단계).Next, as shown in FIG. 7, an isotropy such as a chemical dry etch along the second interlayer insulating layer pattern 42 exposed by using the first and second hard mask material layers 30: 32 and 50. When the second interlayer insulating layer 40 is etched by etching, the plurality of contact hole patterns 32 may be exposed with a difference in etching depth by the horizontal interval d. As a result, as shown in FIG. The distance a from the protrusion is the same (seventh step).

이어, 상기 제 2 하드 마스크 물질층(50)을 식각하여 상기 복수개의 컨택 홀 패턴(32)이 노출되도록 한다(제 8 단계). Subsequently, the second hard mask material layer 50 is etched to expose the plurality of contact hole patterns 32 (operation 8).

여기서, 상기 제 2 하드 마스크 물질층(50)을 바로 식각하고, 상기 복수개의 컨택 홀 패턴(32)을 노출시킬 수도 있으나, 도 8과 같이, 상기 제 2 층간 절연막(40)이 등방성으로 식각되어 생긴 공간에 컨택 보호층(60)을 채우는 단계와, 도 9와 같이, 상기 컨택 보호층(60)이 드러나도록 상기 제 2 하드 마스크 물질층(50)을 식각하는 단계와, 도 10과 같이, 상기 컨택 보호층(60)을 습식식각 등으로 선택적으로 제거하여 상기 복수개의 컨택 홀 패턴(32)이 노출되도록 하는 단계로 진행하는 것이 바람직하다. 후자와 같이 함으로써, 상기 복수개의 컨택 홀 패턴(32)을 손상 없이 유지할 수 있게 되어 추후 이를 층간 절연막으로 이용할 수 있는 장점이 있다.Here, the second hard mask material layer 50 may be directly etched and the plurality of contact hole patterns 32 may be exposed, but as shown in FIG. 8, the second interlayer insulating film 40 is isotropically etched. Filling the contact protective layer 60 in the formed space, etching the second hard mask material layer 50 to expose the contact protective layer 60 as shown in FIG. 9, and as shown in FIG. 10. The contact protection layer 60 may be selectively removed by wet etching to expose the plurality of contact hole patterns 32. By the latter, it is possible to maintain the plurality of contact hole patterns 32 without damage, which can be used later as an interlayer insulating film.

또한, 상기 컨택 보호층(60)은 상기 제 2 하드 마스크 물질층(50)과 식각률 차이가 있으면 어떤 물질도 가능하나, CVD 방법으로 빈 공간을 채울 수 있도록 실리콘계 물질(폴리실리콘 등), 실리콘게르마늄(SiGe) 및 감광막(PR) 중 어느 하나의 물질로 사용될 수 있다. In addition, the contact protection layer 60 may be any material as long as there is a difference in etching rate from the second hard mask material layer 50, but a silicon-based material (polysilicon, etc.) and silicon germanium may be used to fill an empty space by a CVD method. (SiGe) and the photosensitive film (PR) can be used as a material of any one.

다음, 도 11과 같이, 상기 제 1 하드 마스크 물질층(30)의 복수개의 컨택 홀 패턴(32)을 이용하여 상기 제 1, 2 층간 절연막(20)(46)을 비등방성으로 일정 시간 식각하게 되면, 상기 복수개의 반도체층(10)의 계단형 돌출부가 드러나도록 복수개의 컨택 홀(70)을 한번에 형성하게 된다(제 9 단계).Next, as shown in FIG. 11, the first and second interlayer insulating layers 20 and 46 are anisotropically etched for a predetermined time using the plurality of contact hole patterns 32 of the first hard mask material layer 30. As a result, a plurality of contact holes 70 are formed at one time so that the stepped protrusions of the plurality of semiconductor layers 10 are exposed (ninth step).

이어, 도 12와 같이, 상기 기판 전면에 도전성 물질로 상기 복수개의 컨택 홀(70)을 채우게 되면, 복수개의 컨택 플러그(80: 81, 83, 85, 87, 89)를 한번에 형성하게 된다(제 10 단계).Subsequently, as shown in FIG. 12, when the plurality of contact holes 70 are filled with a conductive material on the entire surface of the substrate, a plurality of contact plugs 80: 81, 83, 85, 87, and 89 are formed at once (second). Step 10).

이상 설명된 바에 의하면, 아무리 반도체층수가 증가 된다고 하더라도, 한번에 복수개의 컨택 홀(70)과 컨택 플러그(80)를 각각 형성할 수 있게 되어 공정비용과 공정단계를 획기적으로 줄일 수 있게 된다.As described above, even if the number of semiconductor layers is increased, the plurality of contact holes 70 and the contact plugs 80 can be formed at one time, thereby greatly reducing the process cost and the process steps.

10: 복수개의 반도체층
20: 제 1 층간 절연막
30: 제 1 하드 마스크 물질층
40: 제 2 층간 절연막
50: 제 2 하드 마스크 물질층
60: 컨택 보호층
70: 컨택 홀
80: 컨택 플러그10: a plurality of semiconductor layers
20: first interlayer insulating film
30: first hard mask material layer
40: second interlayer insulating film
50: the second hard mask material layer
60: contact protective layer
70: contact hall
80: contact plug

Claims (4)

기판 상에 일정한 수직 거리 d로 이격되며 적어도 일 단부가 순차적으로 드러나도록 계단형 돌출부를 갖는 복수개의 반도체층 사이를 제 1 층간 절연막으로 채우고 평탄화시키는 제 1 단계;
상기 제 1 층간 절연막 상에 제 1 하드 마스크 물질층을 형성하는 제 2 단계;
상기 제 1 하드 마스크 물질층을 식각하여 상기 계단형 돌출부 상에 상기 수직 거리와 동일한 수평 간격 d로 상기 반도체층의 수만큼 복수개의 컨택 홀 패턴을 형성하는 제 3 단계;
상기 기판 전면에 제 2 층간 절연막으로 상기 복수개의 컨택 홀 패턴을 채우며 증착하여 상기 제 1 하드 마스크 물질층 상에 일정 두께로 남아 있도록 하는 제 4 단계;
상기 제 1 하드 마스크 물질층 상에 남아 있는 상기 제 2 층간 절연막을 식각하여 상기 복수개의 반도체층 상에만 남아 있도록 제 2 층간 절연막 패턴을 형성하는 제 5 단계;
상기 기판 전면에 제 2 하드 마스크 물질층을 증착한 후 일측에 상기 제 2 층간 절연막 패턴이 드러나도록 식각하는 제 6 단계;
상기 제 1, 2 하드 마스크 물질층을 이용하여 드러난 상기 제 2 층간 절연막 패턴을 따라 상기 제 2 층간 절연막을 등방성으로 식각하여 상기 복수개의 컨택 홀 패턴이 상기 수평 간격 d 만큼 식각 깊이에 차이를 내며 드러나도록 하는 제 7 단계;
상기 제 2 하드 마스크 물질층을 식각하여 상기 복수개의 컨택 홀 패턴이 노출되도록 하는 제 8 단계;
상기 제 1 하드 마스크 물질층을 이용하여 상기 제 1, 2 층간 절연막을 비등방성으로 식각하여 상기 복수개의 반도체층의 계단형 돌출부가 드러나도록 복수개의 컨택 홀을 형성하는 제 9 단계; 및
상기 기판 전면에 도전성 물질로 상기 복수개의 컨택 홀을 채워 복수개의 택 플러그를 한번에 형성하는 제 10 단계를 포함하여 구성된 것을 특징으로 하는 3차원 적층형 메모리 어레이의 컨택 형성 방법.
A first step of filling and planarizing a first interlayer insulating film between a plurality of semiconductor layers spaced at a constant vertical distance d on the substrate, the plurality of semiconductor layers having stepped protrusions sequentially exposed at least one end thereof;
Forming a first hard mask material layer on the first interlayer insulating film;
Etching the first hard mask material layer to form a plurality of contact hole patterns on the stepped protrusion by the number of the semiconductor layers at a horizontal distance d equal to the vertical distance;
A fourth step of depositing the plurality of contact hole patterns by filling a plurality of contact hole patterns on the entire surface of the substrate so as to remain at a predetermined thickness on the first hard mask material layer;
Etching the second interlayer insulating film remaining on the first hard mask material layer to form a second interlayer insulating film pattern so as to remain only on the plurality of semiconductor layers;
A sixth step of depositing a second hard mask material layer on the entire surface of the substrate and etching the second interlayer insulating layer pattern on one side thereof;
The second interlayer insulating layer isotropically etched along the second interlayer insulating layer pattern exposed using the first and second hard mask material layers, so that the plurality of contact hole patterns are exposed at different etching depths by the horizontal interval d. 7th step to make;
An eighth step of etching the second hard mask material layer to expose the plurality of contact hole patterns;
A ninth step of anisotropically etching the first and second interlayer insulating layers using the first hard mask material layer to form a plurality of contact holes to expose stepped protrusions of the plurality of semiconductor layers; And
And forming a plurality of tack plugs at a time by filling the plurality of contact holes with a conductive material on the front surface of the substrate, wherein the contact forming method of the 3D stacked memory array is configured.
제 1 항에 있어서,
상기 제 1, 2 층간 절연막은 동일한 물질의 절연막인 것을 특징으로 하는 3차원 적층형 메모리 어레이의 컨택 형성 방법.
The method of claim 1,
And the first and second interlayer insulating films are insulating films of the same material.
제 1 항 또는 제 2 항에 있어서,
상기 제 8 단계는 상기 제 2 층간 절연막이 등방성으로 식각되어 생긴 공간에 컨택 보호층을 채우는 단계;
상기 컨택 보호층이 드러나도록 상기 제 2 하드 마스크 물질층을 식각하는 단계; 및
상기 컨택 보호층을 제거하여 상기 복수개의 컨택 홀 패턴이 노출되도록 하는 단계로 구성된 것을 특징으로 하는 3차원 적층형 메모리 어레이의 컨택 형성 방법.
3. The method according to claim 1 or 2,
The eighth step may include filling a contact protection layer in a space formed by isotropically etching the second interlayer insulating film;
Etching the second hard mask material layer to reveal the contact protection layer; And
Removing the contact protection layer to expose the plurality of contact hole patterns.
제 3 항에 있어서,
상기 제 1, 2 층간 절연막은 산화막이고,
상기 제 1, 2 하드 마스크 물질층은 질화막층이고,
상기 컨택 보호층은 실리콘계 물질, 실리콘게르마늄(SiGe) 및 감광막(PR) 중 어느 하나의 물질인 것을 특징으로 하는 3차원 적층형 메모리 어레이의 컨택 형성 방법.The method of claim 3, wherein
The first and second interlayer insulating films are oxide films,
The first hard mask material layer is a nitride film layer,
The contact protection layer is a contact forming method of a three-dimensional stacked memory array, characterized in that any one of a silicon-based material, silicon germanium (SiGe) and photosensitive film (PR).
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