KR102190384B1 - Method of fabricating a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법에서는 단차진 하부 구조물 상에 평탄한 상부면을 가지며 하부 구조물을 식각하기에 충분한 두께를 가지는 제 1 하드마스크막을 형성한다. 그리고 상기 제 1 하드마스크막 상에 제 2 하드마스크 패턴을 형성한다. 상기 제 2 하드마스크 패턴을 이용하여 상기 제 1 하드마스크막을 식각한다. 상기 제 1 하드마스크막에 의해 패턴들의 크기 산포를 줄일 수 있다. The present invention provides a method of manufacturing a semiconductor device. In this method, a first hard mask layer having a flat upper surface and a thickness sufficient to etch the lower structure is formed on the stepped lower structure. Further, a second hard mask pattern is formed on the first hard mask layer. The first hard mask layer is etched using the second hard mask pattern. The size distribution of patterns may be reduced by the first hard mask layer.

Figure R1020130122112
Figure R1020130122112

Description

반도체 장치의 제조 방법{Method of fabricating a semiconductor device}BACKGROUND OF THE INVENTION 1. Method of fabricating a semiconductor device

본 발명은 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. It is required to increase the degree of integration of semiconductor devices in order to meet the excellent performance and low price demanded by consumers. In the case of a semiconductor memory device, since the degree of integration is an important factor in determining the price of a product, an increased degree of integration is particularly required. In the case of a conventional two-dimensional or planar semiconductor memory device, the degree of integration is largely determined by the area occupied by the unit memory cell, and thus the level of fine pattern formation technology is greatly influenced. However, since ultra-expensive equipment is required for miniaturization of patterns, the degree of integration of the 2D semiconductor memory device is increasing but still limited.

이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다. In order to overcome this limitation, three-dimensional semiconductor memory devices having three-dimensionally arranged memory cells have been proposed. However, in order to mass-produce a 3D semiconductor memory device, there is a need for a process technology capable of implementing reliable product characteristics while reducing manufacturing cost per bit compared to that of a 2D semiconductor memory device.

본 발명이 해결하고자 하는 과제는 산포를 개선하고 공정을 단순화시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.The problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device capable of improving dispersion and simplifying a process.

상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 차례로 적층된 제 1 식각대상막들을 포함하는 제 1 스택과 상기 제 1 스택 상에 배치되며 상기 제 1 식각대상막들보다 좁은 폭을 가지는 제 2 식각대상막들을 포함하는 제 2 스택을 포함하는 하부 구조물을 준비하는 단계; 상기 하부 구조물을 덮으며 평탄한 상부면을 가지는 제 1 하드마스크막을 형성하는 단계; 상기 제 1 하드 마스크막 상에 상기 제 2 단보다 넓되 상기 제 1 스택 보다는 좁은 폭의 제 2 하드마스크 패턴을 형성하는 단계; 상기 제 2 하드마스크막을 식각마스크로 이용하여 상기 제 1 하드마스크막을 패터닝하여 제 1 하드마스크 패턴을 형성하고 상기 제 1 스택의 상부면을 노출시키는 단계; 상기 제 2 하드마스크 패턴을 제거하는 동시에 노출된 상기 제 1 스택의 최상층의 제 1 식각대상막을 제거하는 단계; 상기 제 1 하드마스크 패턴의 크기를 줄이는 단계; 및 상기 제 1 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 스택을 식각하는 단계를 포함한다.In the method of manufacturing a semiconductor device according to the present invention for achieving the above object, a first stack including first etch target layers sequentially stacked and a width narrower than the first etch target layers are disposed on the first stack Preparing a lower structure including a second stack including second etching target layers having Forming a first hard mask layer covering the lower structure and having a flat upper surface; Forming a second hard mask pattern wider than the second end and narrower than the first stack on the first hard mask layer; Patterning the first hard mask layer using the second hard mask layer as an etch mask to form a first hard mask pattern and exposing an upper surface of the first stack; Removing the first etch target layer of the top layer of the first stack exposed while removing the second hardmask pattern; Reducing the size of the first hardmask pattern; And etching the first stack by using the first hardmask pattern as an etching mask.

상기 제 1 하드마스크 패턴의 크기를 줄이는 단계와 상기 제 1 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 스택을 식각하는 단계는 상기 제 1 스택의 최하층의 제 1 식각대상막이 식각될 때까지 반복될 수 있다. Reducing the size of the first hard mask pattern and etching the first stack using the first hard mask pattern as an etching mask are repeated until the first layer to be etched on the lowermost layer of the first stack is etched. Can be.

상기 제 1 식각 대상막들은 각각 차례로 적층된 제 1 희생막과 제 1 게이트 층간절연막을 포함할 수 있으며, 상기 제 2 하드마스크 패턴은 상기 제 1 희생막과 상기 제 1 게이트 층간절연막에 포함된 물질을 함유할 수 있다. Each of the first etching target layers may include a first sacrificial layer and a first gate interlayer insulating layer that are sequentially stacked, and the second hard mask pattern is a material included in the first sacrificial layer and the first gate interlayer insulating layer It may contain.

일 예에 있어서, 상기 제 1 하드마스크막을 형성하는 단계는, 상기 제 1 하드마스크막용 조성물을 상기 하부 구조물 상에 코팅하는 단계; 및 상기 조성물을 경화시키는 단계를 포함할 수 있다. In one example, the forming of the first hard mask layer may include coating the composition for the first hard mask layer on the lower structure; And it may include the step of curing the composition.

상기 조성물을 코팅하는 단계와 상기 조성물을 경화시키는 단계 중 적어도 하나에서 상기 조성물에 초음파를 인가할 수 있다.Ultrasound may be applied to the composition in at least one of coating the composition and curing the composition.

상기 조성물은 하기 화학식 1과 2의 고분자들 중 적어도 하나를 포함할 수 있다. The composition may include at least one of polymers of Formulas 1 and 2 below.

<화학식 1><Formula 1>

Figure 112013092633786-pat00001
Figure 112013092633786-pat00001

<화학식 2> <Formula 2>

Figure 112013092633786-pat00002
Figure 112013092633786-pat00002

상기 화학식 1에서, 'p'는 100이상 3000 미만의 정수이고, R1은 메틸렌(methylene) 또는 아릴기(aryl group)이고, R2 및 R3는 히드록실기(hydroxyl group), 탄소수가 20 미만의 탄화수소 또는 할로겐이고, R4는 알킬기 또는 방향족 고리 화합물일 수 있다. In Formula 1,'p' is an integer of 100 or more and less than 3000, R 1 is a methylene or aryl group, R 2 and R 3 are a hydroxyl group, and a carbon number of 20 Less than a hydrocarbon or halogen, and R 4 may be an alkyl group or an aromatic ring compound.

상기 화학식 2에서, n+m은 100 이상 3000 미만의 정수이고, R5는 메틸렌(methylene) 또는 아릴기(aryl group)이고, R6은 알킬기 또는 방향족 고리 화합물일 수 있다. In Formula 2, n+m is an integer of 100 or more and less than 3000, R 5 is methylene or aryl group, and R 6 may be an alkyl group or an aromatic ring compound.

상기 조성물은 계면활성제를 더 포함할 수 있으며, 상기 계면 활성제는 음이온성, 양이온성 또는 비이온성일 수 있다. The composition may further include a surfactant, and the surfactant may be anionic, cationic or nonionic.

상기 음이온성 계면 활성제는 설폰산계, 카르복실산계, 인산계 계면활성제를 포함할 수 있다. 상기 비이온성 계면활성제는 에틸렌옥시드(EO) 단위(-CH2CH2O-)를 포함할 수 있다. The anionic surfactant may include a sulfonic acid-based, carboxylic acid-based, or phosphoric acid-based surfactant. The nonionic surfactant may include an ethylene oxide (EO) unit (-CH2CH2O-).

상기 계면활성제는 도데실벤젠설폰산 (DBS;dodecylbenzene sulfonic acid)[C12H25C6H4SO3H], 폴리옥시에틸렌(23) 라우릴 에테르(Polyoxyethylene(23) lauryl ether)[C12H25(OCH2CH2)23OH, 폴리에틸렌글리콜 소르비탄 모노라우레이트(Polyethylene glycol sorbitan monolaurate), 폴리옥시에틸렌 이소옥틸페닐 에테르(Polyoxyethylene isooctylphenyl ether)[CH3(CH2)x(OCH2CH2)yOCH2COOH x=11~13, y=3~10], 및 CF3(CF2CF2)n(CH2CH2O)yH (n=2~4)중에 선택되는 적어도 하나일 수 있다. The surfactant is dodecylbenzene sulfonic acid (DBS; dodecylbenzene sulfonic acid) [C12H25C6H4SO3H], polyoxyethylene (23) lauryl ether (Polyoxyethylene (23) lauryl ether) [C 12 H 25 (OCH 2 CH 2 ) 23 OH , Polyethylene glycol sorbitan monolaurate, Polyoxyethylene isooctylphenyl ether [CH 3 (CH 2 ) x (OCH 2 CH 2 ) y OCH 2 COOH x=11~13 , y=3 to 10], and CF 3 (CF 2 CF 2 ) n (CH 2 CH 2 O) y H (n=2 to 4).

상기 계면활성제는 상기 조성물의 전체 중량에 대하여 0.01~10000ppm으로 포함될 수 있다. The surfactant may be included in an amount of 0.01 to 10000 ppm based on the total weight of the composition.

상기 제 2 하드마스크 패턴을 형성하는 단계는, 상기 제 1 하드마스크막 상에 제 2 하드마스크막을 형성하는 단계; 상기 제 2 하드마스크막 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제 2 하드마스크막을 패터닝하는 단계를 포함할 수 있다. The forming of the second hard mask pattern may include forming a second hard mask layer on the first hard mask layer; Forming a photoresist pattern on the second hard mask layer; And patterning the second hard mask layer by using the photoresist pattern as an etching mask.

다른 예에 있어서, 상기 제 1 하드마스크막을 형성하는 단계는, 상기 하부 구조물 전체를 덮으며 평탄한 상부면을 가지는 제 1 서브 하드마스크막을 형성하는 단계; 및 상기 제 1 서브 하드마스크막 상에 제 2 서브 하드마스크막을 형성하는 단계를 포함할 수 있다. In another example, the forming of the first hard mask layer may include forming a first sub hard mask layer covering the entire lower structure and having a flat upper surface; And forming a second sub hard mask layer on the first sub hard mask layer.

상기 제 1 서브 하드마스크막을 형성하는 단계는, 상기 제 1 서브 하드마스크막용 제 1 조성물을 코팅하는 단계; 및 상기 제 1 조성물을 경화시키는 단계를 포함할 수 있으며, 상기 제 2 서브 하드마스크막을 형성하는 단계는, 상기 제 2 서브 하드마스크막용 제 2 조성물을 코팅하는 단계; 및 상기 제 2 조성물을 경화시키는 단계를 포함할 수 있다. The forming of the first sub hard mask layer may include coating a first composition for the first sub hard mask layer; And curing the first composition, wherein the forming of the second sub hard mask layer may include coating a second composition for the second sub hard mask layer; And it may include the step of curing the second composition.

상기 제 1 조성물은 제 1 고분자를 포함할 수 있으며, 상기 제 2 조성물은 제 2 고분자를 포함할 수 있으며, 상기 제 1 고분자의 중량평균 분자량은 상기 제 2 고분자의 중량평균분자량의 1. 5배 이상일 수 있다. The first composition may contain a first polymer, the second composition may contain a second polymer, and the weight average molecular weight of the first polymer is 1.5 times the weight average molecular weight of the second polymer It can be more than that.

상기 제 1 고분자는 상기 화학식 1의 구조를 가질 수 있다. 상기 제 2 고분자는 상기 화학식 2의 구조를 가질 수 있다.The first polymer may have the structure of Formula 1. The second polymer may have the structure of Formula 2.

상기 제 2 식각대상막들의 단부들은 계단 형태를 이룰 수 있다. Ends of the second etching target layers may have a step shape.

본 발명에 따른 반도체 장치의 제조 방법에서는 단차진 하부 구조물 상에 평탄한 상부면을 가지며 하부 구조물을 식각하기에 충분한 두께를 가지는 제 1 하드마스크막을 형성한다. 그리고 상기 제 1 하드마스크막 상에 제 2 하드마스크 패턴을 형성한다. 상기 제 2 하드마스크 패턴을 포토레지스트 패턴을 식각마스크로 이용한 식각 공정으로 형성될 수 있다. 상기 포토레지스트 패턴은 평탄한 상기 제 1 하드마스크막 상에 형성되므로 정확한 크기로 형성될 수 있다. 이로써 패턴들의 CD 산포 불량 가능성을 낮출 수 있다. 또한 상기 포토레지스트 패턴을 형성하기 위한 한번의 포토리소그라피 공정만 진행되므로 공정 비용을 줄일 수 있으며, 포토리소그라피 공정들을 복수회 진행함에 따라 발생될 수 있는 오버레이 불량을 방지할 수 있다. 또한 상기 제 2 하드마스크 패턴을 제거할 때 동시에 하부 구조물의 최상층의 식각 대상물도 식각되므로 공정 단계 수를 줄일 수 있다. In the method of manufacturing a semiconductor device according to the present invention, a first hard mask layer having a flat upper surface and a thickness sufficient to etch the lower structure is formed on the stepped lower structure. Further, a second hard mask pattern is formed on the first hard mask layer. The second hard mask pattern may be formed by an etching process using a photoresist pattern as an etching mask. Since the photoresist pattern is formed on the flat first hard mask layer, it can be formed in an accurate size. As a result, it is possible to reduce the possibility of poor CD distribution of patterns. In addition, since only one photolithography process for forming the photoresist pattern is performed, a process cost can be reduced, and an overlay defect that may occur due to a plurality of photolithography processes can be prevented. In addition, when the second hardmask pattern is removed, the object to be etched on the uppermost layer of the lower structure is also etched at the same time, so that the number of process steps can be reduced.

도 1 내지 6, 도 7a 및 7b 그리고 도 8 내지 도 16은 본 발명의 일 예에 따른 반도체 장치의 제조 방법들을 순차적으로 나타내는 공정단면도들이다.
도 17은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 18은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.1 to 6, 7A and 7B, and 8 to 16 are cross-sectional views sequentially illustrating methods of manufacturing a semiconductor device according to an exemplary embodiment of the present invention.
17 is a block diagram schematically illustrating an example of a memory card including a flash memory device according to the present invention.
18 is a block diagram schematically illustrating an information processing system equipped with a flash memory system according to the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only this embodiment allows the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to those who have it, and the invention is only defined by the scope of the claims. The same reference numerals refer to the same elements throughout the specification.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used in the specification,'comprises' and/or'comprising' refers to the presence of one or more other elements, steps, actions and/or elements, and/or elements, steps, actions and/or elements mentioned. Or does not exclude additions. Further, in this specification, when it is mentioned that a certain film is on another film or substrate, it means that it may be formed directly on another film or substrate, or a third film may be interposed therebetween.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께 및 크기는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.Further, the embodiments described in the present specification will be described with reference to sectional views and/or plan views, which are ideal exemplary diagrams of the present invention. In the drawings, thicknesses and sizes of films and regions are exaggerated for effective description of technical content. Therefore, the shape of the exemplary diagram may be modified by manufacturing technology and/or tolerance. Accordingly, embodiments of the present invention are not limited to the specific form shown, but also include a change in form generated according to the manufacturing process. For example, the etched area shown at a right angle may be rounded or may have a shape having a predetermined curvature. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate a specific shape of a device region and are not intended to limit the scope of the invention.

이하, 도면들을 참조하여, 본 발명의 실시예에 대해 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the drawings.

도 1 내지 6, 도 7a 및 7b 그리고 도 8 내지 도 16은 본 발명의 일 예에 따른 반도체 장치의 제조 방법들을 순차적으로 나타내는 공정단면도들이다. 1 to 6, 7A and 7B, and 8 to 16 are cross-sectional views sequentially illustrating methods of manufacturing a semiconductor device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 기판(1) 상에 패드산화막(3)을 형성한다. 상기 패드 산화막(3) 상에 희생막들(51~5k) 및 게이트 층간절연막들(71~7k)을 차례로 적층한다. 상기 희생막들(51~5k)은 상기 게이트 층간절연막들(71~7k)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면 상기 게이트 층간절연막들(71~7k)은 실리콘 산화막 계열의 물질로 형성될 수 있다. 예를 들면 상기 희생막들(51~5k)은 실리콘 질화막 또는 폴리실리콘 등으로 형성될 수 있다. j개의 상기 희생막들(51~5j)과 상기 게이트 층간절연막들(71~7j)은 적층되어 제 1 스택(ST1)을 이루고 k-j+1개의 상기 희생막들(5(j+1)~5k)과 상기 게이트 층간절연막들(7(j+1)~7k)은 적층되어 제 2 스택(ST2)을 이룰 수 있다. 여기서 상기 k는 6보다 큰 정수일 수 있다. 상기 j는 상기 k 보다 작으며 3보다 큰 정수일 수 있다. 상기 희생막들(51~5k), 상기 게이트 층간절연막들(71~7k) 및 상기 패드 산화막(3)을 차례로 패터닝하여 상기 기판(1)을 노출시키는 복수개의 활성홀들(10)을 형성한다. 각각의 상기 활성홀(10)의 측벽을 차례로 덮는 게이트 절연막(12)과 활성막(14)을 형성한다. 그리고 상기 활성홀(10)을 채우는 제 1 매립 절연막(16)을 형성한다. 상기 게이트 절연막(12)은 적어도 터널 산화막을 포함할 수 있다. 상기 게이트 절연막(12)은 정보저장막과 블로킹 절연막을 더 포함할 수 있다. 상기 활성막(14)은 불순물이 도핑되지 않은 폴리실리콘막이나 반도체막으로 형성될 수 있다. 상기 제 1 매립 절연막(16)은 실리콘산화막 계열의 물질로 형성될 수 있다.Referring to FIG. 1, a pad oxide film 3 is formed on a substrate 1. Sacrificial layers 51 to 5k and gate interlayer insulating layers 71 to 7k are sequentially stacked on the pad oxide layer 3. The sacrificial layers 51 to 5k may be formed of a material having an etching selectivity with the gate interlayer insulating layers 71 to 7k. For example, the gate interlayer insulating layers 71 to 7k may be formed of a silicon oxide-based material. For example, the sacrificial layers 51 to 5k may be formed of a silicon nitride layer or polysilicon. The j sacrificial layers 51 to 5j and the gate interlayer insulating layers 71 to 7j are stacked to form a first stack ST1, and k-j+1 of the sacrificial layers 5(j+1) 5k) and the gate interlayer insulating layers 7(j+1) to 7k may be stacked to form a second stack ST2. Here, k may be an integer greater than 6. J is less than k and may be an integer greater than 3. The sacrificial layers 51 to 5k, the gate interlayer insulating layers 71 to 7k, and the pad oxide layer 3 are sequentially patterned to form a plurality of active holes 10 exposing the substrate 1 . A gate insulating layer 12 and an active layer 14 are formed to sequentially cover sidewalls of each of the active holes 10. Then, a first buried insulating layer 16 filling the active hole 10 is formed. The gate insulating layer 12 may include at least a tunnel oxide layer. The gate insulating layer 12 may further include an information storage layer and a blocking insulating layer. The active layer 14 may be formed of a polysilicon layer or a semiconductor layer not doped with impurities. The first buried insulating layer 16 may be formed of a silicon oxide layer-based material.

도 2를 참조하면, 상기 제 2 스택(ST2) 상에 활성홀들(10)을 덮는 제 1 하드마스크 패턴(20)을 형성한다. 예를 들면 상기 제 1 하드마스크 패턴(20)은 포토리소그라피 공정에 의한 포토레지스트 패턴으로 형성될 수 있다. 도 2에서 상기 제 2 스택(ST2)의 상부면이 평탄하므로 상기 제 1 하드마스크 패턴(20)의 형태를 정확하게 형성할 수 있다. Referring to FIG. 2, a first hard mask pattern 20 covering the active holes 10 is formed on the second stack ST2. For example, the first hard mask pattern 20 may be formed as a photoresist pattern by a photolithography process. In FIG. 2, since the upper surface of the second stack ST2 is flat, the shape of the first hard mask pattern 20 can be accurately formed.

도 3을 참조하면, 상기 제 1 하드마스크 패턴(20)을 식각 마스크로 이용하여 상기 제 2 스택(ST2)의 최상층의 k번째 게이트 층간절연막(7k)과 희생막(5k)을 차례로 식각하여 그 아래의 k-1번째 게이트 층간절연막(7(k-1))을 노출시킨다. 3, the k-th gate interlayer insulating layer 7k and the sacrificial layer 5k of the uppermost layer of the second stack ST2 are sequentially etched by using the first hard mask pattern 20 as an etching mask. The k-1 th gate interlayer insulating layer 7(k-1) below is exposed.

도 4를 참조하면, 상기 제 1 하드마스크 패턴(20)에 대하여 트림(trim) 공정을 진행한다. 즉, 상기 제 1 하드마스크 패턴(20)에 대하여 등방성 식각 공정을 진행한다. 이로써 상기 제 1 하드마스크 패턴(20)의 크기를 줄인다. 즉, 상기 제 1 하드마스크 패턴(20a)의 측부(lateral part)와 상부(upper part)는 제 1 두께(T1) 만큼 줄어들게 된다. 상기 제 1 하드마스크 패턴(20)에 대한 상기 등방성 식각 공정은 산소를 이용할 수 있다. 상기 제 1 두께(T1)은 바람직하게는 100nm 이상이다. Referring to FIG. 4, a trim process is performed on the first hard mask pattern 20. That is, an isotropic etching process is performed on the first hard mask pattern 20. Accordingly, the size of the first hard mask pattern 20 is reduced. That is, the lateral part and the upper part of the first hard mask pattern 20a are reduced by the first thickness T1. The isotropic etching process of the first hard mask pattern 20 may use oxygen. The first thickness T1 is preferably 100 nm or more.

도 5를 참조하면, 크기가 한번 줄여진 상기 제 1 하드마스크 패턴(20a)을 식각 마스크로 이용하여 상기 제 2 스택(ST2)에 대한 이방성 식각 공정을 진행한다. 이로써 상기 제 2 스택(ST2)의 최상층의 k번째 게이트 층간절연막(7k)과 희생막(5k)이 식각됨과 동시에 상기 노출된 k-1번째 게이트 층간절연막(7(k-1))과 그 아래의 k-1번째 희생막(5(k-1))이 식각된다. Referring to FIG. 5, an anisotropic etching process is performed on the second stack ST2 by using the first hard mask pattern 20a whose size is reduced once as an etching mask. As a result, the k-th gate interlayer insulating layer 7k and the sacrificial layer 5k of the uppermost layer of the second stack ST2 are etched, and the exposed k-1th gate interlayer insulating layer 7(k-1) and below The k-1 sacrificial layer 5(k-1) of is etched.

도 6을 참조하면, 다시 상기 제 1 하드마스크 패턴(20a)에 대하여 등방성 식각 공정을 진행하고 이를 이용하여 상기 제 2 스택(ST2)을 이방성 식각하는 과정을 반복한다. 이러한 반복은 상기 제 2 스택(ST2)의 최하층의 게이트 층간절연막(7(j+1))과 희생막(5(j+1))이 식각되어 상기 제 1 스택(ST1)의 상부면이 노출될 때까지 계속될 수 있다. 이로써 상기 제 2 스택(ST2)의 게이트 층간절연막들(7(j+1)~7k)과 희생막들(5(j+1)~5k)의 단부들은 계단 형태를 이룰 수 있다. 그리고 제 1 하드마스크 패턴(20b)의 크기도 매우 작아질 수 있다. Referring to FIG. 6, an isotropic etching process is performed on the first hard mask pattern 20a again, and the process of anisotropically etching the second stack ST2 using the same is repeated. In this repetition, the gate interlayer insulating layer 7(j+1) and the sacrificial layer 5(j+1) of the lowermost layer of the second stack ST2 are etched to expose the top surface of the first stack ST1. Can continue until Accordingly, ends of the gate interlayer insulating layers 7(j+1) to 7k and the sacrificial layers 5(j+1) to 5k of the second stack ST2 may form a step shape. Also, the size of the first hard mask pattern 20b may be very small.

도 7a 및 7b를 참조하면, 상기 제 1 하드마스크 패턴(20b)을 제거하여 상기 제 2 스택(ST2)의 상부를 노출시킨다. 이로써 상기 제 1 스택(ST1)과 상기 제 2 스택(ST2)의 높이 차들에 의해 단차진 하부 구조가 형성된다. 이 위에 상기 제 1 스택(ST1)을 패터닝하기 위하여 새로운 제 2 하드마스크막(30)을 형성한다. 상기 제 2 하드마스크막(30)은 단차도포성이 뛰어나면서 상기 제 1 스택(ST1)을 식각하기에 충분한 두께를 가져야 한다. 상기 제 1 스택(ST1)의 상부면으로부터 상기 제 2 하드마스크막(30)의 상부면에 이르는 상기 제 2 하드마스크막(30)의 제 2 두께(T2)는 바람직하게는 5㎛일 수 있다. 7A and 7B, the upper portion of the second stack ST2 is exposed by removing the first hard mask pattern 20b. As a result, a lower structure stepped by height differences between the first stack ST1 and the second stack ST2 is formed. A new second hard mask layer 30 is formed thereon to pattern the first stack ST1. The second hard mask layer 30 must have a sufficient thickness to etch the first stack ST1 while having excellent step coverage. The second thickness T2 of the second hard mask layer 30 from the upper surface of the first stack ST1 to the upper surface of the second hard mask layer 30 may be preferably 5 μm. .

상기 제 2 하드마스크막(30)을 제조하는 과정을 구체적으로 설명하기로 한다. A process of manufacturing the second hard mask layer 30 will be described in detail.

일 예에 따라서 도 7a를 참조하면, 상기 제 2 하드마스크막(30)은 제 1 조성물을 상기 단차진 하부 구조 상에 코팅하고 이를 경화시킨다. 상기 제 1 조성물은 평탄화 개선용 제 1 고분자와 두께를 높이는 것에 적합한 제 2 고분자를 포함할 수 있다. 상기 제 1 고분자는 상기 제 2 고분자보다 무겁다. 바람직하게는, 상기 제 1 고분자의 중량평균 분자량은 상기 제 2 고분자의 중량평균분자량의 1. 5배 이상일 수 있다. 이로써 상기 제 1 고분자는 상대적으로 무겁기 때문에 상기 제 1 조성물을 코팅할 때 하단부에 가라 앉으면서 평탄화도를 개선시킬 수 있다. 상기 제 1 조성물을 코팅할 때와 상기 제 1 조성물을 경화시킬 때 적어도 하나에서 상기 제 1 조성물에 초음파를 인가할 수 있다. 이로써 상기 제 1 조성물에 진동을 가해 단차가 낮은 지역이 쉽게 상기 제 1 조성물로 채워지도록 하여 평탄화도를 개선시킬 수 있다. According to an example, referring to FIG. 7A, the second hard mask layer 30 coats the first composition on the stepped lower structure and cures it. The first composition may include a first polymer for improving planarization and a second polymer suitable for increasing the thickness. The first polymer is heavier than the second polymer. Preferably, the weight average molecular weight of the first polymer may be 1.5 times or more of the weight average molecular weight of the second polymer. Accordingly, since the first polymer is relatively heavy, it is possible to improve the flatness while sinking at the lower end when the first composition is coated. Ultrasound may be applied to the first composition at least one when coating the first composition and when curing the first composition. As a result, a vibration is applied to the first composition so that an area having a low level difference is easily filled with the first composition, thereby improving a degree of flatness.

상기 제 1 고분자는 하기 화학식 1을 포함할 수 있다. The first polymer may include Formula 1 below.

<화학식 1><Formula 1>

Figure 112013092633786-pat00003
Figure 112013092633786-pat00003

상기 화학식 1에서, 'p'는 100이상 3000 미만의 정수이고, R1은 메틸렌(methylene) 또는 아릴기(aryl group)이고, R2 및 R3는 히드록실기(hydroxyl group), 탄소수가 20 미만의 탄화수소 또는 할로겐이고, R4는 알킬기 또는 방향족 고리 화합물일 수 있다. In Formula 1,'p' is an integer of 100 or more and less than 3000, R 1 is a methylene or aryl group, R 2 and R 3 are a hydroxyl group, and a carbon number of 20 Less than a hydrocarbon or halogen, and R 4 may be an alkyl group or an aromatic ring compound.

상기 제 2 고분자는 하기 화학식 2를 포함할 수 있다. The second polymer may include Formula 2 below.

<화학식 2> <Formula 2>

Figure 112013092633786-pat00004
Figure 112013092633786-pat00004

상기 화학식 2에서, n+m은 100 이상 3000 미만의 정수이고, R5는 메틸렌(methylene) 또는 아릴기(aryl group)이고, R6은 알킬기 또는 방향족 고리 화합물일 수 있다. In Formula 2, n+m is an integer of 100 or more and less than 3000, R 5 is methylene or aryl group, and R 6 may be an alkyl group or an aromatic ring compound.

상기 제 1 조성물은 계면활성제를 더 포함할 수 있으며, 상기 계면 활성제는 음이온성, 양이온성 또는 비이온성일 수 있다. 상기 음이온성 계면 활성제는 설폰산계, 카르복실산계, 인산계 계면활성제를 포함할 수 있다. 상기 비이온성 계면활성제는 에틸렌옥시드(EO) 단위(-CH2CH2O-)를 포함할 수 있다. The first composition may further include a surfactant, and the surfactant may be anionic, cationic or nonionic. The anionic surfactant may include a sulfonic acid-based, carboxylic acid-based, or phosphoric acid-based surfactant. The nonionic surfactant may include an ethylene oxide (EO) unit (-CH2CH2O-).

상기 계면활성제는 도데실벤젠설폰산 (DBS;dodecylbenzene sulfonic acid)[C12H25C6H4SO3H], 폴리옥시에틸렌(23) 라우릴 에테르(Polyoxyethylene(23) lauryl ether)[C12H25(OCH2CH2)23OH, 폴리에틸렌글리콜 소르비탄 모노라우레이트(Polyethylene glycol sorbitan monolaurate), 폴리옥시에틸렌 이소옥틸페닐 에테르(Polyoxyethylene isooctylphenyl ether)[CH3(CH2)x(OCH2CH2)yOCH2COOH x=11~13, y=3~10], 및 CF3(CF2CF2)n(CH2CH2O)yH (n=2~4)중에 선택되는 적어도 하나일 수 있다. The surfactant is dodecylbenzene sulfonic acid (DBS; dodecylbenzene sulfonic acid) [C12H25C6H4SO3H], polyoxyethylene (23) lauryl ether (Polyoxyethylene (23) lauryl ether) [C 12 H 25 (OCH 2 CH 2 ) 23 OH , Polyethylene glycol sorbitan monolaurate, Polyoxyethylene isooctylphenyl ether [CH 3 (CH 2 ) x (OCH 2 CH 2 ) y OCH 2 COOH x=11~13 , y=3 to 10], and CF 3 (CF 2 CF 2 ) n (CH 2 CH 2 O) y H (n=2 to 4).

상기 계면활성제는 상기 제 1 조성물의 전체 중량에 대하여 0.01~10000ppm으로 포함될 수 있다. The surfactant may be included in an amount of 0.01 to 10000 ppm based on the total weight of the first composition.

또는 다른 예에 따라서, 도 7b를 참조하면, 상기 제 2 하드마스크막(30)은 차례로 적층된 제 1 서브 마스크막(31a)과 제 2 서브 마스크막(31b)으로 형성될 수 있다. 상기 제 1 서브 마스크막(31a)과 상기 제 2 서브 마스크막(31b)은 모두 평탄한 상부면들을 가질 수 있다. 본 예에 있어서 상기 제 2 하드마스크막(30)을 형성하는 과정은 다음과 같다. 먼저 제 2 조성물을 상기 단차진 하부 구조 상에 코팅하고 경화시켜 상기 제 1 서브 마스크막(31a)을 형성한다. 그리고 상기 제 1 서브 마스크막(31a) 상에 제 3 조성물을 코팅하고 경화시켜 상기 제 2 서브 마스크막(31b)을 형성한다. 상기 제 2 조성물은 도 7a를 참조하여 설명한 상기 제 1 고분자를 함유할 수 있다. 상기 제 3 조성물은 도 7a를 참조하여 설명한 상기 제 2 고분자를 함유할 수 있다. 상기 제 2 조성물과 상기 제 3 조성물 중에 적어도 상기 제 2 조성물은 도 7a를 참조하여 설명한 상기 계면활성제를 더 포함할 수 있다. 상기 제 2 조성물을 코팅할 때와 경화할 때 적어도 하나에서 초음파를 상기 제 2 조성물에 인가할 수 있다. 상기 제 3 조성물을 코팅할 때와 경화할 때 적어도 하나에서 초음파를 상기 제 3 조성물에 인가할 수 있다. Alternatively, according to another example, referring to FIG. 7B, the second hard mask layer 30 may be formed of a first sub mask layer 31a and a second sub mask layer 31b sequentially stacked. Both the first sub mask layer 31a and the second sub mask layer 31b may have flat upper surfaces. In this example, the process of forming the second hard mask layer 30 is as follows. First, the second composition is coated on the stepped lower structure and cured to form the first sub mask layer 31a. Then, the second sub mask layer 31b is formed by coating and curing the third composition on the first sub mask layer 31a. The second composition may contain the first polymer described with reference to FIG. 7A. The third composition may contain the second polymer described with reference to FIG. 7A. At least the second composition among the second composition and the third composition may further include the surfactant described with reference to FIG. 7A. Ultrasound may be applied to the second composition in at least one when the second composition is coated and when cured. Ultrasound may be applied to the third composition in at least one when coating the third composition and when curing.

도 8을 참조하면, 상기 제 2 하드마스크막(30) 상에 제 3 하드마스크막(32)을 형성한다. 상기 제 3 하드마스크 막(32)은 식각하고자 하는 막, 즉 상기 제 1 스택(ST1)을 이루는 상기 게이트 층간절연막들(71~7j)과 상기 희생막(51~5j)에 포함된 물질을 포함할 수 있다. 예를 들면, 상기 제 3 하드마스크막(32)은 실리콘산화질화막(SiON)의 단일막이나 실리콘 산화막과 실리콘 질화막의 이중막으로 형성될 수 있다. 만약 상기 희생막(51~5j)이 폴리실리콘으로 이루어지면, 상기 제 3 하드마스크막(32)은 실리콘 산화막과 폴리실리콘막의 이중막으로 이루어질 수도 있다. 상기 제 3 하드마스크막(32) 상에 제 4 하드마스크 패턴(34)을 형성한다. 상기 제 4 하드마스크 패턴(34)은 포토리소그라피 공정에 의한 포토레지스트 패턴으로 형성될 수 있다. 상기 제 2 하드마스크막(30)에 의해 평탄화가 이루어졌으므로, 상기 포토레지스트 패턴을 정확하게 형성할 수 있다. Referring to FIG. 8, a third hard mask layer 32 is formed on the second hard mask layer 30. The third hardmask layer 32 includes a layer to be etched, that is, a material included in the gate interlayer insulating layers 71 to 7j forming the first stack ST1 and the sacrificial layers 51 to 5j. can do. For example, the third hard mask layer 32 may be formed of a single layer of a silicon oxynitride layer (SiON) or a double layer of a silicon oxide layer and a silicon nitride layer. If the sacrificial layers 51 to 5j are made of polysilicon, the third hard mask layer 32 may be made of a double layer of a silicon oxide layer and a polysilicon layer. A fourth hard mask pattern 34 is formed on the third hard mask layer 32. The fourth hard mask pattern 34 may be formed as a photoresist pattern by a photolithography process. Since planarization is performed by the second hard mask layer 30, the photoresist pattern can be accurately formed.

도 9를 참조하면, 상기 제 4 하드마스크 패턴(34)을 식각 마스크로 이용하여 상기 제 3 하드마스크막(32)과 상기 제 2 하드마스크막(30)을 연속적으로 패터닝하여 제 2 하드마스크 패턴(30a)과 제 3 하드마스크 패턴(32)을 형성한다. 상기 제 2 하드마스크 패턴(30a)을 형성하는 동안 상기 제 4 하드마스크 패턴(34)은 모두 제거되고 상기 제 3 하드마스크 패턴(32a)의 상부면이 노출될 수 있다. 상기 제 3 하드마스크 패턴(32)은 식각 저지막의 역할을 할 수 있다. 상기 제 2 하드마스크 패턴(30a)이 형성됨으로써 상기 제 1 스택(ST1)의 상부면이 노출될 수 있다. Referring to FIG. 9, a second hard mask pattern by continuously patterning the third hard mask layer 32 and the second hard mask layer 30 using the fourth hard mask pattern 34 as an etching mask. (30a) and a third hard mask pattern 32 are formed. While forming the second hard mask pattern 30a, all of the fourth hard mask pattern 34 may be removed, and the upper surface of the third hard mask pattern 32a may be exposed. The third hard mask pattern 32 may serve as an etch stop layer. As the second hard mask pattern 30a is formed, an upper surface of the first stack ST1 may be exposed.

도 10을 참조하면, 상기 제 3 하드마스크 패턴(32a)을 제거하여 상기 제 2 하드마스크 패턴(30a)의 상부면을 노출시킨다. 이와 동시에 노출된 상기 제 1 스택(ST1)의 최상층의 j번째 게이트 층간절연막(7j)과 희생막(5j)이 식각되고, 그 아래의 j-1 번째 게이트 층간절연막(7(j-1))의 상부면이 노출된다. 이로써 공정 단계를 줄일 수 있다. Referring to FIG. 10, the third hard mask pattern 32a is removed to expose the upper surface of the second hard mask pattern 30a. At the same time, the j-th gate interlayer insulating layer 7j and the sacrificial layer 5j of the uppermost layer of the first stack ST1 are etched, and the j-1-th gate interlayer insulating layer 7(j-1) below the exposed first stack ST1 The top surface of the is exposed. This can reduce process steps.

도 11을 참조하면, 상기 제 2 하드마스크 패턴(30a)에 대하여 트림(trim) 공정을 진행한다. 즉, 상기 제 2 하드마스크 패턴(30a)에 대하여 등방성 식각 공정을 진행하여 상기 제 2 하드마스크 패턴(30a)의 크기를 줄인다. 즉, 상기 제 2 하드마스크 패턴(30b)의 측부(lateral part)와 상부(upper part)는 제 1 두께(T1) 만큼 줄어들게 된다. 상기 제 2 하드마스크 패턴(30a)에 대한 상기 등방성 식각 공정은 산소를 이용할 수 있다. 상기 제 1 두께(T1)은 바람직하게는 100nm 이상이다. Referring to FIG. 11, a trim process is performed on the second hard mask pattern 30a. That is, the size of the second hard mask pattern 30a is reduced by performing an isotropic etching process on the second hard mask pattern 30a. That is, the lateral part and the upper part of the second hard mask pattern 30b are reduced by the first thickness T1. The isotropic etching process for the second hard mask pattern 30a may use oxygen. The first thickness T1 is preferably 100 nm or more.

도 12를 참조하면, 크기가 한번 줄여진 상기 제 2 하드마스크 패턴(30b)을 식각 마스크로 이용하여 상기 제 1 스택(ST1)에 대한 이방성 식각 공정을 진행한다. 이로써 상기 제 1 스택(ST1)의 최상층의 j번째 게이트 층간절연막(7j)과 희생막(5j)이 식각됨과 동시에 상기 노출된 k-1번째 게이트 층간절연막(7(k-1))과 그 아래의 k-1번째 희생막(5(k-1))이 식각된다. Referring to FIG. 12, an anisotropic etching process is performed on the first stack ST1 by using the second hard mask pattern 30b whose size has been reduced once as an etching mask. As a result, the j-th gate interlayer insulating layer 7j and the sacrificial layer 5j of the uppermost layer of the first stack ST1 are etched, and the exposed k-1th gate interlayer insulating layer 7(k-1) and below The k-1 sacrificial layer 5(k-1) of is etched.

도 13을 참조하면, 다시 상기 제 2 하드마스크 패턴(30b)에 대하여 등방성 식각 공정을 진행하고 이를 이용하여 상기 제 1 스택(ST1)을 이방성 식각하는 과정을 반복한다. 이러한 반복은 상기 제 1 스택(ST1)의 최하층의 게이트 층간절연막(71)과 희생막(51)이 식각되어 상기 패드 산화막(3)의 상부면이 노출될 때까지 계속될 수 있다. 이로써 상기 제 1 스택(ST1)의 게이트 층간절연막들(71~7j)과 희생막들(51~5j)의 단부들은 계단 형태를 이룰 수 있다. 그리고 제 2 하드마스크 패턴(30c)의 크기도 매우 작아질 수 있다. Referring to FIG. 13, an isotropic etching process is performed on the second hard mask pattern 30b again, and the process of anisotropically etching the first stack ST1 using the same is repeated. This repetition may be continued until the lowermost gate interlayer insulating layer 71 and the sacrificial layer 51 of the first stack ST1 are etched to expose the upper surface of the pad oxide layer 3. Accordingly, ends of the gate interlayer insulating layers 71 to 7j and the sacrificial layers 51 to 5j of the first stack ST1 may form a step shape. Also, the size of the second hard mask pattern 30c may be very small.

도 14를 참조하면, 상기 제 2 하드마스크 패턴(30c)을 제거한다. 그리고 상기 기판(1) 상에 외부 절연막(38)을 적층하여 게이트 층간절연막들(71~7k)과 희생막들(51~5k)의 단부들을 덮는다. 상기 외부 절연막(38)은 실리콘 산화막 계열의 물질로 형성될 수 있다. 상기 외부 절연막(38)에 대하여 평탄화 식각 공정을 진행하여 상기 제 2 스택(ST2)의 상부면을 노출시킨다. 상기 게이트 층간절연막들(71~7k)과 희생막들(51~5k)의 단부들과 이격된 위치에서 상기 게이트 층간절연막들(71~7k)과 희생막들(51~5k) 및 상기 패드 산화막(3)을 차례로 패터닝하여 일 방향으로 연장되는 라인 형태의 그루브들(40)을 형성한다. Referring to FIG. 14, the second hard mask pattern 30c is removed. In addition, an outer insulating layer 38 is stacked on the substrate 1 to cover ends of the gate interlayer insulating layers 71 to 7k and the sacrificial layers 51 to 5k. The external insulating layer 38 may be formed of a silicon oxide-based material. A planarization etching process is performed on the outer insulating layer 38 to expose the upper surface of the second stack ST2. The gate interlayer insulating layers 71 to 7k, the sacrificial layers 51 to 5k, and the pad oxide layer at a position spaced apart from the ends of the gate interlayer insulating layers 71 to 7k and the sacrificial layers 51 to 5k (3) is sequentially patterned to form line-shaped grooves 40 extending in one direction.

도 15를 참조하면, 상기 그루브들(40)을 통해 상기 희생막들(51~5k)을 제거한다. 이로서 상기 게이트 층간절연막들(71~7k)의 측벽과 상하부면들, 상기 게이트 절연막(10)의 측벽 및 상기 외부 절연막(38)의 측벽이 노출될 수 있다.Referring to FIG. 15, the sacrificial layers 51 to 5k are removed through the grooves 40. As a result, sidewalls and upper and lower surfaces of the gate interlayer insulating layers 71 to 7k, sidewalls of the gate insulating layer 10, and sidewalls of the outer insulating layer 38 may be exposed.

도 16을 참조하면, 이온 주입 공정을 진행하여 상기 그루브들(40)을 통해 노출된 상기 기판(1) 내에 공통 소오스 라인(CSL)을 형성한다. 도전막을 적층하여 상기 희생막들(51~5k)이 있던 영역들을 모두 채운다. 그리고 상기 그루브들(40) 안의 상기 도전막을 제거하고 상기 그루브들(40)을 제 2 매립 절연막(18)으로 채운다. 이로써 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인(USL)이 형성될 수 있다. 이온주입 공정을 진행하여 상기 활성막(14)의 상부에 드레인 영역(DR)을 형성한다. 상기 활성막(14)의 상단과 접하는 도전 패드들(40)을 형성한다. 그리고 상기 도전 패드들(40)과 상기 외부 절연막(38)을 덮는 상부 절연막(42)을 형성한다. 상기 상부 절연막(42)을 관통하여 상기 도전 패드(40)와 접하는 콘택 플러그들(44)을 형성한다. 상기 상부 절연막(42) 상에 상기 제 2 매립 절연막(18)과 교차하는 라인 형태의 비트라인들(BL)을 형성한다. Referring to FIG. 16, an ion implantation process is performed to form a common source line CSL in the substrate 1 exposed through the grooves 40. A conductive layer is stacked to fill all areas where the sacrificial layers 51 to 5k existed. Then, the conductive layer in the grooves 40 is removed, and the grooves 40 are filled with a second buried insulating layer 18. As a result, the lower selection line LSL, the word lines WL, and the upper selection line USL may be formed. An ion implantation process is performed to form a drain region DR on the active layer 14. Conductive pads 40 in contact with the upper end of the active layer 14 are formed. Then, an upper insulating layer 42 covering the conductive pads 40 and the external insulating layer 38 is formed. Contact plugs 44 are formed through the upper insulating layer 42 and in contact with the conductive pad 40. Bit lines BL having a line shape crossing the second buried insulating layer 18 are formed on the upper insulating layer 42.

도 16의 반도체 장치는 수직형 비휘발성 메모리 장치에, 구체적으로 수직형 플래쉬 메모리 장치에 해당할 수 있다. The semiconductor device of FIG. 16 may correspond to a vertical type nonvolatile memory device, specifically a vertical type flash memory device.

본 발명에 따른 반도체 장치의 제조 방법에서는 단차진 하부 구조(ST1, ST2) 상에 평탄한 상부면을 가지는 제 2 하드마스크 막(30)을 형성하고 이 위에 포토레지스트 패턴(34)을 형성하므로, 포토리소그라피 공정에서 초점 깊이에 차이에 의한 패턴 불량 형성을 방지할 수 있다. 만약 상기 단차진 구조 상에 바로 포토레지스트 패턴을 형성한다면, 정확한 패턴을 형성하기가 어렵기 때문에 최종적으로 형성된 패턴들의 크기의 산포가 크게 된다. 그러나 본 발명에서는 이러한 산포를 최소화할 수 있다. In the method of manufacturing a semiconductor device according to the present invention, since the second hardmask film 30 having a flat upper surface is formed on the stepped lower structures ST1 and ST2 and a photoresist pattern 34 is formed thereon, In the lithography process, it is possible to prevent the formation of defective patterns due to differences in focal depth. If the photoresist pattern is formed directly on the stepped structure, it is difficult to form an accurate pattern, and thus the distribution of the size of the finally formed patterns increases. However, in the present invention, such dispersion can be minimized.

또한 본 발명에 따른 반도체 장치의 제조 방법에서는 포토레지스트 패턴의 형성을 최소화하여 제조 단가를 낮출 수 있다.In addition, in the method of manufacturing a semiconductor device according to the present invention, it is possible to reduce the manufacturing cost by minimizing formation of a photoresist pattern.

또한 본 발명에 따른 반도체 장치의 제조 방법에서는 제 3 하드마스크 패턴(32a)을 제거할 때 동시에 제 1 스택(ST1)의 최상층의 식각 대상막(7j, 5j)이 제거되므로 전체 공정수를 줄일 수 있다. 이로써 공정을 단순화시킬 수 있다.
In addition, in the method of manufacturing a semiconductor device according to the present invention, when the third hard mask pattern 32a is removed, the etching target layers 7j and 5j of the uppermost layer of the first stack ST1 are simultaneously removed, so that the total number of processes can be reduced. have. This can simplify the process.

도 17은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 17 is a block diagram schematically illustrating an example of a memory card 1200 including a flash memory device according to the present invention.

도 17을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다. Referring to FIG. 17, a memory card 1200 for supporting a high-capacity data storage capability is equipped with a flash memory device 1210 according to the present invention. The memory card 1200 according to the present invention includes a memory controller 1220 that controls all data exchange between a host and the flash memory device 1210.

SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. The SRAM 1221 is used as an operating memory of the processing unit 1222. The host interface 1223 includes a data exchange protocol of a host connected to the memory card 1200. The error correction block 1224 detects and corrects an error included in data read from the multi-bit flash memory device 1210. The memory interface 1225 interfaces with the flash memory device 1210 of the present invention. The processing unit 1222 performs various control operations for data exchange of the memory controller 1220. Although not shown in the drawings, it is common knowledge in this field that the memory card 1200 according to the present invention may further be provided with a ROM (not shown) for storing code data for interfacing with a host. It is self-evident to those who have acquired it.

이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다. According to the flash memory device and memory card or memory system of the present invention, a highly reliable memory system can be provided through the flash memory device 1210 having improved erase characteristics of dummy cells. In particular, the flash memory device of the present invention may be provided in a memory system such as a semiconductor disk device (hereinafter referred to as an SSD) device that has been actively developed in recent years. In this case, a highly reliable memory system can be implemented by blocking a read error caused by the dummy cell.

도 18은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 18 is a block diagram schematically showing an information processing system 1300 in which the flash memory system 1310 according to the present invention is mounted.

도 18을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.Referring to FIG. 18, the flash memory system 1310 of the present invention is mounted on an information processing system such as a mobile device or a desktop computer. The information processing system 1300 according to the present invention includes a flash memory system 1310 and a modem 1320 electrically connected to each system bus 1360, a central processing unit 1330, a RAM 1340, and a user interface 1350. Includes. The flash memory system 1310 will be configured substantially the same as the memory system or flash memory system mentioned above. The flash memory system 1310 stores data processed by the central processing unit 1330 or data input from the outside. Here, the flash memory system 1310 described above may be configured as a semiconductor disk device (SSD). In this case, the information processing system 1300 may stably store a large amount of data in the flash memory system 1310. In addition, as reliability increases, the flash memory system 1310 can reduce resources required for error correction, and thus provides a high-speed data exchange function to the information processing system 1300. Although not shown, the information processing system 1300 according to the present invention may further include an application chipset, a camera image processor (CIS), and an input/output device. Self-evident to those who have learned.

또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
Also, the flash memory device or memory system according to the present invention may be mounted in various types of packages. For example, the flash memory device or memory system according to the present invention is PoP (Package on Package), Ball grid arrays (BGAs), Chip scale packages (CSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline( SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer- It can be packaged and mounted in the same way as Level Processed Stack Package (WSP).

Claims (10)

차례로 적층된 제 1 식각대상막들을 포함하는 제 1 스택을 형성하는 단계;
상기 제 1 스택 상에 상기 제 1 식각대상막들보다 좁은 폭을 가지는 제 2 식각대상막들을 포함하되, 상기 제 1 스택의 상부면을 일부 노출시키는 제 2 스택을 형성하는 단계;
상기 제 2 스택의 상부면 및 단부들, 그리고 상기 제 1 스택의 노출된 상부면을 덮으며 전체적으로 평탄한 상부면을 가지는 제 1 하드마스크막을 형성하는 단계;
상기 제 1 하드 마스크막 상에 상기 제 2 스택보다 넓되 상기 제 1 스택 보다는 좁은 폭의 제 2 하드마스크 패턴을 형성하는 단계;
상기 제 2 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 하드마스크막을 패터닝하여 제 1 하드마스크 패턴을 형성하고 상기 제 1 스택의 상부면을 일부 노출시키는 단계;
상기 제 2 하드마스크 패턴을 제거하는 동시에 노출된 상기 제 1 스택의 최상층의 제 1 식각대상막을 제거하는 단계;
상기 제 1 하드마스크 패턴의 크기를 줄이는 단계; 및
상기 제 1 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 스택을 식각하는 단계를 포함하는 반도체 장치의 제조 방법. Forming a first stack including sequentially stacked first etching target layers;
Forming a second stack on the first stack, including second etching target layers having a width narrower than that of the first etching target layers, and partially exposing an upper surface of the first stack;
Forming a first hard mask layer covering the upper surface and ends of the second stack and the exposed upper surface of the first stack and having an overall flat upper surface;
Forming a second hard mask pattern on the first hard mask layer that is wider than the second stack and having a narrower width than the first stack;
Forming a first hard mask pattern by patterning the first hard mask layer using the second hard mask pattern as an etch mask, and partially exposing an upper surface of the first stack;
Removing the first etch target layer of the top layer of the first stack exposed while removing the second hardmask pattern;
Reducing the size of the first hardmask pattern; And
And etching the first stack by using the first hardmask pattern as an etching mask. 제 1 항에 있어서,
상기 제 1 하드마스크 패턴의 크기를 줄이는 단계와 상기 제 1 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 스택을 식각하는 단계는 상기 제 1 스택의 최하층의 제 1 식각대상막이 식각될 때까지 반복되는 반도체 장치의 제조 방법. The method of claim 1,
Reducing the size of the first hard mask pattern and etching the first stack using the first hard mask pattern as an etching mask are repeated until the first layer to be etched on the lowermost layer of the first stack is etched. Method of manufacturing a semiconductor device to be used. 제 1 항에 있어서,
상기 제 1 식각 대상막들은 각각 차례로 적층된 제 1 희생막과 제 1 게이트 층간절연막을 포함하며,
상기 제 2 하드마스크 패턴은 상기 제 1 희생막과 상기 제 1 게이트 층간절연막에 포함된 물질을 함유하는 반도체 장치의 제조 방법. The method of claim 1,
Each of the first etching target layers includes a first sacrificial layer and a first gate interlayer insulating layer that are sequentially stacked,
The method of manufacturing a semiconductor device in which the second hardmask pattern contains a material included in the first sacrificial layer and the first gate interlayer insulating layer. 제 1 항에 있어서,
상기 제 1 하드마스크막을 형성하는 단계는,
상기 제 2 스택의 상부면 및 단부들, 그리고 상기 제 1 스택의 노출된 상부면 상에 상기 제 1 하드마스크막용 조성물을 코팅하는 단계; 및
상기 조성물을 경화시키는 단계를 포함하는 반도체 장치의 제조 방법.The method of claim 1,
The step of forming the first hard mask layer,
Coating the composition for a first hard mask layer on the top surface and ends of the second stack and the exposed top surface of the first stack; And
A method of manufacturing a semiconductor device comprising the step of curing the composition. 제 4 항에 있어서,
상기 조성물을 코팅하는 단계와 상기 조성물을 경화시키는 단계 중 적어도 하나에서 상기 조성물에 초음파를 인가하는 반도체 장치의 제조 방법.The method of claim 4,
A method of manufacturing a semiconductor device in which ultrasonic waves are applied to the composition in at least one of coating the composition and curing the composition. 제 4 항에 있어서,
상기 조성물은 제 1 고분자와 제 2 고분자를 포함하며,
상기 제 1 고분자의 중량평균 분자량은 상기 제 2 고분자의 중량평균분자량의 1. 5배 이상인 반도체 장치의 제조 방법.The method of claim 4,
The composition comprises a first polymer and a second polymer,
The weight average molecular weight of the first polymer is 1.5 times or more of the weight average molecular weight of the second polymer. 제 4 항에 있어서,
상기 조성물은 하기 화학식 1과 2의 고분자들 중 적어도 하나를 포함하며,
<화학식 1>
Figure 112013092633786-pat00005

<화학식 2>
Figure 112013092633786-pat00006

상기 화학식 1에서, 'p'는 100이상 3000 미만의 정수이고, R1은 메틸렌(methylene) 또는 아릴기(aryl group)이고, R2 및 R3는 히드록실기(hydroxyl group), 탄소수가 20 미만의 탄화수소 또는 할로겐이고, R4는 알킬기 또는 방향족 고리 화합물이며,
상기 화학식 2에서, n+m은 100 이상 3000 미만의 정수이고, R5는 메틸렌(methylene) 또는 아릴기(aryl group)이고, R6은 알킬기 또는 방향족 고리 화합물인 반도체 장치의 제조 방법. The method of claim 4,
The composition contains at least one of polymers of Formulas 1 and 2 below,
<Formula 1>
Figure 112013092633786-pat00005

<Formula 2>
Figure 112013092633786-pat00006

In Formula 1,'p' is an integer of 100 or more and less than 3000, R 1 is a methylene or aryl group, R 2 and R 3 are a hydroxyl group, and a carbon number of 20 Less than a hydrocarbon or halogen, R 4 is an alkyl group or an aromatic ring compound,
In Formula 2, n+m is an integer of 100 or more and less than 3000, R 5 is methylene or aryl group, and R 6 is an alkyl group or an aromatic ring compound. 제 7 항에 있어서,
상기 조성물은 계면활성제를 더 포함하며,
상기 계면 활성제는 음이온성, 양이온성 또는 비이온성인 반도체 장치의 제조 방법. The method of claim 7,
The composition further comprises a surfactant,
The method of manufacturing a semiconductor device wherein the surfactant is anionic, cationic or nonionic. 제 8 항에 있어서,
상기 계면활성제는 도데실벤젠설폰산 (DBS;dodecylbenzene sulfonic acid)[C12H25C6H4SO3H], 폴리옥시에틸렌(23) 라우릴 에테르(Polyoxyethylene(23) lauryl ether)[C12H25(OCH2CH2)23OH, 폴리에틸렌글리콜 소르비탄 모노라우레이트(Polyethylene glycol sorbitan monolaurate), 폴리옥시에틸렌 이소옥틸페닐 에테르(Polyoxyethylene isooctylphenyl ether)[CH3(CH2)x(OCH2CH2)yOCH2COOH x=11~13, y=3~10], 및 CF3(CF2CF2)n(CH2CH2O)yH (n=2~4)중에 선택되는 적어도 하나인 반도체 장치의 제조 방법. The method of claim 8,
The surfactant is dodecylbenzene sulfonic acid (DBS; dodecylbenzene sulfonic acid) [C12H25C6H4SO3H], polyoxyethylene (23) lauryl ether (Polyoxyethylene (23) lauryl ether) [C 12 H 25 (OCH 2 CH 2 ) 23 OH , Polyethylene glycol sorbitan monolaurate, Polyoxyethylene isooctylphenyl ether [CH 3 (CH 2 ) x (OCH 2 CH 2 ) y OCH 2 COOH x=11~13 , y=3 to 10], and CF 3 (CF 2 CF 2 ) n (CH 2 CH 2 O) y H (n=2 to 4). 제 8 항에 있어서,
상기 계면활성제는 상기 조성물의 전체 중량에 대하여 0.01~10000ppm으로 포함되는 반도체 장치의 제조 방법.

The method of claim 8,
The method of manufacturing a semiconductor device, wherein the surfactant is contained in an amount of 0.01 to 10000 ppm based on the total weight of the composition.
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