KR101248303B1 - Semiconductor device and fabricating method of thereof - Google Patents

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Abstract

본 발명은 배선 패턴을 솔더 레지스트로 도포하여 제조 공정을 단축하고, 시간 및 비용을 절감할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일례로, 제1면 및 상기 제1면의 반대면인 제2면을 갖는 솔더 레지스트층; 상기 솔더 레지스트층의 제1면에 부착된 반도체 다이; 상기 솔더 레지스트층의 내부에 형성된 배선 패턴; 및 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하고, 상기 배선 패턴은 상기 반도체 다이와 도전성 와이어로 연결되는 제 1 배선 패턴; 및 상기 반도체 다이가 안착되는 제 2 배선 패턴을 포함하는 반도체 디바이스를 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device capable of shortening the manufacturing process by applying a wiring pattern with a solder resist, and to reducing time and cost, and a method of manufacturing the same.
For example, a solder resist layer having a first surface and a second surface opposite to the first surface; A semiconductor die attached to the first surface of the solder resist layer; A wiring pattern formed in the solder resist layer; And an encapsulant for encapsulating the semiconductor die, wherein the wiring pattern comprises: a first wiring pattern connected to the semiconductor die by a conductive wire; And a second wiring pattern on which the semiconductor die is seated.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and fabricating method of thereof}Semiconductor device and fabrication method

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof.

반도체 패키지 기술에는 패키지 크기를 칩 사이즈로 줄이는 CSP(Chip Scale Package)기술이 있다. 반도체 디바이스가 고속화, 고용량화 되고 휴대폰 등 모바일 기기가 반도체 시장의 주류로 떠오름에 따라 CSP기술이 반도체 조립 공정의 주류로 부상하고 있다. 그 중 tsCSP(Thin Substrate CSP)는 서브스트레이트를 얇게 형성하여 반도체 디바이스의 크기를 줄이는 것이다. tsCSP 공정 중에는 서브스트레이트를 에칭하여 패턴을 형성하고 에폭시를 도포한 뒤, 그 위에 반도체 다이를 부착한다. 그러나, 패턴의 단차로 인해 많은 양의 에폭시가 필요하며, 그로 인해 블리드 현상이나 반도체 다이의 회전 및 기울어짐이 발생한다. 또한, 몰드 공정후 서브스트레이트의 하면을 하프 에칭하는 공정이 필요하므로, 그에 따른 시간 및 비용이 발생하게 된다.
Semiconductor package technology includes a chip scale package (CSP) technology that reduces the package size to the chip size. As semiconductor devices become faster and higher in capacity and mobile devices such as mobile phones have emerged as the mainstream of the semiconductor market, CSP technology is emerging as the mainstream of the semiconductor assembly process. Among them, thin substrate CSP (tsCSP) forms a thin substrate and reduces the size of the semiconductor device. During the tsCSP process, the substrate is etched to form a pattern, epoxy is applied, and a semiconductor die is attached thereon. However, due to the step difference in the pattern, a large amount of epoxy is required, which results in bleeding or rotation and tilting of the semiconductor die. In addition, since a process of half-etching the lower surface of the substrate after the mold process is required, time and cost are generated accordingly.

본 발명은 제조 공정을 단축하여 시간 및 비용을 절감할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
The present invention is to provide a semiconductor device and a method of manufacturing the same that can reduce the time and cost by shortening the manufacturing process.

본 발명에 의한 반도체 디바이스는 제1면 및 상기 제1면의 반대면인 제2면을 갖는 솔더 레지스트층; 상기 솔더 레지스트층의 제1면에 부착된 반도체 다이; 상기 솔더 레지스트층의 내부에 형성된 배선 패턴; 및 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하고, 상기 배선 패턴은 상기 반도체 다이와 도전성 와이어로 연결되는 제 1 배선 패턴; 및 상기 반도체 다이가 안착되는 제 2 배선 패턴을 포함한다.A semiconductor device according to the present invention comprises: a solder resist layer having a first surface and a second surface opposite to the first surface; A semiconductor die attached to the first surface of the solder resist layer; A wiring pattern formed in the solder resist layer; And an encapsulant for encapsulating the semiconductor die, wherein the wiring pattern comprises: a first wiring pattern connected to the semiconductor die by a conductive wire; And a second wiring pattern on which the semiconductor die is seated.

상기 제 1 배선 패턴은 상기 솔더 레지스트층의 제1면 및 제2면으로 노출될 수 있다. 여기서, 상기 솔더 레지스트층의 제1면으로 노출된 제 1 배선 패턴에는 제 1 도금층이 형성되고, 상기 솔더 레지스트층의 제2면으로 노출된 제 1 배선 패턴에는 제 2 도금층이 형성될 수 있다.The first wiring pattern may be exposed to the first and second surfaces of the solder resist layer. Here, a first plating layer may be formed on the first wiring pattern exposed to the first surface of the solder resist layer, and a second plating layer may be formed on the first wiring pattern exposed to the second surface of the solder resist layer.

상기 제 1 도금층에는 상기 도전성 와이어가 본딩되고, 상기 제 2 도금층에는 솔더볼이 부착될 수 있다.The conductive wire may be bonded to the first plating layer, and a solder ball may be attached to the second plating layer.

상기 제 2 배선 패턴은 상기 솔더 레지스트층의 제1면으로 노출되거나, 상기 솔더 레지스트층의 제1면 및 제2면으로 노출될 수 있다.The second wiring pattern may be exposed to the first surface of the solder resist layer or to the first and second surfaces of the solder resist layer.

상기 제 1 배선 패턴은 상기 반도체 다이의 외주연에 형성될 수 있다.The first wiring pattern may be formed on an outer circumference of the semiconductor die.

상기 제 1 배선 패턴은 상기 솔더 레지스트층의 제2면으로 돌출된 돌출부를 더 포함할 수 있다. 상기 돌출부는 상기 제 1 배선 패턴의 면적보다 넓게 형성될 수 있다.The first wiring pattern may further include a protrusion protruding from the second surface of the solder resist layer. The protrusion may be wider than the area of the first wiring pattern.

또한, 본 발명에 의한 반도체 디바이스의 제조 방법은 구리 모제를 에칭하여 몸체와 상기 몸체로부터 돌출된 제 1 배선 패턴 및 제 2 배선 패턴을 포함하는 배선 패턴을 형성하는 배선 패턴 형성 단계; 상기 배선 패턴을 덮도록 솔더 레지스트를 도포하여, 상기 몸체와 마주하는 제1면 및 상기 제1면의 반대면인 제2면을 갖는 솔더 레지스트층을 형성하는 솔더 레지스트층 형성 단계; 상기 몸체를 제거하고, 상기 제 1 배선 패턴에 제 1 도금층 및 제 2 도금층을 형성하는 도금층 형성 단계; 상기 솔더 레지스트층의 제1면에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 반도체 다이와 상기 제 1 배선 패턴을 도전성 와이어로 본딩하는 와이어 본딩 단계; 상기 반도체 다이를 인캡슐레이션하는 인캡슐레이션 단계; 및 상기 제 1 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함한다.In addition, a method of manufacturing a semiconductor device according to the present invention includes a wiring pattern forming step of etching a copper base material to form a wiring pattern including a body and a first wiring pattern and a second wiring pattern protruding from the body; A solder resist layer forming step of applying a solder resist to cover the wiring pattern to form a solder resist layer having a first surface facing the body and a second surface opposite to the first surface; A plating layer forming step of removing the body and forming a first plating layer and a second plating layer on the first wiring pattern; Attaching a semiconductor die to the first surface of the solder resist layer; A wire bonding step of bonding the semiconductor die and the first wiring pattern with conductive wires; An encapsulation step of encapsulating the semiconductor die; And a solder ball attaching step of attaching a solder ball to the first wiring pattern.

상기 솔더 레지스트층 형성 단계에서는 상기 솔더 레지스트층이 상기 배선 패턴의 표면보다 높게 형성되도록 솔더 레지스트를 도포할 수 있다.In the solder resist layer forming step, a solder resist may be applied so that the solder resist layer is formed higher than the surface of the wiring pattern.

상기 도금층 형성 단계에서는 상기 제 1 배선 패턴의 표면을 덮었던 솔더 레지스트층의 제2면의 일부를 제거할 수 있다. In the plating layer forming step, a part of the second surface of the solder resist layer that covers the surface of the first wiring pattern may be removed.

상기 도금층 형성 단계에서는 상기 솔더 레지스트층의 제2면의 외부로 노출된 제 1 배선 패턴에 제 2 도금층을 형성하고, 상기 몸체가 제거되어 외부로 노출된 제 1 배선 패턴에 제 1 도금층을 형성할 수 있다.In the plating layer forming step, the second plating layer is formed on the first wiring pattern exposed to the outside of the second surface of the solder resist layer, and the body is removed to form the first plating layer on the first wiring pattern exposed to the outside. Can be.

상기 도금층 형성 단계에서는 상기 제 2 도금층의 표면이 상기 솔더 레지스트층의 제2면과 동일 평면을 이루도록 형성할 수 있다.In the plating layer forming step, the surface of the second plating layer may be formed to be coplanar with the second surface of the solder resist layer.

또한, 본 발명에 의한 반도체 디바이스의 제조 방법은 구리 모제를 에칭하여 몸체와 상기 몸체로부터 돌출된 제 1 배선 패턴 및 제 2 배선 패턴을 포함하는 배선 패턴을 형성하는 배선 패턴 형성 단계; 상기 배선 패턴을 덮도록 솔더 레지스트를 도포하여, 상기 몸체와 마주하는 제1면 및 상기 제1면의 반대면인 제2면을 갖는 솔더 레지스트층을 형성하는 솔더 레지스트층 형성 단계; 상기 제 1 배선 패턴에 제 1 도금층을 형성하는 제 1 도금층 형성 단계; 상기 솔더 레지스트층의 제2면에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 반도체 다이와 상기 제 1 배선 패턴을 도전성 와이어로 본딩하는 와이어 본딩 단계; 상기 반도체 다이를 인캡슐레이션하는 인캡슐레이션 단계; 상기 몸체를 제거하고, 상기 제 1 도금층이 형성된 제 1 배선 패턴의 반대면에 제 2 도금층을 형성하는 제 2 도금층 형성 단계; 및 상기 제 1 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함한다.In addition, a method of manufacturing a semiconductor device according to the present invention includes a wiring pattern forming step of etching a copper base material to form a wiring pattern including a body and a first wiring pattern and a second wiring pattern protruding from the body; A solder resist layer forming step of applying a solder resist to cover the wiring pattern to form a solder resist layer having a first surface facing the body and a second surface opposite to the first surface; A first plating layer forming step of forming a first plating layer on the first wiring pattern; Attaching a semiconductor die to a second surface of the solder resist layer; A wire bonding step of bonding the semiconductor die and the first wiring pattern with conductive wires; An encapsulation step of encapsulating the semiconductor die; A second plating layer forming step of removing the body and forming a second plating layer on an opposite surface of the first wiring pattern on which the first plating layer is formed; And a solder ball attaching step of attaching a solder ball to the first wiring pattern.

상기 솔더 레지스트층 형성 단계에서는 상기 솔더 레지스트층의 제2면이 상기 배선 패턴의 표면과 동일 평면을 이루도록 솔더 레지스트를 도포할 수 있다.In the solder resist layer forming step, the solder resist may be applied such that the second surface of the solder resist layer is coplanar with the surface of the wiring pattern.

상기 제 2 도금층 형성 단계에서는 상기 솔더 레지스트층의 제1면으로부터 돌출되며, 상기 제 1 배선 패턴의 면적보다 넓은 면적을 갖는 돌출부를 형성할 수 있다. 상기 제 2 도금층 형성 단계에서는 상기 돌출부에 제 2 도금층을 형성할 수 있다.In the forming of the second plating layer, a protrusion may protrude from the first surface of the solder resist layer and have a larger area than that of the first wiring pattern. In the forming of the second plating layer, a second plating layer may be formed on the protrusion.

또한, 본 발명에 의한 반도체 디바이스의 제조 방법은 구리 모제를 에칭하여 몸체와 상기 몸체로부터 돌출된 제 1 배선 패턴 및 제 2 배선 패턴을 포함하는 배선 패턴을 형성하는 배선 패턴 형성 단계; 상기 배선 패턴을 덮도록 솔더 레지스트를 도포하여, 상기 몸체와 마주하는 제1면 및 상기 제1면의 반대면인 제2면을 갖는 솔더 레지스트층을 형성하는 솔더 레지스트층 형성 단계; 상기 몸체를 제거하고, 상기 제 1 배선 패턴에 제 1 도금층을 형성하는 제 1 도금층 형성 단계; 상기 솔더 레지스트층의 제1면에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 반도체 다이와 상기 제 1 배선 패턴을 도전성 와이어로 본딩하는 와이어 본딩 단계; 상기 반도체 다이를 인캡슐레이션하는 인캡슐레이션 단계; 상기 제 1 도금층이 형성된 제 1 배선 패턴의 반대면에 제 2 도금층을 형성하는 제 2 도금층 형성 단계; 및 상기 제 1 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함한다.In addition, a method of manufacturing a semiconductor device according to the present invention includes a wiring pattern forming step of etching a copper base material to form a wiring pattern including a body and a first wiring pattern and a second wiring pattern protruding from the body; A solder resist layer forming step of applying a solder resist to cover the wiring pattern to form a solder resist layer having a first surface facing the body and a second surface opposite to the first surface; A first plating layer forming step of removing the body and forming a first plating layer on the first wiring pattern; Attaching a semiconductor die to the first surface of the solder resist layer; A wire bonding step of bonding the semiconductor die and the first wiring pattern with conductive wires; An encapsulation step of encapsulating the semiconductor die; Forming a second plating layer on an opposite surface of the first wiring pattern on which the first plating layer is formed; And a solder ball attaching step of attaching a solder ball to the first wiring pattern.

상기 솔더 레지스트층 형성 단계에서는 상기 솔더 레지스트층이 상기 배선 패턴의 표면보다 높게 형성되도록 솔더 레지스트를 도포할 수 있다.In the solder resist layer forming step, a solder resist may be applied so that the solder resist layer is formed higher than the surface of the wiring pattern.

상기 제 1 도금층 형성 단계에서는 상기 몸체가 제거되어 외부로 노출된 제 1 배선 패턴의 표면에 제 1 도금층을 형성할 수 있다.In the forming of the first plating layer, the body may be removed to form a first plating layer on the surface of the first wiring pattern exposed to the outside.

상기 제 2 도금층 형성 단계에서는 상기 제 1 배선 패턴의 표면을 덮었던 솔더 레지스트의 제2면의 일부를 제거하고, 상기 제2면의 일부가 제거되어 외부로 노출된 제 1 배선 패턴에 제 2 도금층을 형성할 수 있다. 상기 제 2 도금층 형성 단계에서는 상기 제 2 도금층의 표면이 상기 솔더 레지스트층의 제2면과 동일 평면을 이루도록 형성할 수 있다.In the forming of the second plating layer, a portion of the second surface of the solder resist covering the surface of the first wiring pattern is removed, and a portion of the second surface is removed to expose the second wiring layer to the first wiring pattern exposed to the outside. Can be formed. In the forming of the second plating layer, the surface of the second plating layer may be formed to be coplanar with the second surface of the solder resist layer.

상기 배선 패턴 형성 단계에서는 상기 몸체로부터 돌출된 제 2 배선 패턴의 높이가 상기 제 1 배선 패턴의 높이보다 낮도록 배선 패턴을 형성할 수 있다.In the wiring pattern forming step, the wiring pattern may be formed such that the height of the second wiring pattern protruding from the body is lower than the height of the first wiring pattern.

상기 제 2 도금층 형성 단계에서는 상기 제 1 배선 패턴의 표면보다 높게 형성된 솔더 레지스트층의 제2면을 그라인딩하여 상기 제 1 배선 패턴의 표면과 상기 솔더 레지스트층의 제2면이 동일 평면을 이루도록 형성할 수 있다. 상기 도금층 형성 단계에서는 상기 솔더 레지스트층의 제2면의 외부로 노출된 제 1 배선 패턴에 제 2 도금층을 형성하고, 상기 제 2 도금층은 상기 솔더 레지스트층의 제2면의 외부로 돌출될 수 있다.
In the forming of the second plating layer, the second surface of the solder resist layer formed higher than the surface of the first wiring pattern may be ground so that the surface of the first wiring pattern and the second surface of the solder resist layer form the same plane. Can be. In the plating layer forming step, a second plating layer may be formed on the first wiring pattern exposed to the outside of the second surface of the solder resist layer, and the second plating layer may protrude out of the second surface of the solder resist layer. .

본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 구리 모제를 에칭하여 몸체와 배선 패턴을 형성하고 상기 배선 패턴에 솔더 레지스트를 도포하고 상기 몸체를 제거하여, 별도로 상기 몸체를 하프 에칭하는 공정이 필요없으므로 제조 공정을 단축하여 시간 및 비용을 절감할 수 있다. A semiconductor device and a method of manufacturing the same according to an embodiment of the present invention, a process of etching a copper base material to form a body and a wiring pattern, applying a solder resist to the wiring pattern, removing the body, and half etching the body separately. This eliminates the need for shorter manufacturing processes, saving time and money.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 배선 패턴에 솔더 레지스트를 도포하고 솔더 레지스트층 위에 반도체 다이를 부착하여 제조함으로써, 반도체 다이의 회전 및 기울어짐을 방지할 수 있다.
In addition, the semiconductor device and the method of manufacturing the same according to the embodiment of the present invention can prevent rotation and inclination of the semiconductor die by applying a solder resist to the wiring pattern and attaching the semiconductor die on the solder resist layer.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3a 내지 3h는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 4i는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 5j 및 도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
2 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention.
3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
4A to 4I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
5A to 5J and 6A to 6D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 솔더 레지스트층(110), 배선 패턴(120), 도금층(130), 반도체 다이(140), 도전성 와이어(150), 인캡슐란트(160) 및 솔더볼(170)을 포함한다.Referring to FIG. 1, a semiconductor device 100 according to an embodiment of the present invention may include a solder resist layer 110, a wiring pattern 120, a plating layer 130, a semiconductor die 140, a conductive wire 150, The encapsulant 160 and the solder ball 170 are included.

상기 솔더 레지스트층(110)은 평평한 제1면(111) 및 상기 제1면(111)의 반대면으로 평평한 제2면(112)을 갖는다. 상기 솔더 레지스트층(110)의 내부에는 다수의 배선 패턴(120)이 형성되어 있다. 또한, 상기 제1면(111)에는 반도체 다이(120)가 안착될 수 있다. 또한, 상기 솔더 레지스트층(110)은 일반적으로 인쇄회로기판에 형성된 배선 패턴을 보호하기 위해서, 배선패턴을 덮도록 형성된 솔더 레지스트와 동일한 물질이다. 이러한, 솔더 레지스트층(110)은 polyimide(PI), Benzo Cyclo Butene(BCB), Poly Benz Oxazole(PBO) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 종류를 한정하는 것은 아니다.The solder resist layer 110 has a flat first surface 111 and a second surface 112 flat to the opposite surface of the first surface 111. A plurality of wiring patterns 120 are formed in the solder resist layer 110. In addition, the semiconductor die 120 may be seated on the first surface 111. In addition, the solder resist layer 110 is generally made of the same material as the solder resist formed to cover the wiring pattern in order to protect the wiring pattern formed on the printed circuit board. The solder resist layer 110 may be formed of polyimide (PI), Benzo Cyclo Butene (BCB), Poly Benz Oxazole (PBO), or an equivalent thereof, but is not limited thereto.

상기 배선 패턴(120)은 상기 솔더 레지스트층(110)의 내부에 형성된다. 상기 배선 패턴(120)은 제 1 배선 패턴(121) 및 제 2 배선 패턴(122)을 포함한다. 상기 배선 패턴(120)은 도전성 물질, 예를 들어 구리로 형성될 수 있으나, 본 발명에서 그 물질을 한정하는 것은 아니다.The wiring pattern 120 is formed in the solder resist layer 110. The wiring pattern 120 includes a first wiring pattern 121 and a second wiring pattern 122. The wiring pattern 120 may be formed of a conductive material, for example, copper, but the material is not limited thereto.

상기 제 1 배선 패턴(121)은 상기 솔더 레지스트층(110)의 제1면(111) 및 제2면(112)으로 노출된다. 상기 제 1 배선 패턴(121)에는 도금층(130)에 형성되어 반도체 다이(140) 및 솔더볼(170)과 전기적으로 연결될 수 있다. 즉, 상기 제 1 배선 패턴(121)의 상부에 형성된 제 1 도금층(131)은 반도체 다이(140)와 전기적으로 연결되고, 하부에 형성된 제 2 도금층(132)은 솔더볼(170)과 전기적으로 연결된다. 따라서, 상기 제 1 배선 패턴(121)은 상기 제 2 배선 패턴(122)보다 두껍게 형성될 수 있다. 또한, 상기 제 1 배선 패턴(121)은 상기 솔더 레지스트층(110)의 가장자리에 형성될 수 있다. 자세히 설명하면, 상기 제 1 배선 패턴(121)은 상기 솔더 레지스트층(110)에 안착된 반도체 다이(140)의 외주연에 형성되어, 상기 반도체 다이(140)와 도전성 와이어(150)를 통해 전기적으로 연결될 수 있다.The first wiring pattern 121 is exposed to the first surface 111 and the second surface 112 of the solder resist layer 110. The first wiring pattern 121 may be formed on the plating layer 130 to be electrically connected to the semiconductor die 140 and the solder ball 170. That is, the first plating layer 131 formed on the first wiring pattern 121 is electrically connected to the semiconductor die 140, and the second plating layer 132 formed on the lower portion is electrically connected to the solder ball 170. do. Therefore, the first wiring pattern 121 may be formed thicker than the second wiring pattern 122. In addition, the first wiring pattern 121 may be formed at an edge of the solder resist layer 110. In detail, the first wiring pattern 121 is formed at an outer circumference of the semiconductor die 140 seated on the solder resist layer 110, and electrically formed through the semiconductor die 140 and the conductive wire 150. Can be connected.

상기 제 2 배선 패턴(122)은 상기 솔더 레지스트층(110)의 제1면(111)으로 노출된다. 상기 제 2 배선 패턴(122)은 상기 제 1 배선 패턴(121)으로부터 연장되어 형성될 수 있다. 또한, 상기 제 2 배선 패턴(122)은 상기 제 1 배선 패턴(121)과 연결되지 않고 별도로 형성될 수도 있다. 상기 제 2 배선 패턴(122)의 상부에는 반도체 다이(140)가 안착된다. 즉, 상기 제 2 배선 패턴(122)은 상기 반도체 다이(140)가 안정되게 안착될 수 있도록 지지해주는 역할을 한다.The second wiring pattern 122 is exposed to the first surface 111 of the solder resist layer 110. The second wiring pattern 122 may be formed to extend from the first wiring pattern 121. In addition, the second wiring pattern 122 may be formed separately without being connected to the first wiring pattern 121. The semiconductor die 140 is seated on the second wiring pattern 122. That is, the second wiring pattern 122 serves to support the semiconductor die 140 to be stably seated.

상기 도금층(130)은 상기 제 1 배선 패턴(121)에 형성된다. 자세히 설명하면 상기 솔더 레지스트층(110)의 제1면(111) 및 제2면(112)으로 노출된 제 1 배선 패턴(121)에 형성된다. 상기 도금층(130)은 제 1 도금층(131) 및 제 2 도금층(132)을 포함한다.The plating layer 130 is formed on the first wiring pattern 121. In detail, the first wiring pattern 121 is formed on the first surface 111 and the second surface 112 of the solder resist layer 110. The plating layer 130 includes a first plating layer 131 and a second plating layer 132.

상기 제 1 도금층(131)은 상기 솔더 레지스트층(110)의 제1면(111)으로 노출된 제 1 배선 패턴(121)에 형성된다. 상기 제 1 도금층(131)에는 도전성 와이어(150)가 본딩되어, 상기 제 1 배선 패턴(121)과 반도체 다이(140)를 전기적으로 연결시킨다. 또한, 상기 제 1 도금층(131)은 상기 솔더 레지스트층(110)의 제1면(111)으로 돌출되게 형성된다. 상기 제 1 도금층(131)은 Au, Ag, Au/Ni 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.The first plating layer 131 is formed on the first wiring pattern 121 exposed to the first surface 111 of the solder resist layer 110. A conductive wire 150 is bonded to the first plating layer 131 to electrically connect the first wiring pattern 121 and the semiconductor die 140. In addition, the first plating layer 131 is formed to protrude to the first surface 111 of the solder resist layer 110. The first plating layer 131 may be formed of Au, Ag, Au / Ni or an equivalent thereof, but the material of the first plating layer 131 is not limited thereto.

상기 제 2 도금층(132)은 상기 솔더 레지스트층(110)의 제2면(112)으로 노출된 제 1 배선 패턴(121)에 형성된다. 상기 제 2 도금층(132)에는 솔더볼(170)이 연결되어, 상기 제 1 배선 패턴(121)과 연결된 반도체 다이(140)를 외부 회로와 전기적으로 연결시킨다. 또한, 상기 제 2 도금층(132)은 상기 솔더 레지스트층(110)의 내부에 형성되어, 그 표면이 솔더 레지스트층(110)의 제2면(112)과 동일한 평면을 이룬다. 상기 제 2 도금층(132)은 Au, Ag, Au/Ni, Sn, Sn/Pb 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. The second plating layer 132 is formed on the first wiring pattern 121 exposed to the second surface 112 of the solder resist layer 110. A solder ball 170 is connected to the second plating layer 132 to electrically connect the semiconductor die 140 connected to the first wiring pattern 121 to an external circuit. In addition, the second plating layer 132 is formed in the solder resist layer 110, and the surface thereof forms the same plane as the second surface 112 of the solder resist layer 110. The second plating layer 132 may be formed of Au, Ag, Au / Ni, Sn, Sn / Pb or an equivalent thereof, but the material of the second plating layer 132 is not limited thereto.

상기 반도체 다이(140)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 반도체 다이(140)는 상기 제 2 배선 패턴(122)의 상부에 안착되며, 상기 솔더 레지스트층(110)의 제1면(111)에 부착된다. 여기서, 상기 반도체 다이(140)는 상기 솔더 레지스트층(110)에 접착 부재(10)로 부착된다. 상기 접착 부재(10)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다. 상기 반도체 다이(140)의 상면에는 다수의 본드 패드(미도시)가 형성되어 있다. 상기 본드 패드에는 도전성 와이어(150)가 본딩되어 상기 제 1 배선 패턴(121)과 반도체 다이(140)를 전기적으로 연결시킨다. The semiconductor die 140 is basically made of a silicon material, and a plurality of semiconductor elements are formed therein. The semiconductor die 140 is mounted on the second wiring pattern 122 and attached to the first surface 111 of the solder resist layer 110. Here, the semiconductor die 140 is attached to the solder resist layer 110 with an adhesive member 10. The adhesive member 10 may be any one selected from a general liquid epoxy adhesive, an adhesive film, an adhesive tape, and an equivalent thereof, but is not limited thereto. A plurality of bond pads (not shown) are formed on an upper surface of the semiconductor die 140. A conductive wire 150 is bonded to the bond pad to electrically connect the first wiring pattern 121 and the semiconductor die 140.

상기 도전성 와이어(150)는 다수개가 형성될 수 있으며, 상기 반도체 다이 (140)와 상기 제 1 배선 패턴(121)을 전기적으로 연결시키는 역할을 한다. 상기 도전성 와이어(150)의 일측은 상기 반도체 다이(140)의 본드 패드에 연결되고, 타측은 상기 제 1 배선 패턴(121)에 연결된다. 여기서, 상기 도전성 와이어(150)는 상기 제 1 배선 패턴(121)에 형성된 제 1 도금층(131)에 본딩된다. 상기 도전성 와이어(150)는 Au, Ag, Au/Ni, Cu 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.A plurality of conductive wires 150 may be formed, and serves to electrically connect the semiconductor die 140 and the first wiring pattern 121. One side of the conductive wire 150 is connected to the bond pad of the semiconductor die 140, and the other side is connected to the first wiring pattern 121. Here, the conductive wire 150 is bonded to the first plating layer 131 formed on the first wiring pattern 121. The conductive wire 150 may be formed of Au, Ag, Au / Ni, Cu, or equivalents thereof, but the material is not limited thereto.

상기 인캡슐란트(160)는 상기 솔더 레지스트층(110)의 상부에서 상기 반도체 다이(140) 및 도전성 와이어(150)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 상기 인캡슐란트(160)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다.The encapsulant 160 encapsulates the semiconductor die 140 and the conductive wire 150 at the top of the solder resist layer 110 to protect them from the external environment. The encapsulant 160 uses an electrical insulating material, and is generally formed of an epoxy resin.

상기 솔더볼(170)은 상기 제 1 배선 패턴(121)에 형성된 제 2 도금층(132)에 부착된다. 이러한 솔더볼(170)은 반도체 다이(140)와 외부 회로 간의 전기적 신호 전달 역할을 한다. 상기 솔더볼(170)은 Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 솔더볼(170)의 재질을 한정하는 것은 아니다.
The solder ball 170 is attached to the second plating layer 132 formed on the first wiring pattern 121. The solder ball 170 serves to transfer electrical signals between the semiconductor die 140 and an external circuit. The solder ball 170 is Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn and One of the equivalents may be formed, but the material of the solder ball 170 is not limited thereto.

도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다. 도 2에 도시된 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.2 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention. The semiconductor device 200 shown in Fig. 2 is substantially similar to the semiconductor device 100 shown in Fig. Therefore, the difference will be mainly described here.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 솔더 레지스트층(210), 배선 패턴(220), 도금층(230), 반도체 다이(140), 도전성 와이어(150), 인캡슐란트(160) 및 솔더볼(170)을 포함한다.2, a semiconductor device 200 according to another embodiment of the present invention may include a solder resist layer 210, a wiring pattern 220, a plating layer 230, a semiconductor die 140, a conductive wire 150, The encapsulant 160 and the solder ball 170 are included.

상기 솔더 레지스트층(210)은 평평한 제1면(211) 및 상기 제1면(211)의 반대면으로 평평한 제2면(212)을 갖는다. 상기 솔더 레지스트층(210)은 상기에서 설명한 바와 동일하므로 상세한 설명은 생략하기로 한다.The solder resist layer 210 has a flat first surface 211 and a second surface 212 that is flat to the opposite surface of the first surface 211. Since the solder resist layer 210 is the same as described above, a detailed description thereof will be omitted.

상기 배선 패턴(220)은 상기 솔더 레지스트층(210)의 내부에 형성된다. 상기 배선 패턴(220)은 제 1 배선 패턴(221) 및 제 2 배선 패턴(222)을 포함한다. 상기 배선 패턴(220)은 도전성 물질, 예를 들어 구리로 형성될 수 있으나, 본 발명에서 그 물질을 한정하는 것은 아니다.The wiring pattern 220 is formed in the solder resist layer 210. The wiring pattern 220 includes a first wiring pattern 221 and a second wiring pattern 222. The wiring pattern 220 may be formed of a conductive material, for example, copper, but the material is not limited thereto.

상기 제 1 배선 패턴(221)은 상기 솔더 레지스트층(210)의 제1면(211) 및 제2면(212)으로 노출된다. 상기 제 1 배선 패턴(221)에는 도금층(230)에 형성되어 반도체 다이(140) 및 솔더볼(170)과 전기적으로 연결될 수 있다. 또한, 상기 솔더 레지스트층(210)의 제2면(212)으로 노출된 제 1 배선 패턴(221)에는 돌출부(221a)가 형성된다. 상기 돌출부(221a)는 상기 솔더 레지스트층(210)의 제2면(212)으로 돌출되며, 상기 솔더 레지스트층(210)의 내부에 형성된 제 1 배선 패턴(221)의 면적보다 더 넓게 형성된다. 또한, 상기 제 2 배선 패턴(222)은 상기 솔더 레지스트층(210)의 제1면(211) 및 제2면(212)으로 노출된다. The first wiring pattern 221 is exposed to the first surface 211 and the second surface 212 of the solder resist layer 210. The first wiring pattern 221 may be formed on the plating layer 230 to be electrically connected to the semiconductor die 140 and the solder ball 170. In addition, the protrusion 221a is formed on the first wiring pattern 221 exposed to the second surface 212 of the solder resist layer 210. The protrusion 221a protrudes to the second surface 212 of the solder resist layer 210 and is formed to be wider than the area of the first wiring pattern 221 formed in the solder resist layer 210. In addition, the second wiring pattern 222 is exposed to the first surface 211 and the second surface 212 of the solder resist layer 210.

상기 도금층(230)은 상기 제 1 배선 패턴(221)에 형성된다. 자세히 설명하면 상기 솔더 레지스트층(210)의 제1면(211) 및 제2면(212)으로 노출된 제 1 배선 패턴(221)에 형성된다. 상기 도금층(230)은 제 1 도금층(231) 및 제 2 도금층(232)을 포함한다.The plating layer 230 is formed on the first wiring pattern 221. In detail, the first wiring pattern 221 is formed on the first surface 211 and the second surface 212 of the solder resist layer 210. The plating layer 230 includes a first plating layer 231 and a second plating layer 232.

상기 제 2 도금층(232)은 상기 솔더 레지스트층(210)의 제2면(212)으로 노출된 제 1 배선 패턴(221)의 돌출부(221a)에 형성된다. 따라서, 상기 제 2 도금층(232)은 상기 돌출부(221a)와 동일한 크기로 형성되어, 상기 제 1 도금층(231)보다 그 면적이 크게 형성된다. 상기 제 2 도금층(232)에는 솔더볼(170)이 연결되어, 상기 제 1 배선 패턴(221)과 연결된 반도체 다이(140)를 외부 회로와 전기적으로 연결시킨다. 또한, 상기 제 2 도금층(232)은 상기 제 1 배선 패턴(221)의 돌출부(221a)에 형성되므로, 상기 솔더 레지스트층(210)의 제2면(212)으로부터 돌출되게 형성된다.
The second plating layer 232 is formed on the protrusion 221a of the first wiring pattern 221 exposed to the second surface 212 of the solder resist layer 210. Therefore, the second plating layer 232 is formed to have the same size as the protrusion 221a, and the area of the second plating layer 232 is larger than that of the first plating layer 231. A solder ball 170 is connected to the second plating layer 232 to electrically connect the semiconductor die 140 connected to the first wiring pattern 221 with an external circuit. In addition, since the second plating layer 232 is formed on the protrusion 221a of the first wiring pattern 221, the second plating layer 232 is formed to protrude from the second surface 212 of the solder resist layer 210.

다음은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기로 한다.Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.

도 3a 내지 3h는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 배선 패턴 형성 단계, 솔더 레지스트층 형성 단계, 도금층 형성 단계, 반도체 다이 부착 단계, 와이어 본딩 단계, 인캡슐레이션 단계 및 솔더볼 부착 단계를 포함한다. 이하에서는 상기 반도체 디바이스의 제조 방법을 도 3a 내지 도 3h를 참조하여 설명하기로 한다.
3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. A method of manufacturing a semiconductor device according to an embodiment of the present invention includes a wiring pattern forming step, a solder resist layer forming step, a plating layer forming step, a semiconductor die attaching step, a wire bonding step, an encapsulation step, and a solder ball attaching step. Hereinafter, a method of manufacturing the semiconductor device will be described with reference to FIGS. 3A to 3H.

도 3a 및 도 3b에 도시된 바와 같이, 배선 패턴 형성 단계에서는 먼저 구리로 형성되며 평평한 상면 및 상기 상면의 반대면인 하면을 갖는 구리 모제(120')를 준비한다. 그리고 나서, 상기 구리 모제(120')의 상면에 마스크 패턴을 형성하고, 노광, 현상, 에칭 공정을 거쳐서 배선 패턴(120)을 형성한다. 여기서, 상기 구리 모제(120')는 에칭되어 몸체(120a)와 상기 몸체(120a)로부터 돌출된 배선 패턴(120)으로 이루어진다. 상기 배선 패턴(120)은 제 1 배선 패턴(121)과 제 2 배선 패턴(122)을 포함한다. 상기 제 1 배선 패턴(121)은 나중에 반도체 다이(140)와 도전성 와이어(150)로 연결되고, 상기 제 2 배선 패턴(122)에는 반도체 다이(140)가 안착된다.As shown in FIGS. 3A and 3B, in the wiring pattern forming step, a copper base 120 ′ having a flat upper surface and a lower surface opposite to the upper surface is prepared. Then, a mask pattern is formed on the upper surface of the copper base material 120 ', and the wiring pattern 120 is formed through an exposure, development, and etching process. Here, the copper base material 120 'is etched to include a body 120a and a wiring pattern 120 protruding from the body 120a. The wiring pattern 120 includes a first wiring pattern 121 and a second wiring pattern 122. The first wiring pattern 121 is later connected to the semiconductor die 140 and the conductive wire 150, and the semiconductor die 140 is seated on the second wiring pattern 122.

도 3c에 도시된 바와 같이, 솔더 레지스트층 형성 단계에서는 상기 배선 패턴(120)을 덮도록 상기 몸체 위에 솔더 레지스트를 도포하여 솔더 레지스트층(110)을 형성한다. 이때, 상기 솔더 레지스트층(110)이 배선 패턴(120)의 표면을 덮도록 솔더 레지스트를 도포한다. 즉, 상기 솔더 레지스트층(110)은 배선 패턴(120)의 표면보다 몸체(120a)로부터 높게 형성된다. 상기 솔더 레지스트층(110)은 상기 몸체(120a)와 마주하는 제1면(111) 및 상기 제1면(111)의 반대면으로 상기 배선 패턴(120)의 표면보다 높게 형성된 제2면(112)을 포함한다. As shown in FIG. 3C, in the solder resist layer forming step, the solder resist layer is coated on the body to cover the wiring pattern 120 to form the solder resist layer 110. In this case, a solder resist is coated so that the solder resist layer 110 covers the surface of the wiring pattern 120. That is, the solder resist layer 110 is formed higher from the body 120a than the surface of the wiring pattern 120. The solder resist layer 110 has a first surface 111 facing the body 120a and a second surface 112 formed higher than the surface of the wiring pattern 120 on the opposite surface of the first surface 111. ).

도 3d에 도시된 바와 같이, 도금층 형성 단계에서는 먼저 에칭 등과 같은 공정을 거쳐서 상기 몸체(120a)를 제거한다. 그리고 나서, 상기 제 1 배선 패턴(121)의 표면을 덮는 솔더 레지스트층(110)의 제2면(112)을 일부 에칭하여 홈(110a)을 형성하고, 상기 홈(110a)을 통해 상기 제 1 배선 패턴(121)이 외부로 노출되도록 한다. 즉, 상기 솔더 레지스트층(110)을 제 1 배선 패턴(121)과 동일한 크기로 에칭하여 상기 홈(110a)을 형성하고, 상기 제 1 배선 패턴(121)이 상기 홈(110a)을 통해서 상기 솔더 레지스트층(110)의 외부로 노출되게 한다. 도 3d에서는 도 3c에서 도시된 솔더 레지스트층(110)이 180도 회전되어, 몸체(120a)와 마주하였던 제1면(111)이 위를 향하고 제2면(112)이 아래를 향하게 도시되어 있다. As shown in FIG. 3D, in the plating layer forming step, the body 120a is first removed through a process such as etching. Then, the second surface 112 of the solder resist layer 110 covering the surface of the first wiring pattern 121 is partially etched to form a groove 110a, and the first through the groove 110a. The wiring pattern 121 is exposed to the outside. That is, the solder resist layer 110 is etched to the same size as the first wiring pattern 121 to form the groove 110a, and the first wiring pattern 121 is soldered through the groove 110a. It is exposed to the outside of the resist layer 110. In FIG. 3D, the solder resist layer 110 shown in FIG. 3C is rotated by 180 degrees, with the first surface 111 facing the body 120a facing up and the second surface 112 facing downward. .

다음으로 도 3e에 도시된 바와 같이, 상기 솔더 레지스트층(110)의 외부로 노출된 제 1 배선 패턴(121)에 도금층(130)을 형성한다. 상기 솔더 레지스트층(110)의 제1면(111)으로 노출된 제 1 배선 패턴(121)에는 제 1 도금층(131)을 형성하고, 제2면(112)으로 노출된 제 1 배선 패턴(121)에는 제 2 도금층(132)을 형성한다. 이때, 상기 제 1 도금층(131) 및 제 2 도금층(132)은 상기 제 1 배선 패턴(121)의 면적과 동일한 면적을 갖도록 형성된다. 상기 제 1 도금층(131)은 상기 솔더 레지스트(110)의 제1면(111)의 외부로 돌출된다. 또한, 상기 제 2 도금층(132)은 상기 솔더 레지스트층(110)에 형성된 홈(110a)에 형성되어 상기 솔더 레지스트층(110)의 외부로 돌출되지 않는다. 즉, 상기 제 2 도금층(132)은 상기 홈(110a)에 형성되어 상기 솔더 레지스트층(110)의 제2면(112)과 동일한 평면을 이루게 된다. 여기서, 상기 제2면(112)에 프레임(미도시)을 부착하여 다음 공정으로 이동시킬 수 있다. 상기 구리 모제(120')는 몸체(120a)가 제거되고 배선 패턴(120)만 남은 상태이고, 상기 배선 패턴(120)의 두께는 상대적으로 얇기 때문에 컨트롤이 쉽지 않다. 그러나, 상기 제2면(112)에 프레임을 부착함으로써, 컨트롤을 용이하게 할 수 있다. 또한, 상기 프레임은 얇은 배선 패턴(120)으로 인해 발생되는 워 페이지 현상을 개선할 수 있다. 상기 프레임은 쉽게 제거가 가능한 구조로 형성되며, 솔더볼 부착 단계 전에 제거할 수 있다.Next, as shown in FIG. 3E, the plating layer 130 is formed on the first wiring pattern 121 exposed to the outside of the solder resist layer 110. A first plating layer 131 is formed on the first wiring pattern 121 exposed to the first surface 111 of the solder resist layer 110, and the first wiring pattern 121 exposed to the second surface 112. ) Forms a second plating layer 132. In this case, the first plating layer 131 and the second plating layer 132 are formed to have the same area as that of the first wiring pattern 121. The first plating layer 131 protrudes out of the first surface 111 of the solder resist 110. In addition, the second plating layer 132 is formed in the groove 110a formed in the solder resist layer 110 and does not protrude out of the solder resist layer 110. That is, the second plating layer 132 is formed in the groove 110a to form the same plane as the second surface 112 of the solder resist layer 110. Here, a frame (not shown) may be attached to the second surface 112 to move to the next process. The copper base 120 ′ is in a state in which the body 120 a is removed and only the wiring pattern 120 remains, and the thickness of the wiring pattern 120 is relatively thin, so that it is not easy to control. However, by attaching a frame to the second surface 112, control can be facilitated. In addition, the frame may improve the warpage phenomenon caused by the thin wiring pattern 120. The frame is formed of a structure that can be easily removed and can be removed before the solder ball attaching step.

도 3f에 도시된 바와 같이, 반도체 다이 부착 단계 및 와이어 본딩 단계에서는 상기 솔더 레지스트층(110)의 제1면(111)에 반도체 다이(140)를 부착하고 나서, 상기 반도체 다이(140)와 제 1 배선 패턴(121)을 도전성 와이어(150)로 본딩하여 전기적으로 연결시킨다. 상기 반도체 다이(140)는 상기 제 2 배선 패턴(122)의 상부에 안착되고, 접착 부재(10)에 의해 부착된다. 또한, 상기 도전성 와이어(150)는 상기 반도체 다이(140)의 본드 패드(미도시) 및 상기 제 1 배선 패턴(121)의 제 1 도금층(131)에 본딩되어, 상기 반도체 다이(140) 및 제 1 배선 패턴(121)을 전기적으로 연결시킨다. 한편, 상기 반도체 다이 부착 단계에서 상기와 같은 솔더 레지스트층(110)을 형성하지 않고 상기 배선 패턴(120)에 직접 반도체 다이를 부착하려면 상기 배선 패턴(120) 사이에 에폭시를 주입하고 나서 반도체 다이(140)를 부착하게 된다. 그러나, 이러한 에폭시에 의해 상기 반도체 다이(140)의 회전 및 기울어짐이 발생할 수 있다.As shown in FIG. 3F, the semiconductor die 140 is attached to the first surface 111 of the solder resist layer 110 in the semiconductor die attaching step and the wire bonding step. 1 The wiring patterns 121 are bonded to the conductive wires 150 to be electrically connected to each other. The semiconductor die 140 is seated on the second wiring pattern 122 and attached by the adhesive member 10. In addition, the conductive wire 150 is bonded to the bond pad (not shown) of the semiconductor die 140 and the first plating layer 131 of the first wiring pattern 121, so that the semiconductor die 140 and the first conductive wire 150 are bonded to each other. 1 The wiring pattern 121 is electrically connected. Meanwhile, in order to attach the semiconductor die directly to the wiring pattern 120 without forming the solder resist layer 110 as described above, the epoxy die is injected between the wiring patterns 120 and then the semiconductor die ( 140). However, the epoxy may cause rotation and tilting of the semiconductor die 140.

도 3g에 도시된 바와 같이, 인캡슐레이션 단계에서는 상기 반도체 다이(140) 및 도전성 와이어(150)를 인캡슐란트(160)로 인캡슐레이션(encapsulation)한다. 상기 인캡슐란트(160)는 상기 솔더 레지스트층(110)의 상부에 부착된 반도체 다이(140)와 상기 반도체 다이(140)를 제 1 배선 패턴(121)에 연결시키는 도전성 와이어(150)를 인캡슐레이션하여 이들을 외부 환경으로부터 보호한다. As shown in FIG. 3G, in the encapsulation step, the semiconductor die 140 and the conductive wire 150 are encapsulated into the encapsulant 160. The encapsulant 160 may include a semiconductor die 140 attached to an upper portion of the solder resist layer 110 and a conductive wire 150 connecting the semiconductor die 140 to the first wiring pattern 121. Encapsulation protects them from the external environment.

도 3h에 도시된 바와 같이, 솔더볼 부착 단계에서는 상기 제 1 배선 패턴(121)에 형성된 제 2 도금층(132)에 솔더볼(170)을 부착하여 본 발명의 일 실시예에 따른 반도체 디바이스(100)를 완성한다. As shown in FIG. 3H, in the attaching the solder ball, the solder ball 170 is attached to the second plating layer 132 formed on the first wiring pattern 121 to form the semiconductor device 100 according to an embodiment of the present invention. Complete

상기와 같은 제조 방법으로 형성된 반도체 디바이스(100)는 솔더 레지스트층(110), 배선 패턴(120), 도금층(130), 반도체 다이(140), 도전성 와이어(150), 인캡슐란트(160) 및 솔더볼(170)을 포함한다.
The semiconductor device 100 formed by the above-described manufacturing method includes the solder resist layer 110, the wiring pattern 120, the plating layer 130, the semiconductor die 140, the conductive wire 150, the encapsulant 160, and the like. The solder ball 170 is included.

이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 구리 모제(120')를 에칭하여 몸체(120a)와 배선 패턴(120)을 형성하고, 상기 배선 패턴(120)에 솔더 레지스트를 도포하고 몸체(120a)를 제거하므로 별도의 몸체 하프 에칭 공정이 필요하지 않게 된다. 따라서, 제조 공정을 단축하여 시간 및 비용을 절감할 수 있다.As described above, in the method of manufacturing the semiconductor device 100 according to the exemplary embodiment of the present invention, the copper base 120 'is etched to form the body 120a and the wiring pattern 120, and the wiring pattern 120 is formed on the substrate 120a. Since the solder resist is applied and the body 120a is removed, a separate body half etching process is not necessary. Therefore, it is possible to shorten the manufacturing process and save time and money.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 배선 패턴(120)에 솔더 레지스트를 도포하고 솔더 레지스트층(110) 위에 반도체 다이(140)를 부착하여 제조함으로써, 반도체 다이(140)의 회전(rotation) 및 기울어짐(tilt)을 방지할 수 있다.
In addition, in the method of manufacturing the semiconductor device 100 according to the exemplary embodiment of the present invention, a semiconductor die is formed by applying a solder resist to the wiring pattern 120 and attaching the semiconductor die 140 to the solder resist layer 110. Rotation and tilt of the 140 may be prevented.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기로 한다.Next, a method of manufacturing a semiconductor device according to another embodiment of the present invention will be described.

도 4a 내지 4i는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 배선 패턴 형성 단계, 솔더 레지스트층 형성 단계, 제 1 도금층 형성 단계, 반도체 다이 부착 단계, 와이어 본딩 단계, 인캡슐레이션 단계, 제 2 도금층 형성 단계 및 솔더볼 부착 단계를 포함한다. 이하에서는 상기 반도체 디바이스의 제조 방법을 도 4a 내지 4i를 참조하여 설명하기로 한다.
4A to 4I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention. In another embodiment, a method of manufacturing a semiconductor device includes: forming a wiring pattern, forming a solder resist layer, forming a first plating layer, attaching a semiconductor die, attaching a wire, encapsulating, and forming a second plating layer. And a solder ball attaching step. Hereinafter, a method of manufacturing the semiconductor device will be described with reference to FIGS. 4A to 4I.

도 4a 및 도 4b에 도시된 바와 같이, 배선 패턴 형성 단계에서는 먼저 구리로 형성되며 평평한 상면 및 상기 상면의 반대면인 하면을 갖는 구리 모제(220')를 준비한다. 그리고 나서, 상기 구리 모제(220')의 상면에 마스크 패턴을 형성하고, 노광, 현상, 에칭 공정을 거쳐서 배선 패턴(220)을 형성한다. 여기서, 상기 구리 모제(220')는 에칭되어 몸체(220a)와 상기 몸체(220a)로부터 돌출된 배선 패턴(220)으로 이루어진다. 상기 배선 패턴(220)은 제 1 배선 패턴(221)과 제 2 배선 패턴(222)을 포함한다. 상기 제 1 배선 패턴(221)은 나중에 반도체 다이(140)와 도전성 와이어(150)로 연결되고, 상기 제 2 배선 패턴(222)에는 반도체 다이(140)가 안착된다.As shown in FIGS. 4A and 4B, in the wiring pattern forming step, a copper matrix 220 ′ having a flat upper surface and a lower surface opposite to the upper surface is prepared. Then, a mask pattern is formed on the upper surface of the copper base material 220 ', and the wiring pattern 220 is formed through an exposure, development, and etching process. Here, the copper base material 220 'is etched to include a body 220a and a wiring pattern 220 protruding from the body 220a. The wiring pattern 220 includes a first wiring pattern 221 and a second wiring pattern 222. The first wiring pattern 221 is later connected to the semiconductor die 140 and the conductive wire 150, and the semiconductor die 140 is seated on the second wiring pattern 222.

도 4c에 도시된 바와 같이, 솔더 레지스트층 형성 단계에서는 상기 배선 패턴(220)을 덮도록 상기 몸체(220a) 위에 솔더 레지스트를 도포하여 솔더 레지스트층(210)을 형성한다. 이때, 상기 솔더 레지스트층(210)이 배선 패턴(220)의 표면과 동일 평면을 이루도록 솔더 레지스트를 도포한다. 즉, 상기 배선 패턴(220)은 상기 솔더 레지스트층(210)의 외부로 노출된다. 상기 솔더 레지스트층(210)은 상기 배선 패턴(220)과 동일 평면을 이루는 제1면(211) 및 상기 몸체(210a)와 마주하는 제2면(212)을 포함한다. As shown in FIG. 4C, in the solder resist layer forming step, a solder resist is coated on the body 220a to cover the wiring pattern 220 to form a solder resist layer 210. At this time, the solder resist layer 210 is applied to the solder resist so as to be coplanar with the surface of the wiring pattern 220. That is, the wiring pattern 220 is exposed to the outside of the solder resist layer 210. The solder resist layer 210 may include a first surface 211 forming the same plane as the wiring pattern 220 and a second surface 212 facing the body 210a.

도 4d에 도시된 바와 같이, 제 1 도금층 형성 단계에서는 상기 솔더 레지스트층(210)의 외부로 노출된 제 1 배선 패턴(221)에 제 1 도금층(231)을 형성한다. 즉, 상기 솔더 레지스트층(210)의 제1면(211)으로 노출된 제 1 배선 패턴(221)에는 제 1 도금층(231)을 형성한다. 이때, 상기 제 1 도금층(231)은 상기 제 1 배선 패턴(221)의 면적과 동일한 면적을 갖도록 형성된다. 상기 제 1 도금층(231)은 상기 솔더 레지스트층(210)의 제1면(211)의 외부로 돌출된다. As shown in FIG. 4D, in the first plating layer forming step, the first plating layer 231 is formed on the first wiring pattern 221 exposed to the outside of the solder resist layer 210. That is, the first plating layer 231 is formed on the first wiring pattern 221 exposed on the first surface 211 of the solder resist layer 210. In this case, the first plating layer 231 is formed to have the same area as that of the first wiring pattern 221. The first plating layer 231 protrudes out of the first surface 211 of the solder resist layer 210.

도 4e에 도시된 바와 같이, 반도체 다이 부착 단계 및 와이어 본딩 단계에서는 상기 솔더 레지스트층(210)의 제1면(211)에 반도체 다이(140)를 접착 부재(10)로 부착하고 나서, 상기 반도체 다이(140)와 제 1 배선 패턴(221)을 도전성 와이어(150)로 본딩하여 전기적으로 연결시킨다. As shown in FIG. 4E, in the semiconductor die attaching step and the wire bonding step, the semiconductor die 140 is attached to the first surface 211 of the solder resist layer 210 by the adhesive member 10, and then the semiconductor is attached. The die 140 and the first wiring pattern 221 are bonded by the conductive wire 150 to be electrically connected to each other.

도 4f에 도시된 바와 같이, 인캡슐레이션 단계에서는 상기 반도체 다이(140) 및 도전성 와이어(150)를 인캡슐란트(160)로 인캡슐레이션한다. 상기 인캡슐란트(160)는 상기 솔더 레지스트층(210)의 상부에 부착된 반도체 다이(140)와 상기 반도체 다이(140)를 제 1 배선 패턴(221)에 연결시키는 도전성 와이어(150)를 인캡슐레이션하여 이들을 외부 환경으로부터 보호한다.As shown in FIG. 4F, in the encapsulation step, the semiconductor die 140 and the conductive wire 150 are encapsulated into the encapsulant 160. The encapsulant 160 may include a semiconductor die 140 attached to an upper portion of the solder resist layer 210 and a conductive wire 150 connecting the semiconductor die 140 to the first wiring pattern 221. Encapsulation protects them from the external environment.

도 4g 및 도 4h에 도시된 바와 같이, 제 2 도금층 형성 단계에서는 먼저 상기 몸체(220a)를 제거한다. 이때, 상기 제 1 배선 패턴(221)에 돌출부(221a)가 형성되도록 몸체(220a)의 일부를 남겨둔다. 상기 돌출부(221a)는 상기 솔더 레지스트층(210)의 제2면(212)으로 돌출되게 형성되며, 상기 제 1 배선 패턴(221)의 면적보다 넓게 형성된다. 그리고 나서, 상기 돌출부(221a)에 제 2 도금층(232)을 형성한다. 따라서, 상기 제 2 도금층(232)도 돌출부(221a)와 마찬가지로 상기 제 1 배선 패턴(221)의 면적보다 넓게 형성된다. As shown in FIGS. 4G and 4H, in the second plating layer forming step, the body 220a is first removed. At this time, a part of the body 220a is left to form the protrusion 221a on the first wiring pattern 221. The protrusion 221a is formed to protrude to the second surface 212 of the solder resist layer 210 and is formed to be wider than the area of the first wiring pattern 221. Then, the second plating layer 232 is formed on the protrusion 221a. Therefore, the second plating layer 232 is also formed to be wider than the area of the first wiring pattern 221 like the protrusion 221a.

도 4i를 참조하면, 솔더볼 부착 단계에서는 상기 제 1 배선 패턴(221)에 형성된 제 2 도금층(232)에 솔더볼(170)을 부착하여 본 발명의 다른 실시예에 따른 반도체 디바이스(200)를 완성한다. Referring to FIG. 4I, in the attaching the solder ball, the solder ball 170 is attached to the second plating layer 232 formed on the first wiring pattern 221 to complete the semiconductor device 200 according to another embodiment of the present invention. .

상기와 같은 제조 방법으로 형성된 반도체 디바이스(200)는 솔더 레지스트층(210), 배선 패턴(220), 도금층(230), 반도체 다이(140), 도전성 와이어(150), 인캡슐란트(160) 및 솔더볼(170)을 포함한다.
The semiconductor device 200 formed by the above-described manufacturing method includes a solder resist layer 210, a wiring pattern 220, a plating layer 230, a semiconductor die 140, a conductive wire 150, an encapsulant 160, and The solder ball 170 is included.

다음은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기로 한다.Next, a method of manufacturing a semiconductor device according to still another embodiment of the present invention will be described.

도 5a 내지 5j 및 도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법은 배선 패턴 형성 단계, 솔더 레지스트층 형성 단계, 제 1 도금층 형성 단계, 반도체 다이 부착 단계, 와이어 본딩 단계, 인캡슐레이션 단계, 제 2 도금층 형성 단계 및 솔더볼 부착 단계를 포함한다. 이하에서는 상기 반도체 디바이스의 제조 방법을 도 5a 내지 5j를 참조하여 설명하기로 한다.
5A to 5J and 6A to 6D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention. In another embodiment, a method of manufacturing a semiconductor device includes a wiring pattern forming step, a solder resist layer forming step, a first plating layer forming step, a semiconductor die attaching step, a wire bonding step, an encapsulation step, and a second plating layer formed. And a solder ball attaching step. Hereinafter, a method of manufacturing the semiconductor device will be described with reference to FIGS. 5A to 5J.

도 5a 내지 도 5c를 참조하면, 배선 패턴 형성 단계 및 솔더 레지스트층 형성 단계는 도 3a 내지 도 3c의 배선 패턴 형성 단계 및 솔더 레지스트층 형성 단계와 동일하므로 상세한 설명은 생략하기로 한다.5A to 5C, the wiring pattern forming step and the solder resist layer forming step are the same as the wiring pattern forming step and the solder resist layer forming step of FIGS. 3A to 3C, and thus a detailed description thereof will be omitted.

도 5d에 도시된 바와 같이, 제 1 도금층 형성 단계에서는 먼저 에칭 등과 같은 공정을 거쳐서 상기 몸체(320a)를 제거한다. 도 5d에서는 도 5c에서 도시된 솔더 레지스트층(310)이 180도 회전되어, 몸체(320a)와 마주하였던 제1면(311)이 위를 향하고 제2면(312)이 아래를 향하게 도시되어 있다. 여기서, 상기 제2면(312)에 프레임(미도시)을 부착하여 다음 공정으로 이동시킬 수 있다. 상기 구리 모제(320')는 몸체(320a)가 제거되고 배선 패턴(320)만 남은 상태이고, 상기 배선 패턴(320)의 두께는 상대적으로 얇기 때문에 컨트롤이 쉽지 않다. 그러나, 상기 제2면(312)에 프레임을 부착함으로써, 컨트롤을 용이하게 할 수 있다. 또한, 상기 프레임은 얇은 배선 패턴(320)으로 인해 발생되는 워 페이지 현상을 개선할 수 있다. 상기 프레임은 쉽게 제거가 가능한 구조로 형성되며, 제 2 도금층 형성 단계 전에 제거될 수 있다.As shown in FIG. 5D, in the first plating layer forming step, the body 320a is first removed through a process such as etching. In FIG. 5D, the solder resist layer 310 shown in FIG. 5C is rotated 180 degrees, with the first surface 311 facing the body 320a facing up and the second surface 312 facing down. . Here, a frame (not shown) may be attached to the second surface 312 to move to the next process. The copper base material 320 ′ is in a state in which the body 320a is removed and only the wiring pattern 320 remains, and the thickness of the wiring pattern 320 is relatively thin, so that the control is not easy. However, by attaching a frame to the second surface 312, control can be facilitated. In addition, the frame may improve the warpage phenomenon caused by the thin wiring pattern 320. The frame is formed of a structure that can be easily removed and may be removed before the second plating layer forming step.

다음으로 도 5e에 도시된 바와 같이, 상기 솔더 레지스트층(310)의 외부로 노출된 제 1 배선 패턴(321)에 제 1 도금층(131)을 형성한다. 상기 솔더 레지스트층(310)의 제1면(311)으로 노출된 제 1 배선 패턴(321)에는 제 1 도금층(131)을 형성한다. 이때, 상기 제 1 도금층(131)은 상기 제 1 배선 패턴(321)의 면적과 동일한 면적을 갖도록 형성된다. 상기 제 1 도금층(131)은 상기 솔더 레지스트(310)의 제1면(311)의 외부로 돌출된다. Next, as shown in FIG. 5E, the first plating layer 131 is formed on the first wiring pattern 321 exposed to the outside of the solder resist layer 310. The first plating layer 131 is formed on the first wiring pattern 321 exposed to the first surface 311 of the solder resist layer 310. In this case, the first plating layer 131 is formed to have the same area as that of the first wiring pattern 321. The first plating layer 131 protrudes out of the first surface 311 of the solder resist 310.

도 5f에 도시된 바와 같이, 반도체 다이 부착 단계 및 와이어 본딩 단계에서는 상기 솔더 레지스트층(310)의 제1면(311)에 반도체 다이(140)를 접착 부재(10)로 부착하고 나서, 상기 반도체 다이(140)와 제 1 배선 패턴(321)을 도전성 와이어(150)로 본딩하여 전기적으로 연결시킨다. As shown in FIG. 5F, in the attaching the semiconductor die and the wire bonding step, the semiconductor die 140 is attached to the first surface 311 of the solder resist layer 310 by the adhesive member 10, and then the semiconductor is attached. The die 140 and the first wiring pattern 321 are bonded with the conductive wires 150 to be electrically connected to each other.

도 5g에 도시된 바와 같이, 인캡슐레이션 단계에서는 상기 반도체 다이(140) 및 도전성 와이어(150)를 인캡슐란트(160)로 인캡슐레이션한다. 상기 인캡슐란트(160)는 상기 솔더 레지스트층(310)의 상부에 부착된 반도체 다이(140)와 상기 반도체 다이(140)를 제 1 배선 패턴(321)에 연결시키는 도전성 와이어(150)를 인캡슐레이션하여 이들을 외부 환경으로부터 보호한다. As shown in FIG. 5G, in the encapsulation step, the semiconductor die 140 and the conductive wire 150 are encapsulated into the encapsulant 160. The encapsulant 160 has a semiconductor die 140 attached to the upper portion of the solder resist layer 310 and a conductive wire 150 connecting the semiconductor die 140 to the first wiring pattern 321. Encapsulation protects them from the external environment.

도 5h에 도시된 바와 같이, 제 2 도금층 형성 단계에서는 상기 제 1 배선 패턴(321)의 표면을 덮는 솔더 레지스트층(310)의 제2면(312)을 레이저를 사용하여 홈(310a)을 형성하고, 상기 홈(310a)을 통해 상기 제 1 배선 패턴(321)이 외부로 노출되도록 한다. 즉, 상기 솔더 레지스트층(310)에 레이저로 상기 제 1 배선 패턴(321)과 동일 크기의 홈(310a)을 형성하고, 상기 제 1 배선 패턴(321)이 상기 홈(310a)을 통해서 상기 솔더 레지스트층(310)의 외부로 노출되게 한다. As shown in FIG. 5H, in the second plating layer forming step, the groove 310a is formed by using a laser on the second surface 312 of the solder resist layer 310 covering the surface of the first wiring pattern 321. The first wiring pattern 321 is exposed to the outside through the groove 310a. That is, grooves 310a having the same size as the first wiring patterns 321 are formed in the solder resist layer 310 by laser, and the first wiring patterns 321 are soldered through the grooves 310a. It is exposed to the outside of the resist layer 310.

다음으로 도 5i에 도시된 바와 같이, 상기 솔더 레지스트층(310)의 외부로 노출된 제 1 배선 패턴(321)에 제 2 도금층(132)을 형성한다. 상기 솔더 레지스트층(310)의 제2면(312)으로 노출된 제 1 배선 패턴(321)에는 제 2 도금층(132)을 형성한다. 이때, 상기 제 2 도금층(132)은 상기 제 1 배선 패턴(321)의 면적과 동일한 면적을 갖도록 형성된다. 상기 제 2 도금층(132)은 상기 솔더 레지스트층(310)에 형성된 홈(310a)에 형성되어 상기 솔더 레지스트층(310)의 외부로 돌출되지 않는다. 즉, 상기 제 2 도금층(132)은 상기 홈(310a)에 형성되어 상기 솔더 레지스트층(310)의 제2면(312)과 동일한 평면을 이루게 된다.Next, as shown in FIG. 5I, a second plating layer 132 is formed on the first wiring pattern 321 exposed to the outside of the solder resist layer 310. A second plating layer 132 is formed on the first wiring pattern 321 exposed to the second surface 312 of the solder resist layer 310. In this case, the second plating layer 132 is formed to have the same area as that of the first wiring pattern 321. The second plating layer 132 is formed in the groove 310a formed in the solder resist layer 310 so as not to protrude out of the solder resist layer 310. That is, the second plating layer 132 is formed in the groove 310a to form the same plane as the second surface 312 of the solder resist layer 310.

도 5j를 참조하면, 솔더볼 부착 단계에서는 상기 제 1 배선 패턴(321)에 형성된 제 2 도금층(132)에 솔더볼(170)을 부착하여 본 발명의 또 다른 실시예에 따른 반도체 디바이스(300)를 완성한다. 상기 반도체 디바이스(300)는 도 3h에 도시된 반도체 디바이스(100)와 제조 공정은 다르지만 그 완성된 형태는 동일하다. Referring to FIG. 5J, in the attaching the solder ball, the solder ball 170 is attached to the second plating layer 132 formed on the first wiring pattern 321 to complete the semiconductor device 300 according to another embodiment of the present invention. do. The semiconductor device 300 has a manufacturing process different from that of the semiconductor device 100 illustrated in FIG. 3H, but the completed form is the same.

상기와 같은 제조 방법으로 형성된 반도체 디바이스(300)는 솔더 레지스트층(310), 배선 패턴(320), 도금층(130), 반도체 다이(140), 도전성 와이어(150), 인캡슐란트(160) 및 솔더볼(170)을 포함한다.
The semiconductor device 300 formed by the above-described manufacturing method includes a solder resist layer 310, a wiring pattern 320, a plating layer 130, a semiconductor die 140, a conductive wire 150, an encapsulant 160, and The solder ball 170 is included.

또한, 도 6a에 도시된 바와 같이, 상기 배선 패턴 형성 단계에서 제 1 배선 패턴(421)과 제 2 배선 패턴(422)의 높이를 다르게 형성할 수 있다. 즉, 상기 제 1 배선 패턴(421)의 높이를 상기 제 2 배선 패턴(422)의 높이보다 높게 형성한다. In addition, as illustrated in FIG. 6A, the heights of the first wiring pattern 421 and the second wiring pattern 422 may be differently formed in the wiring pattern forming step. That is, the height of the first wiring pattern 421 is formed higher than the height of the second wiring pattern 422.

그리고, 도 5c 내지 도 5g에 도시된 바와 같이, 제 1 도금층 형성 단계, 반도체 다이 부착 단계, 와이어 본딩 단계 및 인캡슐레이션 단계를 동일하게 진행한다.5C to 5G, the first plating layer forming step, the semiconductor die attaching step, the wire bonding step, and the encapsulation step are performed in the same manner.

그리고 나서, 도 6b 및 도 6c에 도시된 바와 같이, 상기 제 2 도금층 형성 단계에서는 상기 제 1 배선 패턴(421)의 표면을 덮는 솔더 레지스트층(410)의 제2면(412)을 그라인딩한다. 즉, 상기 솔더 레지스트층(410)의 제2면(412)을 그라인딩하여 상기 제 1 배선 패턴(421)이 솔더 레지스트층(410)의 외부로 노출되게 한다. 6B and 6C, in the forming of the second plating layer, the second surface 412 of the solder resist layer 410 covering the surface of the first wiring pattern 421 is ground. That is, the second surface 412 of the solder resist layer 410 is ground to expose the first wiring pattern 421 to the outside of the solder resist layer 410.

다음으로 도 6d에 도시된 바와 같이, 상기 솔더 레지스트층(410)의 외부로 노출된 제 1 배선 패턴(421)에 제 2 도금층(132)을 형성한다. 이때, 상기 제 2 도금층(132)은 상기 제 1 배선 패턴(421)의 면적과 동일한 면적을 갖도록 형성된다. 상기 제 2 도금층(132)은 상기 솔더 레지스트층(410)의 외부로 노출된 제 1 배선 패턴(421)에 형성되어 상기 솔더 레지스트층(410)의 제2면(412)의 외부로 돌출된다.Next, as shown in FIG. 6D, the second plating layer 132 is formed on the first wiring pattern 421 exposed to the outside of the solder resist layer 410. In this case, the second plating layer 132 is formed to have the same area as that of the first wiring pattern 421. The second plating layer 132 is formed on the first wiring pattern 421 exposed to the outside of the solder resist layer 410 and protrudes to the outside of the second surface 412 of the solder resist layer 410.

도 6d를 참조하면, 솔더볼 부착 단계에서는 상기 제 1 배선 패턴(421)에 형성된 제 2 도금층(132)에 솔더볼(170)을 부착하여 본 발명의 또 다른 실시예에 따른 반도체 디바이스(400)를 완성한다. Referring to FIG. 6D, in the attaching the solder ball, the solder ball 170 is attached to the second plating layer 132 formed on the first wiring pattern 421 to complete the semiconductor device 400 according to another embodiment of the present invention. do.

상기와 같은 제조 방법으로 형성된 반도체 디바이스(400)는 솔더 레지스트층(410), 배선 패턴(420), 도금층(130), 반도체 다이(140), 도전성 와이어(150), 인캡슐란트(160) 및 솔더볼(170)을 포함한다.
The semiconductor device 400 formed by the above-described manufacturing method includes a solder resist layer 410, a wiring pattern 420, a plating layer 130, a semiconductor die 140, a conductive wire 150, an encapsulant 160, and The solder ball 170 is included.

이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
It is to be understood that the present invention is not limited to the above-described embodiment, and that various modifications and variations of the present invention are possible in light of the above teachings, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention.

100, 200: 반도체 디바이스 110, 210: 솔더 레지스트
120, 220: 배선 패턴 121, 221: 제 1 배선 패턴
122, 222: 제 2 배선 패턴 130, 230: 도금층
131, 231: 제 1 도금층 132, 232: 제 2 도금층
140: 반도체 다이 150: 도전성 와이어
160: 인캡슐란트 170: 솔더볼100, 200: semiconductor device 110, 210: solder resist
120 and 220: wiring pattern 121 and 221: first wiring pattern
122 and 222: second wiring patterns 130 and 230: plating layers
131 and 231: first plating layer 132 and 232: second plating layer
140: semiconductor die 150: conductive wire
160: encapsulant 170: solder ball

Claims (26)

제1면 및 상기 제1면의 반대면인 제2면을 갖는 솔더 레지스트층;
상기 솔더 레지스트층의 제1면에 부착된 반도체 다이;
상기 솔더 레지스트층의 내부에 형성된 배선 패턴; 및
상기 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하고,
상기 배선 패턴은
상기 반도체 다이와 도전성 와이어로 연결되는 제 1 배선 패턴; 및
상기 반도체 다이가 안착되는 제 2 배선 패턴을 포함하고,
상기 제 2 배선 패턴은 다수개로 형성되며 상기 제 1 배선 패턴으로부터 연장되어 형성된 것을 특징으로 하는 반도체 디바이스.A solder resist layer having a first surface and a second surface opposite to the first surface;
A semiconductor die attached to the first surface of the solder resist layer;
A wiring pattern formed in the solder resist layer; And
An encapsulant for encapsulating the semiconductor die,
The wiring pattern is
A first wiring pattern connected to the semiconductor die by a conductive wire; And
A second wiring pattern on which the semiconductor die is seated;
And the second wiring pattern is formed in plural and extends from the first wiring pattern. 제 1 항에 있어서,
상기 제 1 배선 패턴은 상기 솔더 레지스트층의 제1면 및 제2면으로 노출된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And the first wiring pattern is exposed to first and second surfaces of the solder resist layer. 제 2 항에 있어서,
상기 솔더 레지스트층의 제1면으로 노출된 제 1 배선 패턴에는 제 1 도금층이 형성되고,
상기 솔더 레지스트층의 제2면으로 노출된 제 1 배선 패턴에는 제 2 도금층이 형성된 것을 특징으로 하는 반도체 디바이스.The method of claim 2,
A first plating layer is formed on the first wiring pattern exposed to the first surface of the solder resist layer.
And a second plating layer is formed on the first wiring pattern exposed on the second surface of the solder resist layer. 제 3 항에 있어서,
상기 제 1 도금층에는 상기 도전성 와이어가 본딩된 것을 특징으로 하는 반도체 디바이스.The method of claim 3, wherein
And the conductive wire is bonded to the first plating layer. 제 3 항에 있어서,
상기 제 2 도금층에는 솔더볼이 부착된 것을 특징으로 하는 반도체 디바이스.The method of claim 3, wherein
And a solder ball is attached to the second plating layer. 제 1 항에 있어서,
상기 제 2 배선 패턴은 상기 솔더 레지스트층의 제1면으로 노출되거나,
상기 솔더 레지스트층의 제1면 및 제2면으로 노출된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
The second wiring pattern is exposed to the first surface of the solder resist layer or
And exposed to the first and second surfaces of the solder resist layer. 제 1 항에 있어서,
상기 제 1 배선 패턴은 상기 반도체 다이의 외주연에 형성된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And the first wiring pattern is formed on an outer circumference of the semiconductor die. 제 1 항에 있어서,
상기 제 1 배선 패턴은 상기 솔더 레지스트층의 제2면으로 돌출된 돌출부를 더 포함하는 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And the first wiring pattern further includes a protrusion protruding from the second surface of the solder resist layer. 제 8 항에 있어서,
상기 돌출부는 상기 제 1 배선 패턴의 면적보다 넓게 형성된 것을 특징으로 하는 반도체 디바이스.The method of claim 8,
And the protruding portion is formed wider than an area of the first wiring pattern. 구리 모제를 에칭하여 몸체와 상기 몸체로부터 돌출된 제 1 배선 패턴 및 제 2 배선 패턴을 포함하는 배선 패턴을 형성하는 배선 패턴 형성 단계;
상기 배선 패턴을 덮도록 솔더 레지스트를 도포하여, 상기 몸체와 마주하는 제1면 및 상기 제1면의 반대면인 제2면을 갖는 솔더 레지스트층을 형성하는 솔더 레지스트층 형성 단계;
상기 몸체를 제거하고, 상기 제 1 배선 패턴에 제 1 도금층 및 제 2 도금층을 형성하는 도금층 형성 단계;
상기 솔더 레지스트층의 제1면에 반도체 다이를 부착하는 반도체 다이 부착 단계;
상기 반도체 다이와 상기 제 1 배선 패턴을 도전성 와이어로 본딩하는 와이어 본딩 단계;
상기 반도체 다이를 인캡슐레이션하는 인캡슐레이션 단계; 및
상기 제 1 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.A wiring pattern forming step of etching a copper base material to form a wiring pattern including a body and a first wiring pattern and a second wiring pattern protruding from the body;
A solder resist layer forming step of applying a solder resist to cover the wiring pattern to form a solder resist layer having a first surface facing the body and a second surface opposite to the first surface;
A plating layer forming step of removing the body and forming a first plating layer and a second plating layer on the first wiring pattern;
Attaching a semiconductor die to the first surface of the solder resist layer;
A wire bonding step of bonding the semiconductor die and the first wiring pattern with conductive wires;
An encapsulation step of encapsulating the semiconductor die; And
And a solder ball attaching step for attaching a solder ball to the first wiring pattern. 제 10 항에 있어서,
상기 솔더 레지스트층 형성 단계에서는 상기 솔더 레지스트층이 상기 배선 패턴의 표면보다 높게 형성되도록 솔더 레지스트를 도포하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.11. The method of claim 10,
And in the solder resist layer forming step, apply a solder resist so that the solder resist layer is formed higher than the surface of the wiring pattern. 제 10 항에 있어서,
상기 도금층 형성 단계에서는 상기 제 1 배선 패턴의 표면을 덮었던 솔더 레지스트층의 제2면의 일부를 제거하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.11. The method of claim 10,
In the plating layer forming step, a part of the second surface of the solder resist layer which has covered the surface of the first wiring pattern is removed. 제 12 항에 있어서,
상기 도금층 형성 단계에서는 상기 솔더 레지스트층의 제2면의 외부로 노출된 제 1 배선 패턴에 제 2 도금층을 형성하고, 상기 몸체가 제거되어 외부로 노출된 제 1 배선 패턴에 제 1 도금층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.13. The method of claim 12,
In the forming of the plating layer, a second plating layer is formed on the first wiring pattern exposed to the outside of the second surface of the solder resist layer, and the body is removed to form the first plating layer on the first wiring pattern exposed to the outside. The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 10 항에 있어서,
상기 도금층 형성 단계에서는 상기 제 2 도금층의 표면이 상기 솔더 레지스트층의 제2면과 동일 평면을 이루도록 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.11. The method of claim 10,
In the plating layer forming step, the surface of the second plating layer is formed to be coplanar with the second surface of the solder resist layer. 삭제delete 삭제delete 삭제delete 삭제delete 구리 모제를 에칭하여 몸체와 상기 몸체로부터 돌출된 제 1 배선 패턴 및 제 2 배선 패턴을 포함하는 배선 패턴을 형성하는 배선 패턴 형성 단계;
상기 배선 패턴을 덮도록 솔더 레지스트를 도포하여, 상기 몸체와 마주하는 제1면 및 상기 제1면의 반대면인 제2면을 갖는 솔더 레지스트층을 형성하는 솔더 레지스트층 형성 단계;
상기 몸체를 제거하고, 상기 제 1 배선 패턴에 제 1 도금층을 형성하는 제 1 도금층 형성 단계;
상기 솔더 레지스트층의 제1면에 반도체 다이를 부착하는 반도체 다이 부착 단계;
상기 반도체 다이와 상기 제 1 배선 패턴을 도전성 와이어로 본딩하는 와이어 본딩 단계;
상기 반도체 다이를 인캡슐레이션하는 인캡슐레이션 단계;
상기 제 1 도금층이 형성된 제 1 배선 패턴의 반대면에 제 2 도금층을 형성하는 제 2 도금층 형성 단계; 및
상기 제 1 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.A wiring pattern forming step of etching a copper base material to form a wiring pattern including a body and a first wiring pattern and a second wiring pattern protruding from the body;
A solder resist layer forming step of applying a solder resist to cover the wiring pattern to form a solder resist layer having a first surface facing the body and a second surface opposite to the first surface;
A first plating layer forming step of removing the body and forming a first plating layer on the first wiring pattern;
Attaching a semiconductor die to the first surface of the solder resist layer;
A wire bonding step of bonding the semiconductor die and the first wiring pattern with conductive wires;
An encapsulation step of encapsulating the semiconductor die;
Forming a second plating layer on an opposite surface of the first wiring pattern on which the first plating layer is formed; And
And a solder ball attaching step for attaching a solder ball to the first wiring pattern. 제 19 항에 있어서,
상기 솔더 레지스트층 형성 단계에서는 상기 솔더 레지스트층이 상기 배선 패턴의 표면보다 높게 형성되도록 솔더 레지스트를 도포하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 19,
And in the solder resist layer forming step, apply a solder resist so that the solder resist layer is formed higher than the surface of the wiring pattern. 제 19 항에 있어서,
상기 제 1 도금층 형성 단계에서는 상기 몸체가 제거되어 외부로 노출된 제 1 배선 패턴의 표면에 제 1 도금층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 19,
And in the first plating layer forming step, forming the first plating layer on the surface of the first wiring pattern in which the body is removed and exposed to the outside. 제 19 항에 있어서,
상기 제 2 도금층 형성 단계에서는 상기 제 1 배선 패턴의 표면을 덮었던 솔더 레지스트의 제2면의 일부를 제거하고, 상기 제2면의 일부가 제거되어 외부로 노출된 제 1 배선 패턴에 제 2 도금층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 19,
In the forming of the second plating layer, a portion of the second surface of the solder resist covering the surface of the first wiring pattern is removed, and a portion of the second surface is removed to expose the second wiring layer to the first wiring pattern exposed to the outside. Forming a semiconductor device. 제 19 항에 있어서,
상기 제 2 도금층 형성 단계에서는 상기 제 2 도금층의 표면이 상기 솔더 레지스트층의 제2면과 동일 평면을 이루도록 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 19,
And in the second plating layer forming step, the surface of the second plating layer is formed to be coplanar with the second surface of the solder resist layer. 제 19 항에 있어서,
상기 배선 패턴 형성 단계에서는 상기 몸체로부터 돌출된 제 2 배선 패턴의 높이가 상기 제 1 배선 패턴의 높이보다 낮도록 배선 패턴을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 19,
And in the wiring pattern forming step, forming a wiring pattern such that the height of the second wiring pattern protruding from the body is lower than the height of the first wiring pattern. 제 19 항에 있어서,
상기 제 2 도금층 형성 단계에서는 상기 제 1 배선 패턴의 표면보다 높게 형성된 솔더 레지스트층의 제2면을 그라인딩하여 상기 제 1 배선 패턴의 표면과 상기 솔더 레지스트층의 제2면이 동일 평면을 이루도록 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 19,
In the forming of the second plating layer, the second surface of the solder resist layer formed higher than the surface of the first wiring pattern is ground to form the surface of the first wiring pattern and the second surface of the solder resist layer to form the same plane. The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 25 항에 있어서,
상기 도금층 형성 단계에서는 상기 솔더 레지스트층의 제2면의 외부로 노출된 제 1 배선 패턴에 제 2 도금층을 형성하고, 상기 제 2 도금층은 상기 솔더 레지스트층의 제2면의 외부로 돌출된 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 25,
In the forming of the plating layer, a second plating layer is formed on the first wiring pattern exposed to the outside of the second surface of the solder resist layer, and the second plating layer protrudes out of the second surface of the solder resist layer. The manufacturing method of the semiconductor device.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315439A1 (en) * 2005-07-14 2008-12-25 Chipmos Technologies Inc. Quad flat non-leaded chip package
KR20090099835A (en) * 2008-03-18 2009-09-23 삼성전기주식회사 Multilayer printed circuit board and a fabricating method of the same
KR20100006898A (en) * 2008-07-10 2010-01-22 삼성테크윈 주식회사 Semiconductor package and the fabrication method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315439A1 (en) * 2005-07-14 2008-12-25 Chipmos Technologies Inc. Quad flat non-leaded chip package
KR20090099835A (en) * 2008-03-18 2009-09-23 삼성전기주식회사 Multilayer printed circuit board and a fabricating method of the same
KR20100006898A (en) * 2008-07-10 2010-01-22 삼성테크윈 주식회사 Semiconductor package and the fabrication method thereof

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