KR101247747B1 - A fabrication of nitride semiconductor - Google Patents
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Abstract
본 발명에 따른 질화물 반도체 제조방법은 기판에 고농도의 n형 질화갈륨층, 저농도의 n형 질화갈륨층, p형 질화갈륨층 및 n형 질화갈륨층을 순차적으로 에피층을 성장하는 단계, n형 질화갈륨층, p형 질화갈륨층 및 저농도의 n형 질화갈륨층의 상부면 일부를 수직방향으로 식각하여 기판 표면으로부터 수직 방향으로 돌출되는 3차원 입체 구조를 형성하는 단계, 저농도의 n형 질화갈륨층의 일부를 식각하여 고농도의 n형 질화갈륨층의 상부면 일부를 노출시키는 단계, 산화막을 증착하는 단계 및 3차원 입체 구조에서 n형 질화갈륨층의 상부면에 접하는 소스 컨택트 및 고농도의 n형 질화갈륨층에 접하는 드레인 컨택트를 형성하는 단계를 포함한다.The nitride semiconductor manufacturing method according to the present invention comprises the steps of growing an epi layer on a substrate in a high concentration n-type gallium nitride layer, low concentration n-type gallium nitride layer, p-type gallium nitride layer and n-type gallium nitride layer sequentially Etching a portion of the upper surface of the gallium nitride layer, the p-type gallium nitride layer and the low concentration of the n-type gallium nitride layer in a vertical direction to form a three-dimensional solid structure protruding from the substrate surface in a vertical direction, and the low concentration of the n-type gallium nitride Etching a portion of the layer to expose a portion of the top surface of the high concentration n-type gallium nitride layer, depositing an oxide film, and source contact and high concentration n-type contacting the top surface of the n-type gallium nitride layer in a three-dimensional structure Forming a drain contact in contact with the gallium nitride layer.
Description
본 발명은 질화갈륨 반도체 소자 제조방법에 관한 것으로, 특히 기판에 질화갈륨 에피층을 형성하고, 이를 수직으로 식각하여 3차원 입체 구조를 생성한 후, 드레인, 게이트 및 소스를 형성하여 질화물 반도체 소자를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a gallium nitride semiconductor device. In particular, a gallium nitride epitaxial layer is formed on a substrate and vertically etched to produce a three-dimensional structure, and then a drain, a gate, and a source are formed to form a nitride semiconductor device. It relates to a manufacturing method.
종래부터 수직형 실리콘 채널을 갖는 MOS 트랜지스터에 대해 연구가 진행되고 있다. 수직형 실리콘 채널을 갖는 MOS 트랜지스터의 경우에는 그 구조가 매우 복잡하고, 다수의 노광 공정과 증착 및 식각공정을 필요로 한다.In the past, research has been conducted on MOS transistors having vertical silicon channels. In the case of a MOS transistor having a vertical silicon channel, its structure is very complicated and requires many exposure processes, deposition and etching processes.
수직형 실리콘 채널을 갖는 MOS 트랜지스터의 구조는 소자 제작 공정의 여유도를 확보하기 어려워서 미세 크기의 소자를 제작하기가 어려웠다. 나노미터 크기의 수직형 실리콘 MOS 트랜지스터를 제작하기 위하여, 단결정 실리콘 기판 재료를 사용하여 트랜치를 형성하고, 실리콘 단결정을 에피택셜로 성장시켜서 수직형의 채널을 형성한다. 그리고 수직형의 채널 주위를 감싸도록 게이트를 형성하고, 수직형의 채널의 상부와 하부에 소스 및 드레인을 형성하여 미세 구조의 MOS 트랜지스터를 제작할 수 있다. The structure of the MOS transistor having a vertical silicon channel is difficult to secure the margin of the device fabrication process, making it difficult to fabricate a device of a fine size. In order to fabricate a nanometer-sized vertical silicon MOS transistor, a trench is formed using a single crystal silicon substrate material, and a silicon single crystal is grown epitaxially to form a vertical channel. The gate may be formed to surround the vertical channel, and the source and the drain may be formed on the upper and lower portions of the vertical channel to manufacture the MOS transistor having a fine structure.
또는 수직형 실리콘 채널의 MOS 트랜지스터를 제작하기 위하여 절연막층 내부에 트랜치를 형성하고, 트랜치 내부에 단결정 실리콘 에피층을 형성한 후에, 채널과 소스 드레인을 형성하게 되므로 공정이 복잡하며, 각 단위소자 간의 배선이 어려워서 소자의 크기를 줄이는 데 한계가 있었다.Alternatively, in order to fabricate a MOS transistor of a vertical silicon channel, a trench is formed in the insulating layer, a single crystal silicon epitaxial layer is formed in the trench, and a channel and a source drain are formed. Due to the difficulty in wiring, there was a limit to reducing the size of the device.
종래에는 전류가 흐르는 채널이 단결정 실리콘으로 구성되어서 쓰레숄드 전압이나 브레이크다운 전압을 조절할 수가 없으므로, 게이트 전압 인가시에 완전 공핍으로 인한 단채널(short channel) 현상이 발생하여 전자이동도가 감소하는 문제점이 지적되고 있다.Conventionally, since the channel through which current flows is composed of single crystal silicon, it is not possible to adjust the threshold voltage or the breakdown voltage, so that a short channel phenomenon occurs due to complete depletion when the gate voltage is applied, thereby reducing the electron mobility. This is being pointed out.
본 발명은 상기 문제를 해결하기 위한 것으로, 본 발명은 수직형 3차원 입체 모양으로 채널층을 형성함으로써, 전류가 수직으로 흐르기 때문에 소자의 크기가 작아지고, P형 질화갈륨의 두께를 조절함으로써 쓰레숄드 전압 및 브레이크다운 전압을 조절할 수 있으며, 게이트 전압의 인가시에 p형 질화갈륨의 완전 공핍(fully depletion)으로 인해 발생하는 단채널 현상을 줄여서 전자이동도를 향상시키는 질화물 반도체 소자를 제조하는 방법을 제공하기 위함이다.The present invention is to solve the above problems, the present invention is to form a channel layer in a vertical three-dimensional solid shape, the size of the device is reduced because the current flows vertically, by adjusting the thickness of the P-type gallium nitride A method for manufacturing a nitride semiconductor device capable of adjusting the shoulder voltage and breakdown voltage and improving electron mobility by reducing short channel phenomenon caused by fully depletion of p-type gallium nitride when a gate voltage is applied. To provide.
상기 목적을 달성하기 위해, 본 발명에 따른 질화물 반도체 소자 제조방법은 기판에 고농도 n형 질화갈륨층, 저농도 n형 질화갈륨층, p형 질화갈륨층 및 n형 질화갈륨층을 순차적으로 에피층을 성장하는 단계; 상기 n형 질화갈륨층, 상기 p형 질화갈륨층 및 상기 저농도 n형 질화갈륨층의 상부면 일부를 수직방향으로 식각하여 상기 기판 표면으로부터 수직 방향으로 돌출되는 3차원 입체 구조를 형성하는 단계; 상기 저농도 n형 질화갈륨층의 일부를 식각하여 상기 고농도 n형 질화갈륨층의 상부면 일부를 노출시키는 단계; 산화막을 증착하는 단계; 및 상기 3차원 입체 구조에서 n형 질화갈륨층의 상부면에 접하는 소스 컨택트 및 상기 고농도 n형 질화갈륨층에 접하는 드레인 컨택트를 형성하는 단계;를 포함한다.In order to achieve the above object, the nitride semiconductor device manufacturing method according to the present invention is a high concentration n-type gallium nitride layer, low-concentration n-type gallium nitride layer, p-type gallium nitride layer and n-type gallium nitride layer to the epi layer sequentially Growing step; Etching a portion of an upper surface of the n-type gallium nitride layer, the p-type gallium nitride layer, and the low concentration n-type gallium nitride layer in a vertical direction to form a three-dimensional solid structure protruding from the surface of the substrate in a vertical direction; Etching a portion of the low concentration n-type gallium nitride layer to expose a portion of the upper surface of the high concentration n-type gallium nitride layer; Depositing an oxide film; And forming a source contact in contact with an upper surface of the n-type gallium nitride layer and a drain contact in contact with the high concentration n-type gallium nitride layer in the three-dimensional solid structure.
상기 컨택트 형성 단계는, 상기 n형 질화갈륨층의 상부면 상에 증착된 산화막 부분과, 상기 고농도 n형 질화갈륨층 상에 증착된 산화막 부분을 제거하는 단계; 및 상기 n형 질화갈륨층의 노출 영역에 상기 소스 콘택트를 형성하고, 상기 고농도 n형 질화갈륨층의 노출 영역에 상기 드레인 컨택트를 형성하는 단계;를 포함하는 것을 특징으로 한다.The forming of the contact may include removing an oxide film portion deposited on an upper surface of the n-type gallium nitride layer and an oxide film portion deposited on the high concentration n-type gallium nitride layer; And forming the source contact in an exposed region of the n-type gallium nitride layer, and forming the drain contact in an exposed region of the high concentration n-type gallium nitride layer.
상기 컨택트 형성 단계는, 상기 n형 질화갈륨층의 상부면 상에 증착된 산화막 부분을 제거하는 단계; 상기 n형 질화갈륨층의 상부면 상에 상기 소스 컨택트를 형성하는 단계; 상기 기판의 하부면을 식각하여 상기 고농도 n형 질화갈륨층의 하부면까지 연결되는 비아를 형성하는 단계; 및 상기 비아 내부에서 상기 고농도 n형 질화갈륨층의 하부면에 상기 드레인 컨택트를 형성하는 단계;를 포함하는 것을 특징으로 한다.The contact forming step may include removing an oxide layer portion deposited on an upper surface of the n-type gallium nitride layer; Forming the source contact on an upper surface of the n-type gallium nitride layer; Etching a lower surface of the substrate to form vias connected to the lower surface of the high concentration n-type gallium nitride layer; And forming the drain contact on a lower surface of the high concentration n-type gallium nitride layer inside the via.
상기 질화물 반도체 소자 제조 방법은, 상기 산화막에 게이트 컨택트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.The nitride semiconductor device manufacturing method may further include forming a gate contact on the oxide film.
상기 소스 컨택트 또는 상기 드레인 컨택트는 티타늄, 알루미늄, 니튬 및 금으로 이루어진 적층 구조인 것을 특징으로 한다.The source contact or the drain contact is characterized in that the laminated structure consisting of titanium, aluminum, lithium and gold.
상기 게이트 컨택트는 니튬 및 금으로 이루어진 적층 구조인 것을 특징으로 한다.The gate contact is characterized in that the laminated structure consisting of lithium and gold.
상기 에피층을 형성하는 단계는, MOCVD(Catalyst-free Metalorganic Chemical Vapor Deposition) 또는 MBE(Molecular Beam Epitaxy)에 의하는 것을 특징으로 한다.Forming the epi layer is characterized in that by the cathode-free metalorganic chemical vapor deposition (MOCVD) or Molecular Beam Epitaxy (MBE).
상기 기판은 사파이어 또는 실리콘 기판인 것을 특징으로 한다.The substrate is characterized in that the sapphire or silicon substrate.
본 발명의 다른 실시예에 따른 질화물 반도체 소자는, 기판; 상기 기판 상에 형성된 고농도 n형 질화갈륨층; 상기 고농도 n형 질화갈륨층에 순차적으로 형성되어, 상기 고농도 n형 질화갈륨층의 상부면에 수직한 방향으로 돌출되는 3차원 입체 구조를 이루는 저농도 n형 질화갈륨층, p형 질화갈륨층 및 n형 질화갈륨층; 상기 3차원 입체 구조에서 상기 n형 질화 갈륨층의 상부 면을 제외한 부분에 형성된 산화막; 상기 n형 질화갈륨층의 상부 면에 형성된 소스 컨택트; 상기 고농도 n형 질화갈륨층에 접하는 드레인 컨택트;를 포함하는 것을 특징으로 한다.A nitride semiconductor device according to another embodiment of the present invention, a substrate; A high concentration n-type gallium nitride layer formed on the substrate; Low concentration n-type gallium nitride layer, p-type gallium nitride layer and n formed in the high concentration n-type gallium nitride layer sequentially forming a three-dimensional three-dimensional structure protruding in the direction perpendicular to the upper surface of the high concentration n-type gallium nitride layer Gallium nitride layer; An oxide film formed on a portion of the three-dimensional solid structure except for an upper surface of the n-type gallium nitride layer; A source contact formed on an upper surface of the n-type gallium nitride layer; And a drain contact in contact with the high concentration n-type gallium nitride layer.
상기 드레인 컨택트는, 상기 고농도 n형 질화갈륨층의 상부 표면 상에서 상기 3차원 입체 구조의 일 측에 형성되는 것을 특징으로 한다.The drain contact is formed on one side of the three-dimensional solid structure on the upper surface of the high concentration n-type gallium nitride layer.
본 발명의 다른 실시예에 따른 질화물 반도체 소자는 상기 기판 하부로부터 상기 고농도 n형 질화갈륨층의 하부면까지 연결되는 비아;를 더 포함하며, 상기 드레인 컨택트는, 상기 비아 내에서 상기 고농도 n형 질화갈륨층의 하부 표면에 형성되는 것을 특징으로 한다.The nitride semiconductor device according to another embodiment of the present invention further includes a via connected from a lower surface of the substrate to a lower surface of the high concentration n-type gallium nitride layer, wherein the drain contact includes the high concentration n-type nitride in the via. It is characterized in that formed on the lower surface of the gallium layer.
본 발명의 다른 실시예에 따른 질화물 반도체 소자는 상기 산화막에 형성되는 게이트 컨택트;을 포함하는 것을 특징으로 한다.The nitride semiconductor device according to another embodiment of the present invention may include a gate contact formed on the oxide film.
본 발명의 다른 실시예에 따른 질화물 반도체 소자는 상기 소스 컨택트 또는 상기 드레인 컨택트가 티타늄, 알루미늄, 니튬 및 금으로 이루어진 적층 구조인 것을 특징으로 한다.The nitride semiconductor device according to another embodiment of the present invention is characterized in that the source contact or the drain contact is a laminated structure made of titanium, aluminum, lithium and gold.
상기 게이트 컨택트는 니튬 및 금으로 이루어진 적층 구조인 것을 특징으로 한다.The gate contact is characterized in that the laminated structure consisting of lithium and gold.
본 발명의 다른 실시예에 따른 질화물 반도체 소자는 MOCVD(Catalyst-free Metalorganic Chemical Vapor Deposition)에 의해서 상기 고농도 n형 질화갈륨층, 상기 저농도 n형 질화갈륨층, 상기 p형 질화갈륨층 및 상기 n형 질화갈륨층을 순차적으로 증착하는 것을 특징으로 한다.A nitride semiconductor device according to another embodiment of the present invention is the high concentration n-type gallium nitride layer, the low-concentration n-type gallium nitride layer, the p-type gallium nitride layer and the n-type by MOCVD (Catalyst-free Metalorganic Chemical Vapor Deposition) The gallium nitride layer is characterized by sequentially depositing.
본 발명의 다른 실시예에 따른 질화물 반도체 소자는 상기 기판이 사파이어 또는 실리콘 기판인 것을 특징으로 한다.The nitride semiconductor device according to another embodiment of the present invention is characterized in that the substrate is a sapphire or silicon substrate.
본 발명의 다른 실시예에 따른 질화물 반도체 소자는 상기 P형 질화갈륨층 및 상기 저농도 n형 질화갈륨층의 농도와 두께를 조절하여 문턱전압 또는 항복전압을 조절할 수 있는 것을 특징으로 한다.A nitride semiconductor device according to another embodiment of the present invention is characterized in that the threshold voltage or the breakdown voltage can be adjusted by controlling the concentration and thickness of the P-type gallium nitride layer and the low-concentration n-type gallium nitride layer.
본 발명에 따른 질화물반도체 소자 제조방법은 수직형 핀 모양으로 채널층을 형성함으로써, 전류가 수직으로 흐르기 때문에 소자의 크기가 작아지고, P형 질화갈륨의 두께를 조절하여 쓰레숄드 전압 및 브레이크다운 전압을 조절할 수 있으며, 게이트 전압의 인가시에 p형 질화갈륨의 완전 공핍(fully depletion)으로 인해 발생하는 단채널 현상을 줄여서 전자이동도를 향상시키는 효과를 제공한다.In the method of manufacturing a nitride semiconductor device according to the present invention, since the channel layer is formed in a vertical pin shape, since the current flows vertically, the size of the device is reduced, and the threshold voltage and the breakdown voltage are controlled by adjusting the thickness of the P-type gallium nitride. It is possible to reduce the short channel phenomenon caused by fully depletion of p-type gallium nitride when the gate voltage is applied, thereby improving the electron mobility.
도 1 내지 5는 본 발명의 일실시예에 따른 질화물 반도체 소자의 제조방법의 공정 단면도,
도 6은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조방법의 공정 단면도,
도 7은 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법의 공정 평면도이다.1 to 5 are cross-sectional views of a method of manufacturing a nitride semiconductor device according to one embodiment of the present invention;
6 is a cross-sectional view of a method of manufacturing a nitride semiconductor device according to another embodiment of the present invention;
7 is a process plan view of a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention.
이하, 첨부된 도면을 참고하여 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법에 대해서 순차적으로 설명한다.Hereinafter, a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 1 내지 5는 본 발명의 일실시예에 따른 질화물 반도체 소자의 제조방법의 공정 단면도를 도시한다.1 to 5 illustrate process cross-sectional views of a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention.
도 1은 기판(10) 상에 고농도의 n형 질화갈륨층(20), 저농도의 n형 질화갈륨층(30), p형 질화갈륨층(40) 및 n형 질화갈륨층(50)을 순차적으로 증착하여 에피층을 형성하는 질화물 반도체 소자의 제조방법의 공정 단면도를 도시한다.1 shows a high concentration of n-type
도 1을 참고하여 보다 구체적으로 살펴보면, 기판(10)상에 고농도로 도핑된 n형 질화갈륨(GaN)층(20)을 증착할 수 있다. 이때, 기판(10)상에 버퍼층(미도시)을 증착하고 버퍼층 상부에 고농도로 도핑된 n형 질화갈륨층(20)을 증착할 수도 있다. n형 질화갈륨층(20) 상부에는 저농도로 도핑된 n형 질화갈륨층(30)을 증착할 수 있다. 저농도 n형 질화갈륨층(30) 상부에 p형 질화갈륨층(40) 및 n형 질화갈륨층(50)을 순차적으로 증착함으로써 에피층을 형성할 수 있다.Referring to FIG. 1, the n-type gallium nitride (GaN)
기판(10) 위에 먼저 낮은 온도에서 버퍼층을 성장한 후에 높은 온도에서 질화물 반도체의 에피층을 성장시킨다. 버퍼층으로는 통상적으로 GaN 또는 AlN가 사용될 수 있다. The buffer layer is first grown on the
본 발명의 일 실시예에 따라 제조되는 질화물 반도체 소자에서, p형 질화갈륨층(40)과 n형 질화갈륨층(50)의 두께나 농도를 조정함으로써 쓰레숄드 전압(Vt)과 브레이크다운 전압(breakdown voltage)의 특성을 변경할 수 있다.In the nitride semiconductor device manufactured according to the embodiment of the present invention, the threshold voltage V t and the breakdown voltage are adjusted by adjusting the thickness or concentration of the p-type
도 2는 n형 질화갈륨층(50), p형 질화갈륨층(40) 및 저농도 n형 질화갈륨층(30)의 상부면 일부를 수직방향으로 식각하여 형성된 3차원 입체 구조를 갖는 질화물 반도체 소자의 제조방법의 공정 단면도를 도시한다.2 shows a nitride semiconductor device having a three-dimensional structure formed by etching a portion of an upper surface of an n-type
도 2를 참고하여 살펴보면, n형 질화갈륨층(50)의 상부로부터 저농도 n형 질화갈륨층(30)의 상부면 아래 소정의 깊이까지 수직방향으로 에피층을 식각함으로써 수 나노미터(nm)의 높이를 갖는 3차원 입체 구조를 형성할 수 있다. Referring to Figure 2, by etching the epi layer in the vertical direction from the top of the n-type
이때 3차원 입체 구조를 형성하는 공정은 BCl2, Cl2, CF4, CH4 또는 Ar 가스중 어느 하나를 사용하거나 또는 혼합하여 에피층을 식각할 수 있다. 이때 3차원 입체 구조의 높이는 바람직하게는 1 마이크로미터(㎛)로 형성할 수 있다.In this case, the process of forming the three-dimensional solid structure may use any one of BCl 2 , Cl 2 , CF 4 , CH 4 or Ar gas or mixed to etch the epi layer. At this time, the height of the three-dimensional solid structure can be preferably formed to 1 micrometer (μm).
또한, 드레인 컨택트를 형성하기 위해서, 저농도의 n형 질화갈륨층(30)의 일부를 식각하여 고농도의 n형 질화갈륨층(20)의 상부면 일부가 외부로 노출될 수 있도록 할 수 있다. 바람직하게는 고농도로 도핑된 n형 질화갈륨층(20)의 가장자리 영역이 외부로 노출될 수 있도록 저농도의 n형 질화갈륨층(30)을 식각할 수 있다. 이때 저농도의 n형 질화갈륨층(30)을 BCl2, Cl2, CF4, CH4 또는 Ar 중 어느 하나를 사용하거나 혼합하여 식각할 수 있다.In addition, in order to form the drain contact, a portion of the low concentration n-type
저농도의 n형 질화갈륨층(30)을 식각하여 형성된 결과물에는 5% 농도에 30분 정도 TMAH 처리를 하여서 표면 처리를 수행할 수 있다. The resultant formed by etching the low concentration n-type
도 3은 도 2의 결과물의 상부면을 덮는 산화막(60)이 증착된 질화물 반도체 소자의 제조방법의 공정 단면도를 도시한다.3 is a cross-sectional view illustrating a method of manufacturing a nitride semiconductor device in which an
도 3을 참고하여 살펴보면, 도 2의 3차원 입체 구조를 산화막(60)이 둘러싸도록 산화막(60)을 형성한다. 이때 산화막(60)으로는 Al2O3 , Si3N4 , HFO2 또는 SiO2 중 어느 하나를 사용할 수 있다.Referring to FIG. 3, the
여기서, 산화막(60)은 수직으로 전류가 흐를 수 있는 채널층으로 동작하는 3차원 입체 구조를 감싸도록 증착될 수 있다. 또한, 산화막(60)에는 게이트 컨택트(90)을 형성할 수 있다. Here, the
도 7은 소스 컨택트(70)와 게이트 컨택트(90)이 서로 교차하고 있는 구조를 개략적으로 도시하는 입체도이다. 도 7을 참고하여 살펴보면, 소스 컨택트(70)와 게이트 컨택트(90)가 서로 수직으로 교차하도록 구성되어 있음을 확인할 수 있다. 이때 교차하는 영역에서 산화막(60)이 3차원 입체 구조를 덮도록 구성된다. 산화막(60)이 3차원 입체 구조를 덮음으로써 소스의 3개 면에 게이트를 갖출 수 있게 된다.FIG. 7 is a three-dimensional view schematically illustrating a structure in which the
도 4는 n형 질화갈륨층(50)의 상부면에 증착된 산화막(60)의 일부와 고농도의 n형 질화갈륨층(20) 상부면에 증착된 산화막(60)의 일부를 제거하는 질화물 반도체 소자의 제조방법의 공정 단면도를 도시한다.4 shows a nitride semiconductor for removing a portion of the
도 4를 참고하여 살펴보면, n형 질화갈륨층(50)의 상부면에 증착된 산화막(60)의 일부를 식각하여 n형 질화갈륨층(50)의 일부가 외부로 노출될 수 있게 한다. 노출된 n형 질화갈륨층(50) 영역에는 소스 컨택트(70)를 형성할 수 있다. 이때 소스 컨택트(70)는 티타늄, 알루미늄, 니튬 및 금으로 이루어진 적층 구조로 구성될 수 있다.Referring to FIG. 4, a portion of the
드레인 컨택트(80)을 형성하기 위해서, 고농도 n형 질화갈륨층(20)의 상부면에 증착된 산화막(60)의 일부를 식각할 수 있다. 이때, 고농도 n형 질화갈륨층(20)의 상부면에 증착된 산화막(60) 중에서 저농도의 n형 질화갈륨층(30)을 감싸고 있는 산화막(60)은 에칭하지 않고 남겨둔다. In order to form the
고농도 n형 질화갈륨층(20)의 상부면에 증착된 산화막(60)의 일부를 식각하여 노출된 고농도 n형 질화갈륨층(20)의 상부면에는 드레인 컨택트(80)를 형성할 수 있다. 이때 드레인 컨택트(80)는 티타늄, 알루미늄, 니튬 및 금으로 이루어진 적층 구조로 구성될 수 있다.A portion of the
도 5는 도 4의 결과물에서 산화막을 에칭하여 소스 컨택트 및 드레인 컨택트가 형성된 질화물 반도체 소자의 제조방법의 공정 단면도를 도시한다.FIG. 5 is a cross-sectional view illustrating a method of manufacturing a nitride semiconductor device in which a source contact and a drain contact are formed by etching an oxide film in the resultant of FIG. 4.
도 5를 참고하여 살펴보면, n형 질화갈륨층(50)의 외부로 노출된 영역에는 소스 컨택트(source contact)를 형성할 수 있다. 고농도의 n형 질화갈륨층(20) 중 외부로 노출된 영역에는 드레인 컨택(drain contact)을 형성할 수 있다. 도 5에서 도시되어 있는 소스 컨택(70) 및 드레인 컨택(80)은 예시적인 것에 불과하고, 다양한 위치에서 변형될 수 있다.Referring to FIG. 5, a source contact may be formed in an area exposed to the outside of the n-type
도 6은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조방법의 공정 단면도이다. 도 6을 참고하여 살펴보면, 도 3에 도시된 질화물 반도체 소자의 공정 단면도에서, n형 질화갈름층(50)의 상부면에 증착된 산화막(60)을 식각하여 n형 질화갈륨층(50)을 외부로 노출시킨다. 이렇게 외부로 노출된 n형 질화갈륨층(50) 영역에는 소스 컨택트(70)를 형성할 수 있다.6 is a cross-sectional view illustrating a method of manufacturing a nitride semiconductor device according to another embodiment of the present invention. Referring to FIG. 6, in the process cross-sectional view of the nitride semiconductor device illustrated in FIG. 3, the n-type
만약, 기판을 실리콘을 사용하는 경우에 있어서, 실리콘 기판은 사파이어 기판에 비하여 에칭하는 것이 용이하기 때문에, 실리콘 기판의 하부면을 에칭함으로써, 실리콘 기판의 뒷면에 드레인 컨택트(80)를 형성할 수 있다. 즉, 기판(10)의 하부면을 식각하여 고농도 n형 질화갈륨층(20)의 하부면까지 연결되는 비아를 형성할 수 있다. 비아 내부에서 고농도 n형 질화갈륨층(20)의 하부면에 드레인 컨택트(80)를 형성할 수 있다.If the substrate is made of silicon, since the silicon substrate is easier to etch than the sapphire substrate, the
도 7은 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법의 입체공정도이다.7 is a three-dimensional process diagram of a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention.
도 7을 참고하여 살펴보면, A-A' 방향의 절단면을 X 방향에서 바라본 단면도는 도 5의 단면도와 실질적으로 유사하다. 즉, 3차원 입체 구조에 의해서 감싸지는 구조에 대해서 보다 명확하게 도시하고 있다. 즉, 게이트는 소스 컨택트(70)와 교차하여 형성될 수 있다. 게이트와 소스 컨택트(70)가 교차하는 영역에서 게이트는 3차원 입체 구조의 3개 면을 감싸도록 구성될 수 있다. 이렇게 형성된 3개 면에 의해서 2개 채널이 형성될 수 있다.Referring to FIG. 7, a cross-sectional view of the cutting plane along the line AA ′ in the X direction is substantially similar to that of FIG. 5. That is, the structure wrapped by the three-dimensional solid structure is shown more clearly. In other words, the gate may be formed to intersect the
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형 가능함은 물론이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention.
10 : 기판 20 : 고농도 n형 도핑된 질화갈륨층
30 : 저농도 n형 도핑된 질화갈륨층 40 : p형 질화갈륨층
50 : n형 질화갈륨층 60 : 산화막
70 : 소스 컨택트 80 : 드레인 컨택트10
30: low concentration n-type doped gallium nitride layer 40: p-type gallium nitride layer
50: n-type gallium nitride layer 60: oxide film
70: source contact 80: drain contact
Claims (17)
상기 n형 질화갈륨층, 상기 p형 질화갈륨층 및 상기 저농도 n형 질화갈륨층의 상부면 일부를 수직방향으로 식각하여 상기 기판 표면으로부터 수직 방향으로 돌출되는 3차원 입체 구조의 채널층을 형성하는 단계;
상기 저농도 n형 질화갈륨층의 일부를 식각하여 상기 고농도 n형 질화갈륨층의 상부면 일부를 노출시키는 단계;
산화막을 증착하는 단계; 및
상기 3차원 입체 구조에서 n형 질화갈륨층의 상부면에 접하는 소스 컨택트 및 상기 고농도 n형 질화갈륨층에 접하는 드레인 컨택트를 형성하는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법.Sequentially growing an epitaxial layer of a high concentration n-type gallium nitride layer, a low concentration n-type gallium nitride layer, a p-type gallium nitride layer, and an n-type gallium nitride layer on the substrate;
A portion of the upper surface of the n-type gallium nitride layer, the p-type gallium nitride layer and the low concentration n-type gallium nitride layer is etched in a vertical direction to form a channel layer having a three-dimensional solid structure protruding from the surface of the substrate in a vertical direction step;
Etching a portion of the low concentration n-type gallium nitride layer to expose a portion of the upper surface of the high concentration n-type gallium nitride layer;
Depositing an oxide film; And
Forming a source contact in contact with an upper surface of the n-type gallium nitride layer and a drain contact in contact with the high concentration n-type gallium nitride layer in the three-dimensional solid structure.
상기 컨택트 형성 단계는,
상기 n형 질화갈륨층의 상부면 상에 증착된 산화막 부분과, 상기 고농도 n형 질화갈륨층 상에 증착된 산화막 부분을 제거하는 단계; 및
상기 n형 질화갈륨층의 노출 영역에 상기 소스 콘택트를 형성하고, 상기 고농도 n형 질화갈륨층의 노출 영역에 상기 드레인 컨택트를 형성하는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법.The method of claim 1,
The contact forming step,
Removing an oxide film portion deposited on an upper surface of the n-type gallium nitride layer and an oxide film portion deposited on the high concentration n-type gallium nitride layer; And
Forming the source contact in an exposed region of the n-type gallium nitride layer and forming the drain contact in an exposed region of the high concentration n-type gallium nitride layer.
상기 컨택트 형성 단계는,
상기 n형 질화갈륨층의 상부면 상에 증착된 산화막 부분을 제거하는 단계;
상기 n형 질화갈륨층의 상부면 상에 상기 소스 컨택트를 형성하는 단계;
상기 기판의 하부면을 식각하여 상기 고농도 n형 질화갈륨층의 하부면까지 연결되는 비아를 형성하는 단계; 및
상기 비아 내부에서 상기 고농도 n형 질화갈륨층의 하부면에 상기 드레인 컨택트를 형성하는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법.The method of claim 1,
The contact forming step,
Removing a portion of an oxide film deposited on an upper surface of the n-type gallium nitride layer;
Forming the source contact on an upper surface of the n-type gallium nitride layer;
Etching a lower surface of the substrate to form vias connected to the lower surface of the high concentration n-type gallium nitride layer; And
Forming the drain contact on the lower surface of the high concentration n-type gallium nitride layer in the via.
상기 산화막에 게이트 컨택트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.The method of claim 1,
And forming a gate contact on the oxide film.
상기 소스 컨택트 또는 상기 드레인 컨택트는 티타늄, 알루미늄, 니튬 및 금으로 이루어진 적층 구조인 것을 특징으로 하는 질화물 반도체 소자 제조 방법.The method of claim 2 or 3,
The source contact or the drain contact is a nitride semiconductor device manufacturing method, characterized in that the laminated structure consisting of titanium, aluminum, lithium and gold.
상기 게이트 컨택트는 니튬 및 금으로 이루어진 적층 구조인 것을 특징으로 하는 질화물 반도체 소자 제조 방법.5. The method of claim 4,
The gate contact is a nitride semiconductor device manufacturing method, characterized in that the laminated structure consisting of lithium and gold.
상기 에피층을 형성하는 단계는, MOCVD(Catalyst-free Metalorganic Chemical Vapor Deposition) 또는 MBE(Molecular Beam Epitaxy)에 의하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법.The method of claim 1,
The forming of the epitaxial layer may include nitride-free metalorganic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE).
상기 기판은 사파이어 또는 실리콘 기판인 것을 특징으로 하는 질화물 반도체 소자 제조 방법.The method of claim 1,
The substrate is a nitride semiconductor device manufacturing method, characterized in that the sapphire or silicon substrate.
상기 기판 상에 형성된 고농도 n형 질화갈륨층;
상기 고농도 n형 질화갈륨층에 순차적으로 형성되어, 상기 고농도 n형 질화갈륨층의 상부면에 수직한 방향으로 돌출되는 3차원 입체 구조의 채널층을 형성하는 저농도 n형 질화갈륨층, p형 질화갈륨층 및 n형 질화갈륨층;
상기 3차원 입체 구조에서 상기 n형 질화 갈륨층의 상부 면을 제외한 부분에 형성된 산화막;
상기 n형 질화갈륨층의 상부 면에 형성된 소스 컨택트;
상기 고농도 n형 질화갈륨층에 접하는 드레인 컨택트;를 포함하는 질화물 반도체 소자.Board;
A high concentration n-type gallium nitride layer formed on the substrate;
A low concentration n-type gallium nitride layer and a p-type nitride layer formed sequentially on the high concentration n-type gallium nitride layer to form a channel layer having a three-dimensional structure protruding in a direction perpendicular to the upper surface of the high concentration n-type gallium nitride layer Gallium layer and n-type gallium nitride layer;
An oxide film formed on a portion of the three-dimensional solid structure except for an upper surface of the n-type gallium nitride layer;
A source contact formed on an upper surface of the n-type gallium nitride layer;
And a drain contact in contact with the high concentration n-type gallium nitride layer.
상기 드레인 컨택트는,
상기 고농도 n형 질화갈륨층의 상부 표면 상에서 상기 3차원 입체 구조의 일 측에 형성되는 것을 특징으로 하는 질화물 반도체 소자.10. The method of claim 9,
The drain contact,
A nitride semiconductor device, characterized in that formed on one side of the three-dimensional solid structure on the upper surface of the high concentration n-type gallium nitride layer.
상기 기판 하부로부터 상기 고농도 n형 질화갈륨층의 하부면까지 연결되는 비아;를 더 포함하며,
상기 드레인 컨택트는,
상기 비아 내에서 상기 고농도 n형 질화갈륨층의 하부 표면에 형성되는 것을 특징으로 하는 질화물 반도체 소자.10. The method of claim 9,
Vias connected from the lower portion of the substrate to the lower surface of the high concentration n-type gallium nitride layer;
The drain contact,
The nitride semiconductor device is formed on the lower surface of the high concentration n-type gallium nitride layer in the via.
상기 산화막에 형성되는 게이트 컨택트;을 포함하는 것을 특징으로 하는 질화물 반도체 소자.10. The method of claim 9,
And a gate contact formed on the oxide film.
상기 소스 컨택트 또는 상기 드레인 컨택트는 티타늄, 알루미늄, 니튬 및 금으로 이루어진 적층 구조인 것을 특징으로 하는 질화물 반도체 소자.10. The method of claim 9,
The source contact or the drain contact is a nitride semiconductor device, characterized in that the laminated structure consisting of titanium, aluminum, lithium and gold.
상기 게이트 컨택트는 니튬 및 금으로 이루어진 적층 구조인 것을 특징으로 하는 질화물 반도체 소자.The method of claim 12,
The gate contact is a nitride semiconductor device, characterized in that the laminated structure made of lithium and gold.
MOCVD(Catalyst-free Metalorganic Chemical Vapor Deposition)에 의해서 상기 고농도 n형 질화갈륨층, 상기 저농도 n형 질화갈륨층, 상기 p형 질화갈륨층 및 상기 n형 질화갈륨층을 순차적으로 증착하는 것을 특징으로 하는 질화물 반도체 소자.10. The method of claim 9,
Characterized by sequentially depositing the high concentration n-type gallium nitride layer, the low concentration n-type gallium nitride layer, the p-type gallium nitride layer, and the n-type gallium nitride layer by MOCVD (Catalyst-free Metalorganic Chemical Vapor Deposition). Nitride semiconductor device.
상기 기판은 사파이어 또는 실리콘 기판인 것을 특징으로 하는 질화물 반도체 소자.10. The method of claim 9,
The substrate is a nitride semiconductor device, characterized in that the sapphire or silicon substrate.
상기 P형 질화갈륨층 및 상기 저농도 n형 질화갈륨층의 농도와 두께를 조절하여 문턱전압 또는 항복전압을 조절할 수 있는 것을 특징으로 하는 질화물 반도체 소자.10. The method of claim 9,
The nitride semiconductor device, characterized in that the threshold voltage or the breakdown voltage can be adjusted by adjusting the concentration and thickness of the p-type gallium nitride layer and the low concentration n-type gallium nitride layer.
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|---|---|---|---|
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Citations (4)
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2011
- 2011-08-26 KR KR1020110086050A patent/KR101247747B1/en active IP Right Grant
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