KR101238251B1 - Manufacturing method for circuit board - Google Patents

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Abstract

회로기판 제조방법이 개시된다. 무전해도금으로 형성된 시드층 및 전해도금으로 시드층에 형성된 회로패턴이 적층된 기판을 제공하는 단계, 회로패턴보다 시드층에 대한 에칭 비율이 큰 제1 에칭액으로 시드층을 1차로 에칭하는 단계, 제1 에칭액보다 회로패턴에 대한 에칭 비율이 큰 제2 에칭액으로 시드층을 2차로 에칭하는 단계를 포함하는 회로기판 제조방법은, 시드층 및 회로패턴에 대한 과도한 에칭을 방지하여, 언더컷 발생 및 회로패턴 폭의 감소를 최소화할 수 있다.A circuit board manufacturing method is disclosed. Providing a substrate on which a seed layer formed by electroless plating and a circuit pattern formed on the seed layer are laminated by electroplating, etching the seed layer primarily with a first etching solution having a larger etching rate with respect to the seed layer than the circuit pattern; A circuit board manufacturing method comprising second etching the seed layer with a second etchant having a larger etching rate for the circuit pattern than the first etchant, prevents excessive etching of the seed layer and the circuit pattern, thereby generating undercuts and circuits. The reduction in the pattern width can be minimized.

Description

회로기판 제조방법{Manufacturing method for circuit board}Manufacturing method for circuit board

본 발명은 회로기판 제조방법에 관한 것이다.
The present invention relates to a circuit board manufacturing method.

일반적으로, 회로기판 제조공정에서는 시드층을 이용한 전해도금으로 회로패턴을 형성한다. 그리고, 전해도금 시에 전극으로 사용된 시드층은 플래쉬 에칭에 의해 제거된다.In general, a circuit pattern is formed by electroplating using a seed layer in a circuit board manufacturing process. The seed layer used as an electrode during electroplating is removed by flash etching.

그런데, 시드층을 효과적으로 제거하기 위하여, 시드층에 대한 에칭 비율이 높은 에칭액을 사용하면 언더컷이 자주 발생되는 문제가 있다.However, in order to effectively remove the seed layer, there is a problem that undercut is frequently generated when an etchant having a high etching rate with respect to the seed layer is used.

반대로, 회로패턴에 대한 에칭 비율이 높은 에칭액을 사용하면 언더컷의 발생은 줄어드나 회로패턴의 폭이 크게 감소되는 문제가 있다.
On the contrary, when an etchant having a high etching rate with respect to the circuit pattern is used, the occurrence of undercut is reduced but the width of the circuit pattern is greatly reduced.

본 발명은 시드층 제거 시에 언더컷 및 회로패턴 폭의 감소를 방지하는 회로기판 제조방법을 제공하는 것이다.
The present invention provides a method for manufacturing a circuit board to prevent the undercut and the reduction of the circuit pattern width when removing the seed layer.

본 발명의 일 측면에 따르면, 무전해도금으로 형성된 시드층 및 전해도금으로 상기 시드층에 형성된 회로패턴이 적층된 기판을 제공하는 단계; 상기 회로패턴보다 상기 시드층에 대한 에칭 비율이 큰 제1 에칭액으로 시드층을 1차로 에칭하는 단계; 상기 제1 에칭액보다 회로패턴에 대한 에칭 비율이 큰 제2 에칭액으로 상기 시드층을 2차로 에칭하는 단계를 포함하는 회로기판 제조방법이 제공된다.According to an aspect of the present invention, there is provided a substrate on which a seed layer formed by electroless plating and a circuit pattern formed on the seed layer are laminated by electroplating; First etching the seed layer with a first etchant having a larger etching rate with respect to the seed layer than the circuit pattern; There is provided a circuit board manufacturing method comprising second etching the seed layer with a second etching solution having a larger etching rate with respect to a circuit pattern than the first etching solution.

상기 시드층 및 상기 회로패턴은 구리를 포함하여 이루어지고, 상기 1차 에칭단계 및 상기 2차 에칭단계는, 상기 제1 에칭액 및 제2 에칭액에서 과산화수소 농도를 조절하여, 상기 시드층 및 상기 회로패턴에 대한 에칭 비율을 조절할 수 있다.The seed layer and the circuit pattern may be formed of copper, and the first etching step and the second etching step may include adjusting the hydrogen peroxide concentration in the first etching solution and the second etching solution, thereby controlling the seed layer and the circuit pattern. It is possible to adjust the etching rate for.

상기 시드층 및 상기 회로패턴은 구리를 포함하여 이루어지고, 상기 1차 에칭단계 및 상기 2차 에칭단계는, 상기 제1 에칭액 및 제2 에칭액에서 인산 및 규불화수소산를 포함하는 첨가제의 농도를 조절하여, 상기 시드층 및 상기 회로패턴에 대한 에칭 비율을 조절할 수 있다.The seed layer and the circuit pattern may be formed of copper, and the first etching step and the second etching step may be performed by adjusting the concentration of an additive including phosphoric acid and hydrofluoric acid in the first etching solution and the second etching solution. The etching rate of the seed layer and the circuit pattern may be adjusted.

상기 기판 제공단계는, 무전해 도금으로 상기 기판에 상기 시드층을 형성하는 단계, 상기 회로패턴에 상응하여 상기 시드층을 선택적으로 노출시키는 도금레지스트를 적층하는 단계, 상기 시드층을 전극으로 전해도금하여 회로패턴을 형성하는 단계를 포함할 수 있다.The substrate providing step may include forming the seed layer on the substrate by electroless plating, laminating a plating resist selectively exposing the seed layer in accordance with the circuit pattern, and electroplating the seed layer with an electrode. To form a circuit pattern.

상기 시드층을 적층하기 이전에, 상기 기판에 조도를 형성하는 단계를 더 포함할 수 있다.
Prior to stacking the seed layer, the method may further include forming roughness on the substrate.

본 발명에 따르면, 시드층 및 회로패턴에 대한 과도한 에칭을 방지하여, 언더컷 발생 및 회로패턴 폭의 감소를 최소화할 수 있다.According to the present invention, it is possible to prevent excessive etching of the seed layer and the circuit pattern, thereby minimizing undercut occurrence and reduction of the circuit pattern width.

또한, 일반적인 에칭액을 사용하여 시드층을 효과적으로 제거함으로써, 특별한 기능의 에칭액 개발 및 사용에 필요한 비용을 절감할 수 있다.
In addition, by effectively removing the seed layer using a general etching solution, it is possible to reduce the cost required for the development and use of a special etching solution.

도 1은 본 발명의 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 회로기판 제조방법을 설명하는 도면.
도 9는 본 발명의 일 실시예에 따른 회로기판 제조방법에서 사용되는 에칭액에 따른 에칭 비율을 설명하는 도면.1 is a flow chart showing a circuit board manufacturing method according to an embodiment of the present invention.
2 to 8 illustrate a circuit board manufacturing method according to an embodiment of the present invention.
9 is a view for explaining an etching rate according to the etching solution used in the circuit board manufacturing method according to an embodiment of the present invention.

이하에서 본 발명의 실시예를 첨부도면을 참조하여 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도이고, 도 2 내지 도 8은 본 발명의 일 실시예에 따른 회로기판 제조방법을 설명하는 도면이다.1 is a flow chart showing a circuit board manufacturing method according to an embodiment of the present invention, Figures 2 to 8 are views illustrating a circuit board manufacturing method according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 회로기판 제조방법은 기판 제공단계(S110), 1차 에칭단계(S120) 및 2차 에칭단계(S130)를 포함한다. A circuit board manufacturing method according to an embodiment of the present invention includes a substrate providing step S110, a first etching step S120, and a second etching step S130.

기판 제공단계(S110)에서는 시드층(20) 및 회로패턴(40)에 형성된 기판(10)을 제공한다. 본 실시예에서 시드층(20)은 기판(10)의 절연층 상에 무전해도금으로 형성되어 있으며, 회로패턴(40)은 시드층(20) 상에 전해도금으로 형성되어 있다.In the substrate providing step S110, the substrate 10 formed on the seed layer 20 and the circuit pattern 40 is provided. In the present embodiment, the seed layer 20 is formed by electroless plating on the insulating layer of the substrate 10, and the circuit pattern 40 is formed by electroplating on the seed layer 20.

구체적으로, 도 2 및 도 3에 나타난 바와 같이, 본 실시예에서는 무전해도금(예를 들면, 화학도금)으로 절연층에 시드층(20)을 형성한다. 이 때, 시드층(20)과 절연층의 밀착력을 높이기 위하여, 기판(10)의 절연층에 조도(12)를 형성하고 시드층(20)을 형성할 수 있다.Specifically, as shown in FIGS. 2 and 3, in the present embodiment, the seed layer 20 is formed on the insulating layer by electroless plating (for example, chemical plating). In this case, in order to increase the adhesion between the seed layer 20 and the insulating layer, the roughness 12 may be formed on the insulating layer of the substrate 10 and the seed layer 20 may be formed.

다음으로, 도 4에 나타난 바와 같이, 형성될 회로패턴(40)에 상응하여 시드층(20)을 선택적으로 노출시키는 관통홀이 형성된 도금레지스트(30)를 적층한다.Next, as shown in FIG. 4, the plating resist 30 having the through holes for selectively exposing the seed layer 20 is formed to correspond to the circuit pattern 40 to be formed.

다음으로, 도 5 및 도 6에 나타난 바와 같이, 시드층(20)을 전극으로 전해도금하여 회로패턴(40)을 형성하고, 도금레지스트(30)를 제거한다.
Next, as shown in FIGS. 5 and 6, the seed layer 20 is electroplated with an electrode to form a circuit pattern 40, and the plating resist 30 is removed.

1차 에칭단계(S120)에서는 회로패턴(40) 사이에 연결된 시드층(20)의 대부분을 제거한다. 이를 위해, 회로패턴(40)보다 시드층(20)에 대한 에칭 비율이 큰 제1 에칭액으로 시드층(20)을 1차로 에칭한다. In the first etching step S120, most of the seed layer 20 connected between the circuit patterns 40 is removed. To this end, the seed layer 20 is first etched with a first etchant having a larger etching rate with respect to the seed layer 20 than the circuit pattern 40.

무전해도금으로 형성된 시드층(20)과 전해도금으로 형성된 회로패턴(40)은 에칭액에 따라 에칭이 다르게 된다. 이에 따라, 에칭액에 따라 시드층(20)과 회로패턴(40)의 에칭 비율은 다르게 나타나게 된다. 본 실시예에서는 이러한 특성을 이용하여 회로패턴(40) 사이에 연결된 시드층(20)의 대부분을 제거할 때 회로패턴(40)이 식각되는 양이 최소화되도록, 회로패턴(40)보다 시드층(20)에 대한 에칭 비율이 큰 제1 에칭액을 사용하여 시드층(20)을 제거한다.The seed layer 20 formed by electroless plating and the circuit pattern 40 formed by electroplating have different etching depending on the etching solution. Accordingly, the etching ratio of the seed layer 20 and the circuit pattern 40 is different depending on the etching solution. In this embodiment, when the majority of the seed layers 20 connected between the circuit patterns 40 are removed by using such a characteristic, the seed layer (rather than the circuit pattern 40) is minimized so that the amount of etching of the circuit patterns 40 is minimized. The seed layer 20 is removed using a first etching solution having a large etching rate with respect to 20).

도 9는 본 발명의 일 실시예에 따른 회로기판(10) 제조방법에서 사용되는 에칭액에 따른 에칭 비율을 설명하는 도면이다.9 is a view for explaining an etching rate according to the etchant used in the method of manufacturing a circuit board 10 according to an embodiment of the present invention.

본 실시예의 시드층(20) 및 회로패턴(40)은 구리를 포함하는 재질로 이루어짐으로써, 도 9에 나타난 바와 같이, 에칭액 중 과산화수소(hydrogen peroxide, H2O2)의 농도에 따라 시드층(20) 및 회로패턴(40)에 대한 에칭 비율을 조절할 수 있다. 또한, 에칭액 중 인산 및 규불화수소산를 포함하는 첨가제의 농도에 따라 시드층(20) 및 회로패턴(40)에 대한 에칭 비율을 조절할 수도 있다.The seed layer 20 and the circuit pattern 40 of the present embodiment are made of a material including copper, and as shown in FIG. 9, the seed layer 20 and the hydrogen peroxide (H 2 O 2) in the etching solution according to the concentration. The etching rate with respect to the circuit pattern 40 can be adjusted. In addition, the etching rate of the seed layer 20 and the circuit pattern 40 may be adjusted according to the concentration of the additive including phosphoric acid and hydrofluoric acid in the etching solution.

구체적으로, 본 실시예에서는 제1 에칭액으로 화학동(무전해도금)/전기동(전해도금)의 에칭 비율이 3.01인 에칭액(과산화수소 농도 5% 및 첨가제 농도 4%)을 사용한다.Specifically, in this embodiment, an etching solution (5% hydrogen peroxide concentration and 4% additive concentration) having an etching ratio of chemical copper (electroless plating) / electrophoresis (electroplating) of 3.01 is used as the first etching solution.

이 때, 1차 에칭으로 인하여 언더컷이 발생되지 않도록 회로패턴(40) 사이의 시드층(20) 일부를 잔존시킨다. 즉, 과도한 1차 에칭으로 언더컷이 발생되지 않는 정도까지 1차로 에칭을 진행한다.At this time, part of the seed layer 20 between the circuit patterns 40 is left so that undercut does not occur due to the primary etching. That is, the etching is primarily performed to the extent that no undercut is caused by excessive primary etching.

도 7에 나타난 바와 같이, 본 실시예에서는 언더컷이 발생되지 않는 수준에서 1차 에칭을 진행하므로, 조도(12)형성으로 인하여 기판(10)에 형성된 미세한 홈에 시드층(20)이 남아 있을 수 있다.
As shown in FIG. 7, in the present embodiment, since the first etching is performed at the level at which the undercut does not occur, the seed layer 20 may remain in the minute groove formed in the substrate 10 due to the roughness 12 formation. have.

2차 에칭단계(S130)에서는 1차 에칭 후에 회로패턴(40) 사이 영역에 잔존하는 시드층(20)을 제거한다. 이 때, 언더컷을 방지하기 위하여, 제1 에칭액보다는 회로패턴(40)에 대한 에칭 비율이 큰 제2 에칭액으로 시드층(20)을 2차로 에칭한다. 즉, 회로패턴(40) 사이 영역에 잔존하는 시드층(20)을 제거하는 과정에서 회로패턴(40) 아래의 시드층(20)만이 과하게 식각되면 언더컷이 발생하므로, 도 8에 나타난 바와 같이 회로패턴(40)과 시드층(20)의 식각비율을 맞춘 제2 에칭액을 사용하여, 회로패턴(40)과 시드층(20)이 균형적으로 식각되게 한다.In the secondary etching step S130, the seed layer 20 remaining in the region between the circuit patterns 40 is removed after the primary etching. At this time, in order to prevent undercut, the seed layer 20 is secondarily etched with a second etching solution having a larger etching rate with respect to the circuit pattern 40 than the first etching solution. That is, when only the seed layer 20 under the circuit pattern 40 is excessively etched in the process of removing the seed layer 20 remaining in the region between the circuit patterns 40, an undercut occurs, as shown in FIG. 8. The circuit pattern 40 and the seed layer 20 may be etched in a balanced manner by using a second etching solution having an etching ratio of the pattern 40 and the seed layer 20.

구체적으로, 본 실시예에서는 제2 에칭액으로 화학동(무전해도금)/전기동(전해도금)의 에칭 비율이 1.97인 에칭액(과산화수소 농도 4% 및 첨가제 농도 4%)을 사용한다.
Specifically, in this embodiment, the etching liquid (hydrogen peroxide concentration 4% and additive concentration 4%) whose etching ratio of chemical copper (electroless plating) / electrophoresis (electroplating) is 1.97 is used as the second etching solution.

상술한 바와 같이, 본 실시예에서 2차 에칭단계는 1차 에칭에서 대부분의 시드층(20)이 제거된 후에 수행되므로, 2차 에칭으로 인한 회로패턴(40)의 폭의 감소는 크지 않게 된다. 따라서, 본 실시예의 회로기판(10) 제조방법은 언더컷 발생을 억제하면서도 회로패턴(40) 폭의 감소를 최소화할 수 있다. As described above, in this embodiment, since the secondary etching step is performed after most of the seed layer 20 is removed in the primary etching, the decrease in the width of the circuit pattern 40 due to the secondary etching is not large. . Therefore, the method of manufacturing the circuit board 10 of the present embodiment can minimize the reduction in the width of the circuit pattern 40 while suppressing undercut generation.

또한, 일반적인 에칭액을 사용하여 시드층(20)을 효과적으로 제거함으로써, 특별한 기능의 에칭액 개발 및 사용에 필요한 비용을 절감할 수 있다.
In addition, by effectively removing the seed layer 20 using a general etching solution, it is possible to reduce the cost required for the development and use of a special etching solution.

상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to embodiments of the present invention, those skilled in the art may variously modify the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. And can be changed.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

10: 기판
12: 조도
20: 시드층
30: 도금레지스트
40: 회로패턴10: substrate
12: roughness
20: seed layer
30: plating resist
40: circuit pattern

Claims (5)

무전해도금으로 형성된 시드층 및 전해도금으로 상기 시드층에 형성된 회로패턴이 적층된 기판을 제공하는 단계;
상기 회로패턴보다 상기 시드층에 대한 에칭 비율이 큰 제1 에칭액으로 시드층을 1차로 에칭하는 단계; 및
상기 제1 에칭액보다 회로패턴에 대한 에칭 비율이 큰 제2 에칭액으로 상기 시드층을 2차로 에칭하는 단계를 포함하며,
상기 시드층 및 상기 회로패턴은 구리를 포함하여 이루어지고,
상기 1차 에칭단계 및 상기 2차 에칭단계는,
상기 제1 에칭액 및 제2 에칭액에서, 과산화수소 농도 또는 인산 및 규불화수소산를 포함하는 첨가제의 농도 중 적어도 어느 하나를 조절하여, 상기 시드층 및 상기 회로패턴에 대한 에칭 비율을 조절하는 것을 특징으로 하는 회로기판 제조방법.
Providing a substrate on which a seed layer formed of electroless plating and a circuit pattern formed on the seed layer are laminated by electroplating;
First etching the seed layer with a first etchant having a larger etching rate with respect to the seed layer than the circuit pattern; And
Etching the seed layer secondly with a second etching solution having a larger etching rate with respect to a circuit pattern than the first etching solution,
The seed layer and the circuit pattern is made of copper,
The first etching step and the second etching step,
In the first etching solution and the second etching solution, at least any one of the concentration of hydrogen peroxide or the concentration of additives including phosphoric acid and hydrofluoric acid, by adjusting the etching rate for the seed layer and the circuit pattern Substrate manufacturing method.
삭제delete 삭제delete 제1항에 있어서,
상기 기판 제공단계는,
무전해 도금으로 상기 기판에 상기 시드층을 형성하는 단계;
상기 회로패턴에 상응하여 상기 시드층을 선택적으로 노출시키는 도금레지스트를 적층하는 단계; 및
상기 시드층을 전극으로 전해도금하여 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 회로기판 제조방법.
The method of claim 1,
The substrate providing step,
Forming the seed layer on the substrate by electroless plating;
Stacking a plating resist selectively exposing the seed layer in correspondence with the circuit pattern; And
And electroplating the seed layer with an electrode to form a circuit pattern.
제1항에 있어서,
상기 시드층을 적층하기 이전에, 상기 기판에 조도를 형성하는 단계를 더 포함하는 회로기판 제조방법.
The method of claim 1,
Before stacking the seed layer, forming a roughness on the substrate.
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