KR101171100B1

KR101171100B1 - Manufacturing method for circuit board

Info

Publication number: KR101171100B1
Application number: KR1020100098983A
Authority: KR
Inventors: 김영곤; 이동욱; 노승현; 이준용
Original assignee: 삼성전기주식회사
Priority date: 2010-10-11
Filing date: 2010-10-11
Publication date: 2012-08-03
Also published as: KR20120037306A

Abstract

회로기판 제조방법이 개시된다. 기판에 비아홀을 형성하는 단계, 기판에 회로패턴을 형성하는 단계, 회로패턴을 커버하고 비아홀을 선택적으로 노출시키는 도금레지스트를 적층하는 단계, 도금으로 비아홀을 충전하여 비아를 형성하는 단계, 도금레지스트를 제거하는 단계를 포함하는 회로기판 제조방법은, 비아홀 부분에만 선택적으로 도금하여 비아를 형성함으로써 회로패턴의 두께증가를 방지하여 미세한 회로패턴을 형성할 수 있으며, 비아와 접속하는 랜드가 에칭 과정에서도 손실되지 않아서 비아와 랜드의 매칭 신뢰성을 향상시킬 수 있다.A circuit board manufacturing method is disclosed. Forming via holes in the substrate, forming a circuit pattern on the substrate, laminating a plating resist covering the circuit pattern and selectively exposing the via holes, filling via holes with plating to form vias, plating resist In the circuit board manufacturing method including the step of removing, by selectively plating only the via holes to form vias, the circuit pattern may be prevented from increasing in thickness, thereby forming a fine circuit pattern. Therefore, the matching reliability of vias and lands can be improved.

Description

Manufacturing method for circuit board

본 발명은 회로기판 제조방법에 관한 것이다.
The present invention relates to a circuit board manufacturing method.

일반적으로, 회로기판에는 서로 다른 층의 회로패턴들을 연결하기 위하여 비아(Via)가 형성되며, 비아는 도금공정에 의해 형성된다.In general, vias are formed in the circuit board to connect circuit patterns of different layers, and the vias are formed by a plating process.

그런데, 비아의 도금과정에서 비아 뿐만 아니라 회로패턴에도 도금이 이루어지므로 미세회로 구현에 방해 요소로 작용하고 있다.However, in the plating process of the via, plating is performed not only on the via but also on the circuit pattern, thus acting as an obstacle to the implementation of the microcircuit.

한편, 회로패턴 형성공정에서 에칭에 의하여 랜드(Land)가 손실되어 비아와 랜드의 매칭이 어긋나는 문제도 발생하고 있다.
On the other hand, in the circuit pattern forming process, lands are lost due to etching, which causes a mismatch between vias and lands.

본 발명은 회로패턴에 불필요한 도금을 형성하지 않고도 비아를 형성하는 회로기판 제조방법을 제공하는 것이다.The present invention provides a circuit board manufacturing method for forming a via without forming unnecessary plating on the circuit pattern.

또한, 본 발명은 비아와 랜드의 매칭 신뢰성을 높이는 회로기판 제조방법을 제공하는 것이다.
In addition, the present invention provides a circuit board manufacturing method for increasing the matching reliability of the via and the land.

본 발명의 일 측면에 따르면, 기판에 비아홀을 형성하는 단계, 상기 기판에 회로패턴을 형성하는 단계, 상기 회로패턴을 커버하고 상기 비아홀을 선택적으로 노출시키는 도금레지스트를 적층하는 단계, 도금으로 상기 비아홀이 충전하여 비아를 형성하는 단계, 상기 도금레지스트를 제거하는 단계를 포함하는 회로기판 제조방법이 제공된다.According to an aspect of the present invention, forming a via hole in a substrate, forming a circuit pattern on the substrate, laminating a plating resist covering the circuit pattern and selectively exposing the via hole, the via hole by plating The filling provides a method of manufacturing a circuit board, the method including forming a via and removing the plating resist.

상기 도금레지스트 적층단계에서는, 상기 비아홀 및 상기 비아와 연결되는 랜드가 노출되도록 도금레지스트를 적층하며, 상기 비아 형성단계에서는, 상기 비아홀 및 상기 랜드를 도금할 수 있다.In the plating resist stacking step, the plating resist may be stacked to expose the via hole and the land connected to the via, and in the via forming step, the via hole and the land may be plated.

상기 기판은 동박적층판(CCL, Copper Clad Laminate)을 포함하고, 상기 회로패턴 형성단계는, 상기 동박적층판의 동박을 선택적으로 식각하여 상기 회로패턴을 형성할 수 있다.The substrate may include a copper clad laminate (CCL), and in the circuit pattern forming step, the circuit pattern may be formed by selectively etching the copper foil of the copper laminate.

상기 도금레지스트 적층단계 이전에, 무전해 도금으로 상기 비아홀에 시드층을 형성하는 단계를 더 포함하고, 상기 비아 형성단계에서는, 상기 시드층을 전극으로 전해도금할 수 있다.Prior to the plating resist stacking step, the method may further include forming a seed layer in the via hole by electroless plating. In the via forming step, the seed layer may be electroplated with an electrode.

상기 기판에 솔더레지스트를 적층하는 단계를 더 포함할 수 있다.
The method may further include stacking a solder resist on the substrate.

본 발명에 따르면, 비아홀 부분에만 선택적으로 도금하여 비아를 형성함으로써, 회로패턴의 두께증가를 방지하여 미세한 회로패턴을 형성할 수 있다.According to the present invention, by forming a via by selectively plating only the via hole portion, it is possible to prevent the increase in the thickness of the circuit pattern to form a fine circuit pattern.

또한, 비아와 접속하는 랜드가 에칭 과정에서도 손실되지 않아서 비아와 랜드의 매칭 신뢰성을 향상시킬 수 있다.
In addition, lands connected to the vias are not lost during the etching process, so that matching reliability of the vias and lands can be improved.

도 1은 본 발명의 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 회로기판 제조방법을 설명하는 나타낸 도면.1 is a flow chart showing a circuit board manufacturing method according to an embodiment of the present invention.
2 to 9 are views illustrating a circuit board manufacturing method according to an embodiment of the present invention.

이하에서 본 발명의 실시예를 첨부도면을 참조하여 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도이고, 도 2 내지 도 9는 본 발명의 일 실시예에 따른 회로기판 제조방법을 설명하는 나타낸 도면이다.1 is a flow chart illustrating a circuit board manufacturing method according to an embodiment of the present invention, Figures 2 to 9 are views illustrating a circuit board manufacturing method according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 회로기판 제조방법은, 비아홀 형성단계(S110), 회로패턴 형성단계(S120), 도금레지스트 적층단계(S130), 비아 형성단계(S140) 및 도금레지스트 제거단계(S150)를 포함한다.The circuit board manufacturing method according to an embodiment of the present invention, the via hole forming step (S110), the circuit pattern forming step (S120), the plating resist stacking step (S130), the via forming step (S140) and the plating resist removing step (S150) ).

비아홀 형성단계(S110)에서는 기판(10)에 비아홀(11)을 형성한다. 비아홀(11)의 형성은 공지의 다양한 홀가공 방법에 이루어질 수 있다.In the via hole forming step S110, the via hole 11 is formed in the substrate 10. The via hole 11 may be formed by various known hole processing methods.

도 2에 나타난 바와 같이, 본 실시예에서 기판(10)으로 절연체(12)의 양면에 동박(14)이 접착된 동박적층판(CCL, Copper Clad Laminate)을 사용하고, 드릴(5)을 이용한 드릴링(Drilling)으로 동박적층판에 비아홀(11)을 형성한다.
As shown in FIG. 2, in this embodiment, a copper clad laminate (CCL, Copper Clad Laminate) having copper foil 14 adhered to both surfaces of the insulator 12 is used as the substrate 10, and drilling using the drill 5. The via hole 11 is formed in the copper clad laminate by drilling.

회로패턴 형성단계(S120)에서는 기판(10)에 회로패턴(15)을 형성한다.In the circuit pattern forming step (S120), the circuit pattern 15 is formed on the substrate 10.

도 3에 나타난 바와 같이, 본 실시예에서는 동박적층판의 동박(14)을 바로 선택적으로 식각하여 회로패턴(15)을 형성한다. 이에 따라, 동박(14)에 추가로 도금하지 않아서 미세한 회로패턴(15)을 형성할 수 있다.
As shown in FIG. 3, the circuit pattern 15 is formed by selectively etching the copper foil 14 of the copper clad laminate in the present embodiment. Thereby, the fine circuit pattern 15 can be formed by not plating further on the copper foil 14.

도금레지스트 적층단계(S130)에서는 회로패턴(15)을 커버하고 비아홀(11)을 선택적으로 노출시키는 도금레지스트(30)를 기판(10)에 적층한다. In the plating resist stacking step S130, the plating resist 30 covering the circuit pattern 15 and selectively exposing the via holes 11 is stacked on the substrate 10.

그리고, 비아 형성단계(S140)에서는 도금으로 비아홀(11)을 충전하여 비아(20)를 형성한다. 이에 따라, 비아홀(11) 부분에만 선택적으로 도금하여 비아(20)를 형성함으로써, 회로패턴(15)의 두께증가를 방지하여 미세한 회로패턴(15)을 형성할 수 있다.In the via forming step S140, the via hole 11 is filled by plating to form the via 20. Accordingly, the via 20 may be selectively plated only on the via hole 11 to prevent an increase in the thickness of the circuit pattern 15, thereby forming a fine circuit pattern 15.

이 때, 도 5 및 도 6에 나타난 바와 같이, 본 실시예에서는 비아홀(11) 및 비아(20)와 연결되는 랜드(16)가 노출되는 관통홀이 형성된 도금레지스트(30)를 적층하고, 비아홀(11) 및 랜드(16)를 함께 도금한다. 이에 따라, 랜드(16)는 비아(20)에 묻히는 형태로 형성되어서, 랜드(16)가 에칭 과정에서도 손실되지 않아 비아(20)와 랜드(16)의 매칭 신뢰성이 향상된다.At this time, as shown in Fig. 5 and 6, in the present embodiment, the via hole 11 and the plating resist 30 formed with the through-holes through which the lands 16 connected to the vias 20 are exposed, and the via holes are stacked. (11) and land (16) are plated together. As a result, the land 16 is formed to be buried in the via 20, so that the land 16 is not lost even during the etching process, so that the matching reliability of the via 20 and the land 16 is improved.

또한, 도 4 내지 도 6에 나타난 바와 같이, 본 실시예에서는 시드층(22)을 이용하여 비아홀(11) 도금을 수행할 수 있다. 구체적으로, 무전해 도금으로 비아홀(11)에 시드층(22)을 형성하고, 도금레지스트(30) 적층 후에 시드층(22)을 전극으로 전해도금층(24)을 형성하여 비아(20)를 형성한다.
In addition, as shown in FIGS. 4 to 6, in the present embodiment, the via hole 11 may be plated using the seed layer 22. Specifically, the seed layer 22 is formed in the via hole 11 by electroless plating, and after the plating resist 30 is laminated, the seed layer 22 is formed using the electroplating layer 24 as an electrode to form the via 20. do.

도금레지스트 제거단계(S150)에서는 기판(10)에서 도금레지스트(30)를 제거하는 단계한다.In the plating resist removing step (S150), the plating resist 30 is removed from the substrate 10.

도 7 및 도 8에 나타난 바와 같이, 본 실시예에서는 도금레지스트(30) 제거 후에 불필요한 시드층(22)을 플래쉬(flash) 에칭하여 제거한다. 이 때, 상술한 바와 같이, 랜드(16)는 비아(20) 내부에 묻혀서 에칭으로부터 보호된다.As shown in FIG. 7 and FIG. 8, in this embodiment, unnecessary seed layer 22 is flash etched and removed after the plating resist 30 is removed. At this time, as described above, the land 16 is buried in the via 20 to be protected from etching.

다음으로, 도 9에 나타난 바와 같이, 회로패턴(15) 및 비아(20)를 보호하도록, 기판(10)에 솔더레지스트(40)를 적층할 수 있다.
Next, as shown in FIG. 9, the solder resist 40 may be stacked on the substrate 10 to protect the circuit pattern 15 and the vias 20.

상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to embodiments of the present invention, those skilled in the art may variously modify the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. And can be changed.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

10: 기판
11: 비아홀
12: 절연체
14: 동박
15: 회로패턴
16: 랜드
20: 비아
22: 시드층
24: 전해도금층
30: 도금레지스트
40: 솔더레지스트10: Substrate
11: via hole
12: insulator
14: copper foil
15: circuit pattern
16: land
20: Via
22: seed layer
24: electroplating layer
30: plating resist
40: solder resist

Claims

Forming via holes in the substrate;
Forming a circuit pattern on the substrate;
Stacking a plating resist covering the circuit pattern and selectively exposing the via hole;
Filling the via holes with plating to form vias; And
Removing the plating resist;
In the plating resist stacking step, the plating resist is laminated so that the via hole and the land connected to the via are exposed.
In the via forming step, the via hole and the land plated, characterized in that for plating.

delete

The method of claim 1,
The substrate includes a copper clad laminate (CCL, Copper Clad Laminate),
The circuit pattern forming step, the circuit board manufacturing method, characterized in that to form the circuit pattern by selectively etching the copper foil of the copper-clad laminate.

The method of claim 1,
Before the plating resist deposition step, further comprising forming a seed layer in the via hole by electroless plating,
In the via forming step, a circuit board manufacturing method, characterized in that for electroplating the seed layer with an electrode.

The method of claim 1,
The method of manufacturing a circuit board further comprising the step of laminating a solder resist on the substrate.