KR101223917B1 - 신호 레벨 번역기 형성 방법 및 그것을 위한 구조 - Google Patents

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Abstract

일 실시예에서, 자동 중계기 회로는 입력 신호의 하이(high) 레벨로부터 내부 작동 전압을 추출하도록 구성된다.

Description

신호 레벨 번역기 형성 방법 및 그것을 위한 구조{METHOD OF FORMING A SIGNAL LEVEL TRANSLATOR AND STRUCTURE THEREFOR}
본 발명은 일반적으로 전자 공학에 관한 것으로서, 특히, 반도체 소자 및 구조물을 형성하는 방법에 관한 것이다.
과거에, 반도체 산업은 디지털 신호의 로직 레벨들을 전압 값들의 한 세트로부터 전압 값들의 상이한 세트로 시프트시킨 레벨 시프터 회로들을 제조하기 위하여 다양한 방법들 및 구조들을 이용하였다. 이러한 레벨 시프터 회로는 직렬 통신 프로토콜과 서로 통신하는 회로들에서와 같은 다양한 애플리케이션들을 갖는다. 그러한 애플리케이션들에서, 통신 신호는 한 세트의 전압 레벨들 사이에서 작동되는 회로로부터 전송될 수 있으며, 상이한 전압 레벨들의 세트 사이에서 작동되는 회로에 의해 수신될 수 있다. 종래의 레벨 시프터 회로들 중 일부는 들어오는 신호를 수신 회로의 전압 레벨로 번역하기 위하여 듀얼 전력 공급부를 요구하였다. 듀얼 전력 공급부를 사용하는 것은 일반적으로 회로들의 비용을 증가시킨다.
다른 레벨 시프터 회로들은 입력 신호를 저하시킬 수 있으며 수신된 신호에서 에러를 초래할 수 있는 입력 신호로부터 전류를 감소시켰다. 몇몇 다른 레벨 시프터들은 준비 작동 모드 동안과 같은, 회로의 대부분이 스위칭되지 않았을 때의 기간 동안에 전력 소실을 야기하는 dc 전류를 소비하였다.
따라서, 입력 신호로부터 감소된 전류의 양을 최소화시키고, 듀얼 전력 공급부를 요구하지 않으며, 전력 소실을 최소화하고, 레벨 시프터 회로의 비용을 감소시키는 레벨 시프터 회로를 형성하는 방법이 요구된다.
설명의 간략화 및 명료성을 위하여, 도면들의 엘리먼트들은 크기 조정될 필요가 없으며, 상이한 도면들의 동일한 참조 번호들은 동일한 엘리먼트를 나타낸다. 부가적으로, 공지된 단계들 및 엘리먼트들에 대한 설명 및 세부 사항들은 설명의 명료성을 위하여 생략된다. 본 명세서에서 사용되는 전류 운반 전극은 MOS 트랜지스터의 드레인 또는 소스, 바이폴라 트랜지스터의 콜렉터 또는 이미터, 또는 다이오드의 캐소드 또는 애노드와 같은 소자를 통해 전류를 운반하는 소자의 엘리먼트를 의미하며, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은 소자를 통한 전류를 제어하는 소자의 엘리먼트를 의미한다. 소자들은 본 명세서에서 특정 N-채널 또는 P-채널 소자들로서 설명되지만, 본 기술 분야의 당업자들은 본 발명에 따른 보완적인 소자들이 또한 가능하다는 것을 알 수 있을 것이다. 본 기술 분야의 당업자들은 본 명세서에서 ~ 동안, ~ 중에, ~ 할 때와 같은 단어들, 동작이 개시하면 즉시 동작이 일어나지만, 개시 동작에 의해 개시되는 반응 사이에 전파 지연과 같은 다소 작으나 적당한 지연이 존재할 수 있음을 의미하는 정확한 용어가 아니라는 것을 알 수 있을 것이다.
도 1은 본 발명에 따른 신호 레벨 번역기를 이용하는 시스템의 일부분의 일 실시예를 개략적으로 도시한다.
도 2는 본 발명에 따른 도 1의 신호 레벨 번역기의 신호들 중 일부의 플롯들을 갖는 그래프이다.
도 3은 본 발명에 따른 도 1의 신호 레벨 번역기를 포함하는 반도체 소자의 확대된 평면도를 개략적으로 도시한다.
도 1은 시스템(10)의 상이한 회로들 사이의 신호 전송을 돕는 신호 레벨 번역기 회로 또는 번역기(17)를 포함하는 시스템(10)의 일부분의 예시적인 일 실시예를 개략적으로 도시한다. 하기에서 추가로 보여지는 바와 같이, 번역기(17)는 2개의 전압 값들 사이에서 작동하는 입력 신호를 수신하고, 입력 신호로부터 전력 공급 전압을 추출하며, 번역기(17)의 일부분을 작동시키기 위하여 추출된 전력 공급 전압을 사용한다. 시스템(10)의 예시적인 실시예는 전력 입력부(64)와 전력 리턴(power return)(65) 사이에서 수신되는, 전력(V1)과 같은 제1 전력 공급 전압으로부터 작동하는 회로(11)를 포함한다. 회로(11)는 일반적으로 전압(V2)과 같은 제2 전력 공급 전압으로부터 작동하는 제2 회로(13)와 연통한다. 회로(11)는 회로(13)의 외부에 있으며, 통상적으로 회로(13)로부터 일정 거리만큼 이동된다. 회로(11)는 통신 채널(12)을 통해 회로(13)로 신호를 전달하는 결합 로직 회로 또는 마이크로 제어기를 포함하는 다양한 회로들 중 임의의 회로일 수 있다. 회로(13)는 일반적으로 입력부(18) 상의 채널(12)로부터 입력 신호를 수신하고, 회로(11)에 의해 전달된 입력 신호의 정보 및 파형을 나타내는 출력부(19) 상의 출력 신호를 형성하는 번역기(17)를 포함한다. 출력부(19) 상의 출력 신호는 입력 신호와 상이한 전압 레벨들 사이에서 작동한다. 번역기(17) 외에도, 회로(13)는 출력부(19)로부터 출력 신호를 수신하고 작동 로직(14)에 대한 출력 신호를 사용하는 제어 로직(14)을 더 포함할 수 있다.
번역기(17) 및 회로(13)는 전력 입력부(15)와 전력 리턴(16) 사이에서 전력을 수신한다. 리턴(16)은 일반적으로 리턴(65)에 접속된다. 입력부(15)와 리턴(16) 사이에 인가되는 전압(V2)의 값은 일반적으로 회로(11)에 인가되는 전력 공급 전압(V1)의 값보다 크고, 입력부(18) 상에 수신된 입력 신호의 최대 값보다 크다. 번역기(17)는 통상적으로 입력 회로(25), 시프터 회로(30), 및 공급 회로(20)를 포함한다. 공급 회로(20)는 입력 회로(25)를 작동시키기 위하여 이용되는 출력부(23) 상에 내부 공급 전압을 형성한다. 입력 회로(25)는 입력부(18)로부터 입력 신호를 수신하고, 입력부(18) 상에 수신된 입력 신호를 나타내는 회로(25)의 출력 노드(28)상에 신호를 형성하도록 결합된다. 공급 회로(20)는 캐패시터(21)와 같은 저장 엘리먼트, 및 입력 신호가 하이 전압 값에 있을 때 캐패시터(21)에 입력 신호를 결합시키는데 이용되는 트랜지스터(22)와 같은 제어 스위치를 포함한다.
도 2는 트랜지스터(17)의 작동 동안에 몇몇 신호들을 나타내는 플롯들을 갖는 그래프이다. 가로 좌표는 시간을 나타내며, 세로 좌표는 도시된 신호들의 증가된 값들을 나타낸다. 플롯(50)은 입력부(18) 상의 입력 신호를 도시하고, 플롯(52)은 번역기(17)의 출력부(19) 상의 출력 신호를 도시하며, 플롯(53)은 공급 회로(20)의 출력부(23) 상의 전압을 도시한다. 이러한 설명은 도 1 및 도 2를 참조로 한다. 회로(25)는 통상적으로 디지털 인버터로서 구성된다. 그러한 구성에 대하여, 각각의 트랜지스터들(26 및 27)의 임계치는 입력 신호의 상부 레벨의 값과 하부 레벨의 값 사이의 차 미만이어야만 한다. 통상적으로, 트랜지스터(26 및 27)의 임계치 전압은 대략 0.8 볼트이고, 따라서, V1의 값은 적어도 0.8 볼트여야만 하고, 바람직하게는 출력부 노드(28)의 잘못된 천이(false transition)를 감소시키기 위하여 1.2 볼트를 초과한다. 입력부(18) 상의 입력 신호가 시간(T0)과 시간(T1) 사이에 개시된 바와 같이 높을 때, 트랜지스터(31)는 노드(37)를 로우가 되게, 실질적으로 리턴(16)의 값이 걸리게 하도록 인에이블되어, 트랜지스터(22)를 인에이블시킨다. 트랜지스터(22)를 인에이블시키는 것은 입력부(18)로부터 캐패시터(21)의 한 단자로 입력 신호를 결합하여 실질적으로 입력 신호의 값(대략적으로 V1)으로 캐패시터(21)를 충전시킨다. 트랜지스터(22)를 인에이블시키는 것은 또한 회로(20)의 출력부(23)에, 따라서 회로(25)에 입력 신호를 결합시켜, 입력 신호의 전압 레벨이 입력 회로(25)에 전력을 공급하는데 사용된다. 입력 신호로부터의 하이 레벨은 또한 트랜지스터(27)를 인에이블시키고, 트랜지스터(26)를 디스에이블시켜, 노드(28)를 로우가 걸리게 한다. 트랜지스터(26)가 디스에이블되기 때문에, 일부 누설 전류가 트랜지스터(26)를 통해 흐를 수 있더라도, 실질적으로 dc 전류는 입력 신호로부터 감소되지 않는다. 본 기술 분야의 당업자들은 회로(25)가 한 상태에서 다른 상태로 스위칭될 때의 천이 동안에 일부 ac 전류가 흐를 수 있다는 것을 알 수 있을 것이다. 캐패시터(21) 상에 저장된 전압이 입력 신호의 값에 가능 한 한 가깝도록 회로(20)를 구성하는 것이 목표이다. 실질적으로 dc 전류가 트랜지스터(22)를 통해 흐르기 않기 때문에, 트랜지스터(22)를 통한 전압 강하는 대략적으로 0이며, 캐패시터 상에 저장된 전압의 값에 실질적으로 영향을 미치지 않는다. 따라서, 캐패시터(21) 상에 저장된 전압은 실질적으로 입력 신호의 하이 전압 레벨 값이다. 노드(28)로부터의 로우는 트랜지스터(34)를 디스에이블시킨다. 노드(37)상의 로우는 또한 입력부(15)로부터 출력부(19)로 전압(V2)을 결합시키는 트랜지스터(33)를 인에이블시키고, 트랜지스터(32)를 디스에이블시킨다. 따라서, 입력 신호의 하이 레벨은 응답적으로 입력 신호의 전압(V1) 대신에 입력(15)(V2)으로부터의 전압 레벨에서 출력부(19) 상에 하이 신호를 형성한다.
입력 신호가 시간(T1) 근처에서 로우로 갈 때(대략적으로 리턴(16)의 값으로), 트랜지스터(31)는 디스에이블된다. 로우 입력 신호는 또한 트랜지스터(27)를 디스에이블시키고, 노드(28)를 하이에서 출력부(23)로부터의 전압이 걸리게 하도록 트랜지스터(26)를 인에이블시킨다. 노드(28)로부터의 하이는 노드(35)를 로우로 결합시키도록 트랜지스터(34)를 인에이블시킨다. 노드(35)로부터의 로우는 트랜지스터(32)를 인에이블시켜, 노드(37)를 하이가 걸리게 한다. 입력부(15)(V2) 상의 전압의 값은 입력 신호의 최대 값(대략적으로 V1)을 초과하고, 따라서 캐패시터(21) 상에 저장된 전압 값을 초과하기 때문에, 트랜지스터(22)의 게이트상의 전압은 트랜지스터(22)를 디스에이블시키는 소스상의 전압을 초과한다. 트랜지스터(22)를 디스에이블시키는 것은 입력 신호로부터 캐패시터(21)를 분리시킨다. 그러나, 캐패시터(21)는 입력 신호가 하이 전압(대략적으로 V1)에 있었을 때 실질적 으로 입력 신호의 하이 전압 레벨로 충전되고, 캐패시터(21) 상에 저장된 이러한 전압은 입력 신호가 로우인 동안에 입력 회로(25)를 작동시키는데 사용된다. 트랜지스터(22)가 디스에이블될 때, 출력부(23)로부터의 전압 값은 시간(T1)에서 플롯(53)에 의해 도시된 바와 같이 살짝 감소할 수 있다. 노드(37)로부터의 하이는 또한 트랜지스터(33)를 디스에이블시킨다. 따라서, 공급 회로(20)는 입력 신호의 상태에 응답하여 입력 신호로부터 내부 작동 공급 전압을 추출한다.
번역기(17)의 이러한 기능성을 용이하게 하기 위하여, 트랜지스터(31)의 게이트는 공통적으로 입력부(18), 트랜지스터(27)의 게이트, 트랜지스터(26)의 게이트, 및 트랜지스터(22)의 드레인에 접속된다. 트랜지스터(22)의 소스는 공통적으로 캐패시터(21)의 제1 단자 및 회로(20)의 출력부에 접속된다. 캐패시터(21)의 제2 단자는 리턴(16)에 접속된다. 트랜지스터(26)의 소스는 출력부(23)에 접속된다. 트랜지스터(26)의 드레인은 공통적으로 트랜지스터(27)의 드레인, 및 트랜지스터(34)의 게이트에 접속된다. 트랜지스터(34)의 소스는 공통적으로 트랜지스터(27)의 소스 및 트랜지스터(31)의 소스에 접속된다. 트랜지스터(34)의 드레인은 공통적으로 출력부(19), 트랜지스터(33)의 드레인, 및 트랜지스터(32)의 게이트에 접속된다. 트랜지스터(33)의 소스는 공통적으로 입력부(15) 및 트랜지스터(32)의 소스에 접속된다. 트랜지스터(32)의 드레인은 공통적으로 트랜지스터(22)의 게이트, 트랜지스터(33)의 게이트, 및 트랜지스터(31)의 게이트와 리턴(16)에 접속된다.
도 3은 반도체 다이(61)상에 형성되는 집적 회로(60) 또는 반도체 소자의 일 실시예의 일부분의 확대된 평면도를 개략적으로 도시한다. 번역기(17)는 다이(61)상에 형성된다. 다이(61)는 도면의 간략화를 위하여 도 3에 도시되지 않는 다른 회로들을 더 포함할 수 있다. 번역기(17) 및 소자 또는 집적 회로(60)는 본 기술 분야의 당업자들에게 공지된 반도체 제조 기술들에 의해 다이(61)상에 형성된다.
상기 모든 관점들에서, 새로운 장치 및 방법이 명백히 개시된다. 다른 특징들 중에서도, 제1 전압 레벨과 제2 전압 레벨 사이에서 작동하는 입력 신호를 수신하고, 입력 신호로부터 전력 공급 전압을 추출하고, 제1 및 제2 전압 값으로부터 제3 및 제4 전압 값으로 입력 신호를 번역하는데 전력 공급 전압을 사용하기 위한 신호 레벨 번역기를 제조하는 것이 포함된다. 디지털 회로로서 회로(25)를 구성하는 것은 입력 회로의 dc 전력 소실을 감소시키고, 대기 모드와 같이 스위칭이 발생하지 않을 때 전력 소실을 최소화하는 것을 용이하게 한다.
본 발명의 주요한 내용이 특정한 바람직한 실시예들과 함께 개시되었으나, 다양한 대안들 및 변형들이 반도체 기술 분야의 당업자들에게 명백할 것이다. 예를 들어, 입력 회로가 회로(20)로부터 공급된 전압으로부터 작동하는 한, 입력 회로(20)는 다른 구성들을 가질 수 있다. 예를 들어, 캐패시터(21)는 삭제될 수 있으며, 출력부(23)의 와류적 캐패시턴스는 입력 신호의 하이 값을 저장하는데 사용될 수 있다. 또한, 회로(30)는 다른 실시예들이 입력 신호의 하이 레벨을 추출하도록 회로(20)를 인에이블시키는 한 다른 실시예들을 가질 수 있다. 부가적으로, "접속된다"는 용어는 설명의 명료성을 위하여 명세서 전반에 걸쳐 사용되었으나, "결합된다"는 용어와 동일한 의미를 갖는 것으로 의도된다. 따라서, "접속된다"는 직접적 접속 또는 간접적 접속 중 하나를 포함하는 것으로 해석되어야 한다.

Claims (20)

  1. 신호 레벨 번역기로서,
    제1 공급 전압 레벨로부터 작동하도록 구성되는 입력 회로로서, 상기 입력 회로는 상기 제 1 공급 전압 레벨과 제 2 레벨 사이에서 작동하는 입력 신호를 수신하고, 출력 신호를 응답적으로 형성하도록 구성되며, 상기 제 1 공급 전압 레벨은 상기 제 2 레벨을 초과하는 상기 입력 회로; 및
    상기 입력 신호를 수신하고 상기 입력 신호로부터 상기 제 1 공급 전압 레벨을 추출하도록 결합되는 공급 회로로서, 상기 공급 회로는 저장 엘리먼트 및 상기 입력 신호의 상기 제 1 공급 전압 레벨에 응답하여 상기 저장 엘리먼트 상에 상기 제 1 공급 전압 레벨을 저장하기 위해 상기 입력 신호를 상기 저장 엘리먼트에 결합시키도록 구성되는 제 1 스위치를 포함하고, 상기 제 1 스위치는 상기 입력 신호의 상기 제 2 레벨에 응답하여 상기 입력 신호로부터 상기 저장 엘리먼트를 분리하도록 또한 구성되며, 상기 저장 엘리먼트는 상기 입력 신호의 상기 제 2 레벨에 응답하여 상기 입력 회로에 작동 전원을 공급하는, 상기 공급회로를 포함하는 신호 레벨 번역기.
  2. 삭제
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  4. 삭제
  5. 삭제
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  7. 삭제
  8. 삭제
  9. 삭제
  10. 신호 레벨 번역기를 제조하는 방법으로서,
    상기 신호 레벨 번역기의 제 1 부분을 구성하는 단계로서, 상기 제 1 부분은 제 1 전압 레벨로부터 작동하고 상기 제 1 전압 레벨과 제 2 전압 레벨 사이에서 작동하는 입력 신호를 수신하도록 구성되며, 상기 제 1 전압 레벨은 상기 제 2 전압 레벨을 초과하는, 상기 제 1 부분 구성 단계;
    상기 입력 신호로부터 상기 제 1 전압 레벨을 추출하고, 상기 제 1 전압 레벨을 초과하는 제 3 전압 레벨로부터 상기 신호 레벨 번역기의 제 2 부분을 작동시키도록 상기 신호 레벨 번역기를 구성하는 단계; 및
    상기 입력 신호의 상기 제 1 전압 레벨에 응답하여 저장 엘리먼트 상에 전압을 선택적으로 저장하기 위해 상기 신호 레벨 번역기의 공급 회로를 구성하는 단계로서, 상기 저장 엘리먼트 상의 전압은 제 1 전압 레벨과 동일하고, 상기 입력 신호의 제 2 전압 레벨에 응답하여 작동 전압으로서 상기 저장 엘리먼트 상의 전압을 상기 신호 레벨 번역기의 상기 제 1 부분에 결합시키도록 상기 공급 회로를 구성하는, 상기 공급 회로 구성 단계를 포함하는, 신호 레벨 번역기 제조 방법.
  11. 삭제
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  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 신호 레벨 번역기로서,
    상기 신호 레벨 번역기의 입력부로부터 입력 신호를 수신하도록 결합된 제어 전극, 상기 신호 레벨 번역기의 전력 리턴에 결합된 제 1 전류 운반 전극, 및 제 2 전류 운반 전극을 갖는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 상기 제어 전극에 결합된 제어 전극, 상기 제 1 트랜지스터의 상기 제 2 전류 운반 전극에 결합된 제1 전류 운반 전극, 및 제 2 전류 운반 전극을 갖는 제 2 트랜지스터;
    상기 전력 리턴에 결합된 제 1 단자, 및 제 2 단자를 갖는 캐패시터;
    상기 입력 신호를 수신하도록 결합된 제 1 전류 운반 전극, 상기 제 2 트랜지스터의 상기 제 2 전류 운반 전극과 상기 캐패시터의 상기 제 2 단자에 결합된 제 2 전류 운반 전극, 및 상기 입력 신호에 응답하여 상기 제 3 트랜지스터를 인에이블시키는 것이 가능하게 결합된 제어 전극을 갖는 제 3 트랜지스터; 및
    상기 제 1 트랜지스터의 상기 제어 전극에 결합된 제어 전극, 상기 전력 리턴에 결합된 제 1 전류 운반 전극, 및 상기 제 3 트랜지스터의 상기 제어 전극에 결합된 제 2 전류 운반 전극을 갖는 제 4 트랜지스터를 포함하는, 신호 레벨 번역기.
  18. 삭제
  19. 삭제
  20. 삭제
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