KR101212268B1 - 고전압 반도체 소자 및 그 제조방법 - Google Patents

고전압 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 소오스/드레인 영역의 항복 전압을 증가시키면서 드리프트 영역 파괴를 방지하고 고전압 소자의 동작 특성을 유지하면서 On-채널 특성을 개선시킬 수 있는 고전압 반도체 소자를 제공하고, 이러한 특성을 만족하면서 공정의 난이도를 감소시킬 수 있는 고전압 반도체 소자 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 기판 내에 형성된 웰과, 상기 웰 내에 서로 일정 거리 이격되어 형성된 드리프트 영역과, 상기 드리프트 영역과 상기 웰 간의 경계면으로부터 일정 거리 이격되어 상기 드리프트 영역 내에 각각 형성된 소오스/드레인 영역과, 일부분이 상기 드리프트 영역과 각각 중첩되도록 웰 상부에 형성된 게이트 전극과, 상기 게이트 전극과 상기 드리프트 영역 간의 중첩 영역에서의 두께가 상기 드리프트 영역 사이 영역에서의 두께보다 두껍도록 상기 소오스/드레인 영역 사이의 상기 웰 표면 상에 형성된 게이트 절연막을 포함하는 고전압 반도체 소자를 제공한다.
고전압, 반도체 소자, 게이트 산화막, 드리프트 영역, 게이트 전극.

Description

고전압 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE DRIVING IN HIGH VOLTAGE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1f는 종래 기술에 따른 고전압 트랜지스터의 제조방법을 설명하기 위해 도시한 공정 단면도.
도 2는 본 발명의 실시예에 따른 고전압 소자를 도시한 단면도.
도 3a 내지 도 3f는 도 2에 도시된 본 발명의 실시예에 따른 고전압 소자 제조방법을 도시한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
1, 21 : 기판
2, 22 : 웰
3, 23 : 필드 산화막
4, 24 : 희생 산화막
5, 12, 25, 32 : 포토레지스트 패턴
6, 26a : 드리프트 이온주입공정
26b : 결함 유발 이온주입공정
7, 27 : 드리프트 영역
8, 29 : 게이트 산화막
9, 30 : 게이트 전극
11, 31 : 스페이서
13, 33 : 소오스/드레인 이온주입공정
15, 35 : 소오스/드레인 영역
본 발명은 반도체 소자 기술에 관한 것으로, 특히 적어도 12V 이상의 동작 전압에서 동작하는 고전압용 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 디스플레이 드라이버 IC(DDI, Display Driver IC)나 플래시 메모리로 대표되는 비휘발성 반도체 소자에서는 통상 적어도 12V 이상의 전압에서 동작할 수 있는 고전압 소자를 필요로 한다.
한편, 이러한 고전압 소자에서는 소오스/드레인 영역(junction)의 높은 항복 전압(Breakdown Voltage) 확보를 위해서 소오스/드레인 영역을 소오스/드레인 영역보다 저농도의 드리프트 영역으로 감싸는 방안이 제안되었다. 이때, 일반적으로 소오스/드레인 영역과 드리프트 영역 간의 경계면에서 드리프트 영역과 기판 간의 경계면까지의 거리가 길수록, 또한 드리프트 영역의 농도변화가 완만할수록 소오스/ 드레인 영역의 항복 전압이 증가하는 특성을 보인다.
따라서, 최근에는 이러한 요구를 만족시키기 위해 저농도의 드리프트 영역은 게이트 전극 형성 전에 형성하고, 고농도의 소오스/드레인 영역은 게이트 전극 형성 후에 형성하고 있다.
이하, 도 1a 내지 도 1f를 참조하여 종래 기술에 따른 고전압 트랜지스터의 제조방법을 살펴보기로 한다.
먼저, 도 1a에 도시된 바와 같이, 웰(Well) 이온주입공정을 실시하여 반도체 기판(1) 내에 고전압(High Voltage)용 웰(2)을 형성한다. 통상적으로, 웰(2)은 장시간의 확산 공정을 통해 낮고 균일한 농도를 갖도록 형성한다.
이어서, 액티브 영역과 필드 영역을 정의하기 위하여 LOCOS(LOCal Oxidation of Silicon) 공정을 실시하여 기판(1)에 필드 산화막(3)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 산화공정을 실시하여 실리콘이 노출된 기판(1) 표면 상에 희생 산화막(4)을 형성한다. 그런 다음, 포토(Photo) 공정을 실시하여 희생 산화막(4) 상에 포토레지스트 패턴(5)을 형성한다. 여기서, 포토레지스트 패턴(5)은 드리프트 영역을 정의하기 위한 것으로 웰(2)의 일부를 오픈시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(5)을 이온주입 마스크(mask)로 이용한 드리프트 이온주입공정(6)을 실시하여 드리프트 영역이 형성될 영역에 대응되는 웰(2) 내에 일정 깊이로 불순물 이온(점섬표시)을 주입한다.
이어서, 도 1c에 도시된 바와 같이, 스트립(Strip) 공정을 실시하여 포토레 지스트 패턴(5, 도 1b 참조)을 제거한 후, 습식식각공정을 실시하여 결함이 발생된 희생 산화막(4, 도 1b 참조)을 제거한다.
이어서, 드라이브-인(Drive-in) 공정을 실시하여 웰(2) 내에 주입된 불순물 이온을 확산시켜 웰(2) 내에 저농도의 드리프트 영역(7)을 형성한다.
이어서, 산화공정을 실시하여 웰(2) 표면 상에 고전압 트랜지스터의 게이트 산화막(8)을 일정 두께로 형성한다.
이어서, 도 1d에 도시된 바와같이, 게이트 산화막(8) 상에 게이트 도전막으로 폴리 실리콘막(미도시)을 증착한 후, 포토리소그래피(Photolithography) 공정 및 식각공정을 실시하여 폴리 실리콘막을 식각한다. 이로써, 게이트 산화막(8) 상에 게이트 전극(9)이 형성된다.
이어서, 도 1e에 도시된 바와 같이, 게이트 전극(9)을 포함한 전체 구조 상부에 스페이서용 절연막(미도시)을 증착한 후, 건식식각공정을 실시하여 스페이서용 절연막 및 게이트 산화막(8)의 일부를 식각한다. 이로써, 게이트 전극(9)의 양측벽에는 스페이서(11)가 형성된다.
이때, 게이트 전극(9)은 드리프트 영역(7)에 비자기정렬(Non self-align)되어 형성되므로 드리프트 영역(7)과 최소한의 중첩 영역을 갖고 형성된다. 여기서, 게이트 전극(9)과 드리프트 영역(7) 간의 중첩 영역 길이는 'W1'으로 표시하기로 한다.
이어서, 포토 공정을 실시하여 포토레지스트 패턴(12)을 형성한다. 여기서, 포토레지스트 패턴(12)은 소오스/드레인 영역을 정의하기 위한 것으로 드리프트 영역(7)의 일부를 오픈시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(12)을 이온주입 마스크로 이용한 고농도의 소오스/드레인 이온주입공정(13)을 실시하여 게이트 전극(9) 및 드리프트 영역(7) 내에 불순물 이온(점섬표시)을 주입한다.
이러한 소오스/드레인 이온주입공정(13)시에는 게이트 전극(9)과 후속 형성될 소오스/드레인 영역 사이의 웰(2) 내에는 고농도의 불순물 이온이 주입되지 않아야 하므로, 게이트 전극(9)과 소오스/드레인 영역 사이 영역에는 포토레지스트 패턴(12)이 형성되어 있어야 한다. 또한, 공정의 안정성을 위해서는 포토레지스트 패턴(12)이 게이트 전극(9)과 최소한의 중첩 영역을 갖고 형성되어야 한다.
그러나, 이와 같은 구조의 포토레지스트 패턴(12)을 형성하기 위해서는 포토 공정의 난이도가 증가하고, 이에 따라 소자 크기를 감소시키는데 제약을 받게 된다.
이어서, 도 1f에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(12, 도 1e 참조)을 제거한다.
이어서, 드라이브-인 공정을 실시하여 드리프트 영역(7) 내에 주입된 불순물 이온을 확산시켜 고농도의 소오스/드레인 영역(15)을 형성한다. 이때, 소오스/드레인 영역(15)과 드리프트 영역(7) 간의 경계면에서 드리프트 영역(7)과 웰(2) 간의 경계면까지의 거리는 'L1'으로 표시하기로 한다.
그러나, 이와 같은 종래 기술에 따른 고전압 소자의 제조시에는 다음과 같은 여러가지 문제점이 발생한다.
가. 드리프트 영역(7) 사이의 영역, 즉 채널 영역(C)과 게이트 전극(9) 및 드리프트 영역(7) 간의 중첩 영역('W1' 부위 참조)에서의 게이트 산화막(8) 두께가 동일하여, 드리프트 영역(7)에 고전압을 인가할 시에 드리프트 영역(7)의 딥 디플리션(Deep depletion)에 의한 영역 파괴(breakdown)가 발생하기 쉽다.
나. 게이트 전극(9) 형성시 드리프트 영역(7)과의 미스 얼라인(mis-align) 정도에 따라 고전압 소자의 특성 변화가 심하다.
다. 게이트 전극(9)과 드리프트 영역(7) 간의 기생 캐패시턴스(parasitism capacitance)에 의해 고전압 소자의 고속 동작이 어려워진다.
라. 소오스/드레인 영역(15)이 게이트 전극(9)에 비자기정렬되어 형성됨에 따라, 소오스/드레인 이온주입공정(13)시 사용되는 포토레지스트 패턴(12)을 상술한 구조로 형성하기 위한 공정의 난이도가 증가한다.
마. 게이트 전극(9)과 소오스/드레인 영역(15) 사이에 저농도의 드리프트 영역(7)이 존재함에 따라, On-채널 상태에서의 전류 구동 특성이 열화된다. 이때, 게이트 전극(9)과 드리프트 영역(7) 간의 중첩 영역을 소오스/드레인 영역(15)까지 증가시키면 On-채널 특성을 개선시킬 수는 있으나, 게이트 전극(9)과 드리프트 영역(7) 간의 기생 캐패시턴스가 증가하고, Off-채널 상태에서 항복 전압이 감소되는 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 다음과 같은 여러가지 목적이 있다.
첫째, 소오스/드레인 영역의 항복 전압을 증가시키면서 드리프트 영역 파괴를 방지할 수 있는 고전압 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
둘째, 소오스/드레인 영역의 항복 전압을 증가시키면서 공정의 난이도를 감소시킬 수 있는 고전압 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
셋째, 소오스/드레인 영역의 항복 전압을 증가시키면서 고전압 소자의 동작 특성을 유지할 수 있는 고전압 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
넷째, 소오스/드레인 영역의 항복 전압을 증가시키면서 On-채널 특성을 개선시킬 수 있는 고전압 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 내에 형성된 웰과, 상기 웰 내에 서로 일정 거리 이격되어 형성된 드리프트 영역과, 상기 드리프트 영역과 상기 웰 간의 경계면으로부터 일정 거리 이격되어 상기 드리프트 영역 내에 각각 형성된 소오스/드레인 영역과, 일부분이 상기 드리프트 영역과 각각 중 첩되도록 웰 상부에 형성된 게이트 전극과, 상기 게이트 전극과 상기 드리프트 영역 간의 중첩 영역에서의 두께가 상기 드리프트 영역 사이 영역에서의 두께보다 두껍도록 상기 소오스/드레인 영역 사이의 상기 웰 표면 상에 형성된 게이트 절연막을 포함하는 고전압 반도체 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 웰이 형성된 기판을 제공하는 단계와, 제1 이온주입공정을 실시하여 드리프트 영역이 형성될 상기 웰 내에 불순물 이온을 주입하는 단계와, 상기 드리프트 영역이 형성될 영역과 대응되는 영역에서 상기 기판의 표면 결함을 유발하기 위해 제2 이온주입공정을 실시하는 단계와, 상기 불순물 이온을 확산시켜 상기 웰 내에 서로 일정 거리 이격된 드리프트 영역을 형성하는 단계와, 산화공정을 실시하여 상기 웰 표면 상에 상기 드리프트 영역과 대응되는 영역에서의 두께가 상기 드리프트 영역 사이 영역에서의 두께보다 두꺼운 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측부에 대응되는 상기 게이트 절연막을 식각하여 제거하는 단계와, 상기 게이트 전극을 이용한 제3 이온주입공정을 실시하여 상기 게이트 절연막 양측으로 노출된 상기 드리프트 영역 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 고전압 반도체 소자 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있 어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 고전압 소자를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 고전압 소자는 기판(21) 내에 형성된 고전압용 웰(22)과, 웰(22) 내에 서로 일정 거리 이격되어 형성된 드리프트 영역(27)과, 드리프트 영역(27)과 웰(22) 간의 경계면으로부터 일정 거리(L2) 이격되어 드리프트 영역(27) 내에 각각 형성된 소오스/드레인 영역(35)과, 일부분이 드리프트 영역(27)과 각각 중첩되도록 웰(22) 상부에 형성된 고전압용 게이트 전극(30)과, 게이트 전극(30)과 드리프트 영역(27) 간의 중첩 영역에서의 두께(H2)가 드리프트 영역(27) 사이 영역에서의 두께(H1)보다 두껍도록 소오스/드레인 영역(35) 사이의 웰(22) 표면 상에 형성된 게이트 산화막(29)을 포함한다.
특히, 본 발명의 실시예에서는 게이트 산화막(29)의 두께가 영역 별로 다르게 형성되어 드리프트 영역(27)에 고전압을 인가할 시에 드리프트 영역(27)의 딥 디플리션에 의한 영역 파괴가 쉽게 발생하는 것을 방지할 수 있다. 이때, 'H2'는 'H1'의 3~5배 가량의 두께를 갖는다.
구체적으로, 게이트 산화막(29)이 게이트 전극(30)과 드리프트 영역(27) 간의 중첩 영역에서 드리프트 영역(27) 사이 영역, 즉 채널 영역에서보다 두껍게 형성됨에 따라, 게이트 전극(30)과 드리프트 영역(27) 간의 중첩 영역에서 게이트 전극(30)과 드리프트 영역(27) 간의 전계(Electri field)가 약화된다. 따라서, 드리프트 영역(27)의 항복전압을 충분히 높혀 드리프트 영역(27) 파괴를 방지할 수 있다.
한편, 게이트 전극(30)은 고농도의 소오스/드레인 영역(35)과의 경계면까지 확장되도록 형성시킴으로써, 게이트 전극(30)과 드리프트 영역(27) 간의 중첩 영역의 길이(W2)가 기존(W1)보다 현저히 증가되도록 한다. 이를 통해, On-채널 특성을 개선시킬 수 있게 된다.
이때, 게이트 전극(30)과 드리프트 영역(27) 간의 중첩 영역의 길이가 증가하면 드리프트 영역(27)과 게이트 전극(30) 간의 기생 캐패시턴스 증가 및 Off-채널 상태에서의 딥 디플리션에 의한 항복전압의 감소 현상이 발생할 수 있는데, 본 발명의 고전압 소자에서는 드리프트 영역(27)에 대응되는 영역에서 게이트 산화막(29)의 두께(H2)는 상대적으로 두껍기 때문에 이러한 문제를 해결할 수 있다. 따라서, 게이트 전극(30)과 드리프트 영역(27) 간의 기생 캐패시턴스를 감소시켜 고속으로 동작하는 고전압 소자의 특성을 그대로 유지할 수 있다.
여기서, 소오스/드레인 영역(35)과 드리프트 영역(27) 간의 경계면에서 드리 프트 영역(27)과 웰(22) 간의 경계면까지의 거리를 'L2'라 하였는데, 이는 기존의 'L1'과 같이 일정 거리를 유지하여 고전압 소자에 적합한 항복 전압을 확보할 수 있도록 한다.
또한, 본 발명의 실시예에 따른 고전압 트랜지스터의 게이트 전극(30) 양측벽에는 게이트 산화막(29)과 중첩되어 형성된 스페이서(31)가 구비된다.
이하, 도 3a 내지 도 3f를 참조하여 도 2에 도시된 본 발명의 실시예에 따른 고전압 소자의 제조방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 웰 이온주입공정을 실시하여 반도체 기판(21) 내에 고전압용 웰(22)을 형성한다. 통상적으로, 웰(22)은 장시간의 확산 공정을 통해 낮고 균일한 농도를 갖도록 형성한다.
이어서, 액티브 영역과 필드 영역을 정의하기 위하여 LOCOS 공정을 실시하여 기판(21)에 필드 산화막(23)을 형성한다.
이어서, 산화공정을 실시하여 실리콘이 노출된 기판(21) 표면 상에 희생 산화막(24)을 형성한다. 이때, 희생 산화막(24)은 후속으로 진행될 이온주입공정으로부터 기판(21) 표면을 보호하기 위하여 형성한다.
그런 다음, 포토(Photo) 공정을 실시하여 희생 산화막(24) 상에 포토레지스트 패턴(25)을 형성한다. 여기서, 포토레지스트 패턴(25)은 드리프트 영역 영역을 정의하기 위한 것으로 웰(22)의 일부를 오픈시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(25)을 이온주입 마스크로 이용한 드리프트 이온 주입공정(26a)을 실시하여 드리프트 영역이 형성될 드리프트 영역 영역에 대응되도록 웰(22) 내에 일정 깊이로 불순물 이온(점섬표시)을 주입한다.
이어서, 도 3b에 도시된 바와 같이, 드리프트 영역 영역에 대응되는 기판(21) 표면에 결함을 유발하기 위하여 결함 유발 이온주입공정(26b)을 실시하여 웰(22) 내에 불순물 이온(점선 표시)을 주입한다. 이때, 결함 유발 이온주입공정(26b)은 N 타입(Type) 고전압 소자에 실시할 경우에는 As+를 이용하고, N 타입 및 P 타입 고전압 소자 모두에 실시할 경우에는 O2를 이용할 수 있다.
이러한, 결함 유발 이온주입공정(26b)은 후속으로 진행될 산화공정시 드리프트 영역 영역에 대응되는 기판(21) 표면에서 산화가 더욱 활발히 진행될 수 있도록 하기 위한 것으로, 이온주입 타겟(Target)의 깊이를 드리프트 이온주입공정(26, 도 3a 참조)에서보다 낮게 하여 실시한다.
이어서, 도 3c에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(25, 도 3a 참조)을 제거한 후, 습식식각공정을 실시하여 결함이 발생된 희생 산화막(24, 도 3b 참조)을 제거한다.
이어서, 드라이브-인 공정을 실시하여 드리프트 영역 형성을 위해 웰(22) 내에 주입된 불순물 이온을 확산시켜 웰(22) 내에 저농도의 드리프트 영역(27)을 형성한다.
이어서, 산화공정을 실시하여 웰(22) 표면 상에 고전압 트랜지스터의 게이트 산화막(29)을 성장시킨다. 이때, 드리프트 영역(27)과 대응되는 영역의 웰(22) 표 면 상에는 드리프트 영역(27) 사이의 웰(22) 표면 상에서보다 더욱 두꺼운 게이트 산화막(29)이 형성된다. 이는, 결함 유발 이온주입공정(26)시 드리프트 영역(27)과 대응되는 영역에서 발생된 웰(22) 표면 결함에 의해 산화막 성장 속도가 매우 빨라지기 때문이다.
따라서, 드리프트 영역(27) 사이 영역, 즉 채널 영역(C)에는 게이트 산화막(29)의 두께가 'H1'이 되고, 드리프트 영역(27)과 대응되는 영역에는 게이트 산화막(29)의 두께가 'H1' 보다 3~5배가량 두꺼운 'H2'가 된다.
이를 통해, 드리프트 영역(27)에 고전압을 인가할 시에 드리프트 영역(27)의 딥 디플리션에 의한 영역 파괴가 쉽게 발생하는 것을 방지할 수 있다.
이어서, 도 3d에 도시된 바와같이, 게이트 산화막(29) 상에 게이트 도전막으로 폴리 실리콘막(미도시)을 증착한 후, 마스크 공정 및 식각공정을 실시하여 폴리 실리콘막의 일부를 식각한다. 이로써, 게이트 산화막(29) 상의 일부 영역에 게이트 전극(30)이 형성된다.
이러한, 게이트 전극(30) 형성시에는 게이트 산화막(29)의 두께 차이로 인해 형성된 얼라인 키(align key)를 이용함으로써, 게이트 전극(30)이 드리프트 영역(27)에 자기정렬되어 형성되도록 하여 드리프트 영역(27)과 게이트 전극(30) 간의 미스 얼라인 정도를 최소화 할 수 있다. 따라서, 고전압 소자의 특성 변화를 최소화할 수 있다.
구체적으로, 얼라인 키를 이용한다는 것은 드리프트 영역(27)과 대응되는 영 역에서의 게이트 산화막(29) 두께(H2)와 채널 영역에서의 게이트 산화막(29) 두께(H1)가 서로 다르므로, 'H2' 두께를 갖는 게이트 산화막(29) 상에 게이트 전극(30)의 일부가 중첩되도록 자기정렬시켜 형성할 수 있다는 것이다.
특히, 게이트 전극(30) 형성시에는 게이트 전극(30)이 후속으로 형성될 고농도의 소오스/드레인 영역과의 경계면까지 확장되도록 형성시킴으로써, 소오스/드레인 영역 형성을 게이트 전극(30)에 자기정렬시켜 형성할 수 있도록 한다.
이로 인해, 게이트 전극(30)의 길이가 길어지고, 게이트 전극(30)과 드리프트 영역(27) 간의 중첩 영역의 길이(W2)이 기존(W1)보다 현저히 증가하여 On-채널 특성을 개선시킬 수 있게 된다.
또한, 드리프트 영역(27)에 대응되는 영역에서 게이트 산화막(29)의 두께(H2)가 증가하기 때문에 드리프트 영역(27)과 게이트 전극(30) 간의 기생 캐패시턴스 증가 및 Off-채널 상태에서의 딥 디플리션에 의한 항복전압의 감소를 억제시킬 수 있다.
이어서, 도 3e에 도시된 바와 같이, 게이트 전극(30)을 포함한 전체 구조 상부에 스페이서용 절연막(미도시)을 증착한 후, 건식식각공정을 실시하여 스페이서용 절연막 및 게이트 산화막(29)의 일부를 식각한다. 이로써, 게이트 전극(30)의 양측벽에는 게이트 산화막(29)과 중첩되는 스페이서(31)가 형성된다.
이어서, 포토 공정을 실시하여 포토레지스트 패턴(32)을 형성한다. 여기서, 포토레지스트 패턴(32)은 소오스/드레인 영역이 형성될 소오스/드레인 영역 영역을 정의하기 위한 것이다.
이어서, 포토레지스트 패턴(32) 및 스페이서(31)를 이온주입 마스크로 이용한 고농도의 소오스/드레인 이온주입공정(33)을 실시하여 게이트 전극(30) 및 드리프트 영역(27) 내에 불순물 이온(점섬표시)을 주입한다.
전술한 바와 같이, 기존에는 소오스/드레인 이온주입공정(13)시 필요한 포토레지스트 패턴(12)이 게이트 전극(9)과 최소한의 중첩 영역을 갖고 형성되어야 함에 따라, 포토 공정의 난이도가 증가하는 문제점이 있었다.
반면, 본 발명의 실시예에서는 게이트 전극(30)이 소오스/드레인 영역과의 경계면까지 확장되어 형성되어 있기 때문에, 소오스/드레인 이온주입공정(33)시 게이트 전극(30)과 드리프트 영역(27) 사이의 영역에 포토레지스트 패턴(32)을 형성할 필요가 없다. 결국, 소오스/드레인 영역은 게이트 전극(30)에 자기정렬되어 형성될 수 있게 된다. 따라서, 공정의 난이도를 감소시켜 양산성을 향상시킬 수 있다. 또한, 게이트 전극(30)의 도핑 농도가 균일해지는 이점이 있다.
이어서, 도 3f에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(32, 도 3e 참조)을 제거한다.
이어서, 드라이브-인 공정을 실시하여 드리프트 영역(27) 내에 주입된 불순물 이온을 확산시켜 고농도의 소오스/드레인 영역(35)을 형성한다. 이때, 소오스/드레인 영역(35)과 드리프트 영역(27) 간의 경계면에서 드리프트 영역(27)과 웰(22) 간의 경계면까지의 거리는 'L2'로 표시하기로 한다. 여기서, 'L2'는 기존의 'L1'과 같이 일정 거리를 유지하여 고전압 소자에 적합한 항복 전압을 확보할 수 있도록 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 고전압 반도체 소자 제조시 다음과 같은 여러가지 효과가 있다.
첫째, 게이트 전극과 드리프트 영역 간의 중첩 영역에서의 게이트 산화막 두께가 드리프트 영역 사이 영역에서의 게이트 산화막 두께보다 두꺼워 게이트 전극과 드리프트 영역 간의 중첩 영역에서 게이트 전극과 드리프트 영역 간의 전계를 약화시킬 수 있다. 따라서, 드리프트 영역의 항복전압을 충분히 높혀 드리프트 영역 파괴를 방지할 수 있다.
둘째, 게이트 전극을 소오스/드레인 영역과의 경계면까지 확장되도록 형성시킴으로써, 게이트 전극과 드리프트 영역 간의 중첩 영역의 길이가 증가되어 On-채널 특성이 개선되는 효과를 얻을 수 있다.
셋째, 게이트 전극과 드리프트 영역 간의 중첩 영역에서의 게이트 산화막 두 께가 드리프트 영역 사이 영역에서의 게이트 산화막 두께보다 두꺼워 게이트 전극과 드리프트 영역 간의 기생 캐패시턴스를 감소시켜 고속으로 동작하는 고전압 소자의 특성을 그대로 유지할 수 있다.
넷째, 게이트 전극 형성시 게이트 산화막의 두께 차이로 인해 형성된 얼라인 키(align key)를 이용함으로써, 게이트 전극이 드리프트 영역에 자기정렬(Self-align)되어 형성되도록 하여 드리프트 영역과 게이트 전극 간의 미스 얼라인 정도를 최소화 할 수 있다. 따라서, 고전압 소자의 특성 변화를 최소화할 수 있다.
다섯째, 소오스/드레인 영역 형성시 게이트 전극에 자기정렬되어 형성될 수 있도록 하여, 공정의 난이도를 감소시키면서 게이트 전극의 도핑 농도를 균일화할 수 있다. 이를 통해, 소자의 양산성을 향상시킬 수 있다.

Claims (10)

  1. 기판 내에 형성된 웰;
    상기 웰 내에 서로 일정 거리 이격되어 형성된 드리프트 영역;
    상기 드리프트 영역과 상기 웰 간의 경계면으로부터 일정 거리 이격되어 상기 드리프트 영역 내에 각각 형성된 소오스/드레인 영역;
    일부분이 상기 드리프트 영역과 각각 중첩되도록 웰 상부에 형성된 게이트 전극;
    상기 게이트 전극과 상기 드리프트 영역 간의 중첩 영역에서의 두께가 상기 드리프트 영역 사이 영역에서의 두께보다 두껍도록 상기 소오스/드레인 영역 사이의 상기 웰 표면 상에 형성된 게이트 절연막; 및
    상기 게이트 전극의 양측벽에 구비되는 스페이서;를 포함하되,
    상기 게이트 전극은 상기 게이트 절연막과 상기 소오스/드레인 영역과의 경계면에 얼라인되어 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 드리프트 영역 간의 중첩 영역에서의 두께가 상기 드리프트 영역 사이 영역에서의 두께보다 3~5배 두꺼운 고전압 반도체 소자.
  5. 웰이 형성된 기판을 제공하는 단계;
    제1 이온주입공정을 실시하여 드리프트 영역이 형성될 상기 웰 내에 불순물 이온을 주입하는 단계;
    상기 드리프트 영역이 형성될 영역과 대응되는 영역에서 상기 기판의 표면 결함을 유발하기 위해 제2 이온주입공정을 실시하는 단계;
    상기 불순물 이온을 확산시켜 상기 웰 내에 서로 일정 거리 이격된 드리프트 영역을 형성하는 단계;
    산화공정을 실시하여 상기 웰 표면 상에 상기 드리프트 영역과 대응되는 영역에서의 두께가 상기 드리프트 영역 사이 영역에서의 두께보다 두꺼운 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측부에 대응되는 상기 게이트 절연막을 식각하여 제거하 는 단계; 및
    상기 게이트 전극을 이용한 제3 이온주입공정을 실시하여 상기 게이트 절연막 양측으로 노출된 상기 드리프트 영역 내에 소오스/드레인 영역을 형성하는 단계
    를 포함하는 고전압 반도체 소자 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트 전극을 형성한 후, 상기 게이트 전극의 양측벽에 각각 상기 게이트 절연막과 중첩되도록 스페이서를 형성하는 단계를 더 포함하는 고전압 반도체 소자 제조방법.
  7. 제 6 항에 있어서,
    상기 소오스/드레인 영역은 상기 게이트 전극에 자기정렬되도록 형성하는 고전압 반도체 소자 제조방법.
  8. 제 7 항에 있어서,
    상기 소오스/드레인 영역을 형성하는 단계는,
    상기 게이트 전극 및 상기 드리프트 영역을 제외한 영역에 포토레지스트 패 턴을 형성하는 단계; 및
    상기 게이트 전극 및 상기 포토레지스트 패턴을 이용하여 상기 제3 이온주입공정을 실시하는 단계
    를 포함하는 고전압 반도체 소자 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 게이트 전극은 상기 게이트 절연막과 상기 소오스/드레인 영역 간의 경계면에 얼라인되도록 형성하는 고전압 반도체 소자 제조방법.
  10. 제 5 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    불균일한 두께를 갖는 상기 게이트 절연막 상에 게이트 도전막을 증착하는 단계; 및
    상기 게이트 절연막의 두께 차이로 인해 형성된 얼라인 키를 이용하여 상기 게이트 도전막을 식각하는 단계
    를 포함하는 고전압 반도체 소자 제조방법.
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