KR101209472B1 - The semiconductor package manufacturing method for manufacturing a lead frame and a semiconductor package using the same. - Google Patents

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Abstract

본 발명은 몰딩 공정후 서로 교번 배열을 이루며 일체로 연결된 리드들을 독립적인 리드가 되도록 에칭할 때, 에칭액에 의하여 독립적으로 분리된 리드가 손상되는 것을 방지할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다. The present invention is a molding process and then to etching so that independent of the lead of the lead integrally connected to constitute an alternating arrangement with each other, for manufacturing a semiconductor package, to prevent the separated lead by the etching solution independently from damaging the lead frame, and using the same. It relates to a semiconductor package manufacturing method.
즉, 본 발명은 다수의 제1인너리드 및 제1아우터리드가 연결바의 안쪽면 및 바깥쪽면에 각각 일체로 연결된 상태에서, 그 일체로 연결된 부분의 저면을 에칭 처리하여, 제1인너리드 및 제1아우터리드가 연결바에 일체로 연결된 부분의 두께를 감소시키고, 두께가 감소된 제1인너리드와 연결바간의 연결부분 및 제1아우터리드와 연결바간의 연결부분을 몰딩 컴파운드 수지로 몰딩하여 외부로 노출되지 않도록 하고, 동시에 연결바의 저면만이 노출되도록 한 후, 노출된 연결바만을 에칭 공정을 통하여 용이하게 제거할 수 있도록 함으로써, 종래의 에칭 공정에 의하여 제1인너리드 및 제1아우터리드의 일부분까지 제거되는 것을 방지하여, 일정한 면적의 단자면을 제공할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 That is, the present invention in a state in the inside connected by side and each integrally on the outside of the first plurality of inner leads and a first outer lead is connected to the bar, the etching process the bottom surface of the portion that integrally connected to a first inner lead, and the first and outer leads is reduced for any part of the thickness of the connected to the connecting bar, the outside by molding the connection part of the connection Bagan the connection portion and a first outer lead for connection Bagan and the first inner lead having a reduced thickness in the molding compound resin not to be exposed to and, at the same time, and then to the bottom face only and the exposure of the connecting bar, by making it possible to easily remove only the exposed connection bar through the etching process, the first inner lead and a first outer lead by a conventional etching process, prevention of being removed by a portion to manufacture a semiconductor package using a lead frame number and for producing a semiconductor package so that it can provide the terminal surface of a certain area 법을 제공하고자 한 것이다. It intended to provide law.

Description

반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법{Lead frame for fabricating semiconductor package and Method for fabricating semiconductor package using the same} The semiconductor package manufacturing method for manufacturing a lead frame and a semiconductor package using the same {Lead frame for fabricating semiconductor package and Method for fabricating semiconductor package using the same}

본 발명은 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 몰딩 공정후 서로 교번 배열을 이루며 일체로 연결된 리드들을 독립적인 리드가 되도록 에칭할 때, 에칭액에 의하여 독립적으로 분리된 리드가 손상되는 것을 방지할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다. The invention as when etching so that independent lead the leads connected integrally related to a method for manufacturing a semiconductor package using a lead frame, and this for manufacturing a semiconductor package, and more particularly, forms an alternating arrangement with each other after the molding process, independently by the etching solution a semiconductor package to prevent the separated lead from being damaged for manufacturing a lead frame and a method for producing a semiconductor package using the same.

통상적으로 반도체 패키지를 제조하기 위한 기파의 한 종류인 금속 재질의 리드프레임은 전체 골격을 이루는 사이드프레임과, 반도체 칩이 실장되는 칩탑재판과, 상기 사이드프레임과 칩탑재판을 일체로 연결하는 타이바와, 사이드프레임으로부터 칩탑재판의 사방 모서리에 인접되게 연장된 다수의 리드로 구성되어 있다. Typically the lead frame of metal, a type of gipa for fabricating a semiconductor package, for connecting the side frames constituting the entire skeleton, with chips which a semiconductor chip mounting board and the side frame and the chip mounting board integrally tie described, it consists of a plurality of leads extending so close to the four-way corner of the chip mounting board from the side frames.

최근에는 반도체 패키지를 칩의 크기에 가깝게 경박단소화시키기 위하여 리드프레임을 매우 얇고 작게 제작하고 있고, 또한 단위 생산성을 향상시키기 위하여 다수의 반도체 패키지 영역이 한꺼번에 매트릭스 배열을 이루도록 제작되고 있으며, 이렇게 제작된 리드프레임중 하나를 소위 "마이크로 리드프레임(MLF: Micro Lead Frame)"이라 칭한다. Recently, a number of the semiconductor package regions is produced achieve at once a matrix arrangement so as to have a very thin and small manufacturing a lead frame, and also improve the unit productivity in order to frivolous stage digestion close to a semiconductor package on the size of the chip, thus making one of the lead frame so-called "micro lead frame (MLF: micro lead frame)" is referred to.

첨부한 도 4는 종래의 마이크로 리드프레임의 일례를 나타내는 저면도로서, 하나의 유니트 단위(하나의 반도체 패키지 영역)만을 나타내고 있다. The attached Figure 4 is a bottom view showing an example of a conventional micro lead frame, shows one unit (unit area, a semiconductor package) only.

도 4에서 보듯이, 상기 마이크로 리드프레임의 구성중 리드는 긴 길이의 인너리드(10)와 보다 짧은 길이의 아우터리드(12)가 사이드프레임(32)에 일체로 연결된 상태에서 서로 파인 피치(fine pitch)를 이루며 엇갈림 배열되어 있고, 칩탑재판(14)이 타이바(30)에 의하여 사이드프레임(32)에 연결되어 있으며, 도면에서 해칭(hatching) 처리된 부분은 몰딩 컴파운드 수지와의 결합력 증대를 위하여 하프-에칭 처리된 부분으로서, 칩 탑재판(14)의 저면 테두리 부분과 인너리드(10)의 뒤쪽 부분과 아우터리드(12)의 앞쪽 부분이 각각 하프에칭되어 있으며, 하프-에칭되지 않은 부분이 실질적인 단자가 된다. As shown in FIG. 4, the lead of the configuration of the micro-lead frame is the longest length of the inner lead 10 and outer lead 12 of a shorter length is connected integrally with the side frame 32 state fine-pitch with each other (fine pitch) to constitute gap is arranged, and the chip mounting board 14 is part of tie bars (which is, by 30) to the side frame 32, and the hatching in the drawing (hatching) treatment increases affinity of the molding compound resin a half-order - as the etched portion, and the anterior part of the chip-mounting plate 14, a bottom edge portion and the rear portion and the outer lead 12 of the inner lead 10 of the half-etching respectively, the half-unetched this part is the actual terminal.

참고로, 도 4의 안쪽 은선은 칩탑재판의 반도체 칩 부착영역을 나타내고, 바깥쪽 은선은 싱귤레이션 라인을 나타낸다. For reference, the hidden lines the inside of Figure 4 represents a semiconductor chip mounting region of the chip mounting board, the outer hidden line shows the singulation lines.

상기 마이크로 리드프레임을 이용하여 제조된 반도체 패키지 구조를 보면, 칩탑재판에 부착된 반도체 칩의 본딩패드와 인너리드의 상면, 그리고 반도체 칩의 본딩패드와 아우터리드의 상면이 도전성 와이어로 연결된 후, 반도체 칩 및 와이어, 각 리드 등을 몰딩 컴파운드 수지로 몰딩되며, 단자 역할을 하는 인너리드 및 아우터리드의 저면은 외부로 노출되는 상태가 된다. In a semiconductor package structure manufactured by using the micro lead frame, after the upper surface of the bonding pad and the inner lead of the semiconductor chip attached to the chip mounting board, and the upper surface of the bonding pads and outer lead of the semiconductor chip is connected to the conductive wire, the semiconductor chip and the wire, and molding the respective leads, such as a resin molding compound, the bottom face of the inner lead and outer lead terminals for the role is a state that is exposed to the outside.

즉, 마이크로 리드프레임을 이용하여 완성된 반도체 패키지의 저면을 보면, 도 4에 도시된 리드프레임 구성중 단자 역할을 하는 인너리드(10) 및 아우터리드(12)의 저면이 외부로 노출되는 동시에 칩탑재판(14)의 저면이 열방출 효과를 얻기 위하여 외부로 노출된 구조를 이루게 된다. That is, the micro reed In the bottom surface of the semiconductor package, complete with the frame, at the same time the lower surface of the inner lead 10 and outer lead 12 to the terminal role of a lead frame configuration shown in Figure 4 is exposed to outside of the chip the lower surface of the plate 14 is formed a structure exposed to the outside in order to obtain a heat dissipation effect.

그러나, 종래의 마이크로 리드프레임은 인너리드와 아우터리드가 서로 파인피치를 이루며 엇갈림 배열되어 있지만, 단자 역할을 하는 인너리드와 아우터리드를 합하여도 단자수가 적은 단점이 있고, 이로 인하여 고집적화 및 다핀화를 실현하는데 한계가 있었다. However, while the conventional micro leadframe inner lead and the outer lead are staggered array forms a fine pitch from each other, there is a do little disadvantage number of terminals by adding the inner lead and the outer lead to the terminal role, and this due to high integration and multi-pinhwa to realize there is a limit.

이러한 문제점을 해결하고자, 리드 단자수를 크게 늘린 듀얼 리드 구조의 마이크로 리드프레임이 제안되었는 바, 첨부한 도 3a 내지 도 3g를 참조로 그 구성을 살펴보면 다음과 같다. To solve this problem, referring to the configuration of the lead terminals can also lead to significant dual micro structure, the lead frame is proposed, the attached Figures 3a to 3g doeeotneun of increasing by reference as follows:

종래의 듀얼 리드 구조의 마이크로 리드프레임은 다수의 동일한 반도체 패키지 제조 영역이 매트릭스 배열을 이루며 제작된 것이며, 하나의 패키지 제조 영역내의 구성을 보면, 반도체 칩이 탑재되는 칩탑재판(100)과, 이 칩탑재판(100)의 사방 위치에 엇갈림 배열되는 제1인너리드(102)와 제1아우터리드(104)와, 제1아우터리드(104)의 바깥쪽에 서로 파인 피치를 이루며 엇갈림 배열되는 제2인너리드(106)와 제2아우터리드(108)를 포함하여 구성된다. Is based on a micro lead frame is a number the same semiconductor package-producing region of a conventional dual-lid structure of the fabricated constitute a matrix arrangement, In the configuration in the single package, a manufacturing area, with which a semiconductor chip mounting the chip mounting board 100, the second and the first inner lead 102 and the first outer lead 104 that is staggered arrangement over the place where the chip mounting board 100, the second being staggered arrangement forms a fine pitch from each other on the outside of one outer lead 104 It is configured to include an inner lead 106 and the second outer lead 108.

보다 상세하게는, 상기 제1인너리드(102)와 제1아우터리드(104)는 후공정에서 독립적인 리드로 분리되기 전에 사각 링 타입의 연결바(110)에 의하여 일체로 연결된 상태를 유지하되, 제1인너리드(102)는 연결바(110)의 안쪽면에서 칩탑재판(100)쪽을 향하여 연장되고, 제1아우터리드(104)는 연결바(110)의 바깥쪽면에서 제2인너리드(106) 및 제2아우터 리드(108)쪽을 향하여 연장된다. More specifically, the first inner lead 102 and the first outer lead 104 while maintaining the connected integrally by a connecting bar 110 of the rectangular-ring type before they can be detached from the process as an independent lead after a first inner lead (102) extending toward the chip mounting board 100 side in the inner surface of the connection bar 110, a first outer lead 104 is a second inner from the outside and the connection bar (110) It extends towards the lid 106 and the second outer lead 108 side.

이때, 도 3a 및 도 3b에서 보듯이, 상기 제1인너리드(102)와 제1아우터리드(104), 그리고 이들을 연결하고 있는 연결바(110)는 모두 동일한 두께로 형성되고, 상하면이 모두 평평한 구조로 형성된다. In this case, Figure 3a, and as it is shown in Figure 3b, the first inner lead 102 and the first outer lead 104, and a connecting bar 110 that these connection is formed by all of the same thickness, both the flat upper and lower surfaces It is formed from a structure.

또한, 도 3a에서 보듯이 제2인너리드(106)와 제2아우터리드(108)의 상면은 평평하고, 반면에 도 3b에서 잘 볼 수 있듯이 상기 제2인너리드(106)의 저면 구간중 중간부분을 제외한 앞쪽과 뒤쪽 부분이 하프에칭되고, 상기 제2아우터리드(108)의 저면구간중 후단부를 제외한 그 앞쪽 부분이 하프에칭되어, 하프-에칭되지 않은 제2인너리드(106)의 중간부분 저면과 제2아우터리드(108)의 후단 저면이 패키지 제조 완료시 외부로 노출되는 실질적인 단자면이 된다. Also, As shown in FIG. 3a the upper surface of the second inner lead 106 and the second outer lead 108 is a flat, on the other hand, as to be well seen from Figure 3b the middle of the bottom surface section of the second inner lead 106 the middle of the un-etched the second inner lead 106, - the front and rear portion other than the portion half-etched, and the second that the front portion other than the rear end of the bottom section of the outer lead 108 is half-etched, the half the bottom surface and the rear end lower surface of the second outer lead 108 and the terminal surface is substantially exposed to the exterior when the package is manufactured complete.

위와 같이 제작된 듀얼 리드 구조의 마이크로 리드프레임을 이용하여 반도체 패키지를 제조하는 과정을 살펴보면 다음과 같다. Using a micro lead frame of the dual lead structure produced as above, look at the process of manufacturing the semiconductor package as follows.

먼저, 칩탑재판(100)에 반도체 칩(112)을 부착한 후, 반도체 칩(112)의 본딩패드와 각 리드(102,104,106,108)의 상면이 도전성 와이어(114)로 연결된다(도 3f 참조). First, after mounting the semiconductor chip 112 to the chip-mounting plate 100, the upper surface of the bonding pad and each lead (102 104 106 108) of the semiconductor chip 112 is connected to the conductive wires 114 (see Fig. 3f).

즉, 반도체 칩(112)의 본딩패드에 도전성 와이어(114)의 1차 본딩(볼 본딩)이 이루어지고, 제1인너리드(102) 및 제1아우터리드(104)의 상면, 그리고 제2인너리드(106) 및 제2아우터리드(108)의 상면에 2차 본딩(스티치 본딩)이 이루어짐으로써, 반도체 칩(112)과 각 리드들이 전기적 신호 전달 가능하게 연결되는 상태가 된다. That is, a primary bonding of the conductive wire 114 to the bonding pads of the semiconductor chip 112 (ball bonding) are made and a first upper surface of the inner lead 102 and the first outer lead 104, and the second inner as to the upper surface of the lid 106 and the second outer lead 108, the secondary bonding (stitch bonding) is yirueojim, it is in a state the semiconductor chip 112 and the leads are each coupled to enable transmission electric signal.

다음으로, 몰딩 컴파운드 수지에 의한 몰딩 공정이 진행됨으로써, 반도체 칩 및 도전성 와이어를 비롯하여 각 리드의 상면 및 측면이 몰딩 컴파운드 수지(116)로 몰딩되어 봉지되는 상태가 된다. Next, by being a molding process using a molding compound resin progress, including the semiconductor chip and the conductive wire and the upper surface side of each lead is molded with a resin molding compound (116) is in a state to be sealed.

이때, 도 3c에서 보듯이 제1인너리드(102) 및 제1아우터리드(104)의 저면, 그리고 제2인너리드(106) 및 제2아우터리드(108)의 저면은 실질적인 단자면이 되도록 몰딩 컴파운드 수지(116)에 의하여 몰딩되지 않고 외부로 노출되는 상태가 되고, 물론 상기 칩탑재판(100)의 저면도 열방출 효과를 얻기 위하여 외부로 노출되는 상태가 된다. In this case, As shown in FIG 3c the bottom of the first inner lead 102 and the first outer lead 104 and the second bottom surface of the inner lead 106 and the second outer lead 108 is molded so that the actual terminal surface compounds to be a state that is exposed to the outside without being molded by the resin 116, as well as a lower surface of the chip mounting board 100 is the state in which also exposed to the outside in order to obtain a heat dissipation effect.

또한, 상기 제1인너리드(102) 및 제1아우터리드(104)를 연결하고 있는 연결바(110)의 저면도 외부로 노출되는 상태가 된다. Further, the lower surface of the first inner lead 102 and the first connection connecting the outer lead 104, bar 110 also is in a state exposed to the outside.

이와 같이 듀얼 리드 구조의 마이크로 리드프레임을 이용한 반도체 패키지를 개개의 패키지 단위로 분리하는 싱귤레이션 공정을 진행할 때, 제2인너리드(106)와 제2아우터리드(108)의 바깥쪽 끝단부 즉, 사이드프레임(118)과 연결된 부분이 커팅됨으로써, 도 3d에서 보듯이 제2인너리드(106)와 제2아우터리드는 서로 독립적인 단자가 된다. Thus, when holding a singulation process to separate the semiconductor package using a micro lead frame of the dual lead structure into individual package units, part 2 outside of the inner lead 106 and the second outer lead 108 ends that is, by being connected to the side frame portion 118 is cut, and also a second outer lead 3d, as shown in the second inner lead 106 is an independent terminal with each other.

한편, 몰딩 공정후에도 제1인너리드(102)와 제1아우터리드(104)가 연결바(110)에 의하여 서로 일체로 연결된 상태이므로, 제1인너리드(102)와 제1아우터리드(104)가 서로 독립적인 단자가 되도록 연결바(110)를 제거하는 공정이 더 진행된다. On the other hand, molding the first inner lead 102 and the first, so the outer lead 104 is connected to each other integrally by a connecting bar 110, a first inner lead 102 and the first outer lead 104 after step this process of removing the connecting bars 110 such that the independent terminal to each other is further in progress.

즉, 도 3c 및 도 3d에 나타낸 바와 같이 에칭 공정에 의하여 연결바를 식각하여 제거함으로써, 제1인너리드(102)와 제1아우터리드(104)가 서로 분리되어 독립적인 단자가 된다. That is, Fig. 3c and by removing the connecting bar etched by the etching process, the first inner lead 102 and the first outer lead 104, as shown in Fig. 3d are isolated from each other is an independent terminal.

그러나, 몰딩 공정후 제1인너리드(102) 및 제1아우터리드(104)의 저면, 그리고 제1인너리드(102) 및 제1아우터리드(104)를 연결하고 있는 연결바(110)의 저면이 동시에 노출된 상태에서 에칭 공정을 실시하게 되면, 연결바(110) 부분만 제거되어야 하는데, 제1인너리드(102) 및 제1아우터리드(104)의 일부분도 제거되어, 제1인너리드(102) 및 제1아우터리드(104)의 저면, 즉 단자면의 면적이 줄어드는 문제점이 있었다. However, the bottom surface of the molding process and then the first inner lead 102 and the first outer lead 104, a bottom surface, and the first inner lead 102 and the connection with the first connection to the outer lead 104 is a bar 110 of the at the same time, When subjected to the etching process in the exposed state, the connection bar 110, only to be removed parts, the first is also removed a portion of the inner lead 102 and the first outer lead 104, a first inner lead ( 102) and there is a problem in the bottom surface, i.e., decrease the area of ​​the terminal face of the first outer lead 104.

즉, 도 3g의 전자현미경 사진에서 보는 바와 같이, 에칭 공정중 에칭액에 의하여 연결바(110)가 풀 에칭되어 완전히 제거되는 동시에 에칭액이 연결바(110)의 안쪽면에 일체로 된 제1인너리드(102)와, 연결바(110)의 바깥쪽면에 일체로 된 제1아우터리드(104)에까지 영향을 미치는 오버 에칭이 이루어짐으로써, 제1인너리드(102)의 바깥쪽 일부분까지 에칭으로 제거되는 동시에 제1아우터리드(104)의 안쪽 일부분까지 에칭으로 제거되어, 결국 제1인너리드(102) 및 제1아우터리드(104)의 저면, 즉 단자면의 면적이 줄어드는 문제점이 있었다. That is, as shown in the electron micrograph of 3g, the connecting bar 110 by the one etching step the etching liquid is integral with the inner surface of the pool it is at the same time etching the connection bar 110, which is completely removed by etching the first inner lead 102 and, by this over-etching on the outside affects far a first outer lead 104 integrally of the connecting bar 110 yirueojim, claim to be removed by etching to the outside portion of the first inner lead 102 At the same time the first is removed by etching up to the inside portion of the outer lead 104, in the end there is a problem decreasing the bottom surface, that is the area of ​​the terminal face of the first inner lead 102 and the first outer lead 104.

따라서, 각 제1인너리드 및 제1아우터리드의 노출 면적이 서로 일정치 않게 되어, 단자로서의 기능을 상실할 수 있는 불량 원인이 되고 있다. Accordingly, it is not each first inner lead and the exposed area of ​​the first outer lead value of one another, is a defect that can cause loss of a function as a terminal.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 다수의 제1인너리드 및 제1아우터리드가 연결바의 안쪽면 및 바깥쪽면에 각각 일체로 연결된 상태에서, 그 일체로 연결된 부분의 저면을 에칭 처리하여, 제1인너리드 및 제1아우터리드가 연결바에 일체로 연결된 부분의 두께를 감소시킨 새로운 구조의 반도체 패키지 제조용 리드프레임을 제공하는데 그 목적이 있다. Part of the present invention is connected as one made in view, the plurality of first inner leads and a first outer lead are each integrally connected to the inside face and the outside and the connecting bar state to solve the conventional problems as described above, in that any the etching process the bottom surface, to provide a first inner lead and the first new structure for producing a semiconductor package lead frames that have been processed to reduce the thickness of the outer lead part is integrally connected to the connecting bar, it is an object.

또한, 본 발명의 다른 목적은 에칭 공정을 통해 그 두께가 감소된 제1인너리드와 연결바간의 연결부분, 그리고 제1아우터리드와 연결바간의 연결부분을 몰딩 컴파운드 수지로 몰딩하여 외부로 노출되지 않도록 하고, 동시에 연결바의 저면만이 노출되도록 한 후, 노출된 연결바만을 에칭 공정을 통하여 용이하게 제거할 수 있도록 함으로써, 종래의 에칭 공정에 의하여 제1인너리드 및 제1아우터리드의 일부분까지 제거되는 것을 방지하여, 일정한 면적의 단자면을 제공할 수 있도록 한 반도체 패키지 제조 방법을 제공하는데 있다. In addition, no other objects of the present invention by molding the connection part and the connection part of the connection Bagan and one outer lead of the connection to the first inner lead with a thickness reduced by the etch process Bagan a molding compound resin exposed to the outside so, and at the same time and then to the bottom face only and the exposure of the connecting bars, to a portion of the by making it easy to remove only the exposed connection bar through the etching process, the first inner lead and a first outer lead by a conventional etching process, to prevent the removal, there is provided a semiconductor package manufacturing method to provide a constant terminal surface area.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩이 탑재되는 칩탑재판과, 이 칩탑재판의 사방 위치에 배열되는 연결바와, 연결바의 안쪽면에 일체로 형성되는 제1인너리드와, 연결바의 바깥쪽면에 일체로 형성되는 제1아우터리드와, 제1아우터리드의 바깥쪽에 엇갈림 배열되는 제2인너리드 및 제2아우터리드를 포함하는 반도체 패키지 제조용 리드프레임에 있어서, 상기 제1인너리드와 연결바의 연결부분 저면 및 제1아우터리드와 연결부의 연결부분 저면을 하프 에칭시켜서, 몰딩 공정시 몰딩 컴파운드 수지로 몰딩되는 부분이 되도록 한 것을 특징으로 하는 반도체 패키지 제조용 리드프레임을 제공한다. In one embodiment of the present invention for achieving the above object comprises: the chip mounting board is a semiconductor chip, and the chip connections are arranged on the four-way position of the plate bar, the integrally formed on the inner surface of the connection bar 1 in the integral first outer lead and a second lead frame for manufacturing a semiconductor package and a second inner lead and the second outer lead is staggered arrangement on the outside of the outer lead is formed from on the outside of the inner lead, and a connecting bar, wherein the bottom surface of the connecting portion of the connecting bar to the first inner lead and the first by half-etching the bottom surface of the connecting portion of the outer lead and the connecting portion, the molding process when the lead frame for manufacturing a semiconductor package, characterized in that that a portion molded by molding compound resin It provides.

바람직하게는, 상기 연결바의 상면에 대하여 에칭 처리를 더 실시하여, 연결바의 두께를 감소시킨 것을 특징으로 한다. Preferably, further an etching process on the top surface of the connection bar, characterized in that reducing the thickness of the connecting bars.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 반도체 칩이 탑재되는 칩탑재판과, 이 칩탑재판의 사방 위치에 배열되는 연결바와, 연결바의 안쪽면에 일체로 형성되는 제1인너리드와, 연결바의 바깥쪽면에 일체로 형성되는 제1아우터리드와, 제1아우터리드의 바깥쪽에 엇갈림 배열되는 제2인너리드 및 제2아우터리드를 포함하되, 상기 제1인너리드와 연결바의 연결부분 저면 및 제1아우터리드와 연결부의 연결부분 저면을 하프 에칭시킨 리드프레임 제공 단계와; Another embodiment of the present invention for achieving the above object comprises: mounting the chip is a semiconductor chip mounting board and the chip connections are arranged on the four-way position of the plate bar, the integrally formed on the inner surface of the connection bar 1 comprising the inner lead and a first outer lead which is integrally formed on the outside of the connecting bar, the second inner lead being staggered arrangement on the outside of the first outer leads and second outer leads, connected to the first inner lead connection portions of the bottom bar and the first lead frame in which half-etching the bottom surface of the connecting portion of the outer lead and the connecting portion providing step; 상기 칩탑재판에 반도체 칩을 부착하는 단계와; And the step of attaching a semiconductor chip to the chip mounting board; 상기 반도체 칩의 본딩패드와 제1인너리드 및 제1아우터리드의 상면간을 도전성 와이어로 연결하는 동시에 반도체 칩의 본딩패드와 제2인너리드 및 제2아우터리드의 상면간을 도전성 와이어로 연결하는 단계와; Connecting the bonding pad and the first inner lead and the first outer at the same time the semiconductor chip for connecting the upper surface between the leads of a conductive wire bonding pads and the second inner lead and the second upper surface between the outer lead of the semiconductor chip to the conductive wire step; 상기 반도체 칩 및 도전성 와이어를 비롯하여, 제1인너리드 및 제1아우터리드의 상면 및 측면, 제2인너리드 및 제2아우터리드의 상면 및 측면, 하프에칭된 제1인너리드와 연결바간의 연결부분 저면, 하프에칭된 제1아우터리드와 연결바간의 연결부분 저면을 몰딩 컴파운드 수지로 감싸는 몰딩 단계와; Including the semiconductor die and the conductive wire, a first inner lead, and a first upper surface and side surfaces of the outer lead, a second inner lead and a second upper surface and side surfaces of the outer lead, half-etching the connection of the connection to the first inner lead Bagan part surrounding the bottom surface of the molding step, half-etching the bottom surface of the connection portion of the connection Bagan the first outer lead to the resin and molding compounds; 몰딩 단계후, 외부로 노출된 연결바의 저면에 대하여 에칭 공정을 실시하여, 연결바를 완전 제거하는 동시에 제1인너리드들과 제1아우터리드들이 개개의 단자로 분리되는 단계; After the molding step, the step is subjected to an etching process with respect to the bottom surface of the connection bar exposed to the outside, connecting bar completely removed at the same time the first inner lead and the first outer lead to be separated into the individual terminals; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다. It provides a semiconductor package manufacturing method comprising: a.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다. Through the above problem solving means, the present invention provides the following effects.

본 발명에 따르면, 반도체 칩이 탑재되는 칩탑재판과, 이 칩탑재판의 사방 위치에 배열되는 연결바와, 연결바의 안쪽면에 일체로 형성되는 제1인너리드와, 연결바의 바깥쪽면에 일체로 형성되는 제1아우터리드와, 제1아우터리드의 바깥쪽에 엇갈림 배열되는 제2인너리드 및 제2아우터리드를 포함하는 듀얼 리드 구조의 마이크로 리드프레임 구조를 개선하되, 제1인너리드와 연결바의 연결부분 및 제1아우터리드와 연결바의 연결부분 저면을 하프 에칭시킨 구조로 개선하여, 몰딩 공정시 하프 에칭된 제1인너리드와 연결바 간의 연결부분 및 제1아우터리드와 연결바 간의 연결부분이 몰딩 컴파운드 수지로 감싸여지도록 하고, 동시에 연결바의 저면만이 노출되도록 한 후, 노출된 연결바만을 에칭 공정을 통하여 용이하게 제거할 수 있다. According to the invention, on the outside of the mounted chip and a semiconductor chip mounting board and the chip connections are arranged on the four-way position of the plate bars, connection bars a first inner lead, and a connection is formed integrally on the inner surface of the bars and a first outer lead is formed integrally, the first but improve micro leadframe structure of the dual lead structure including a second inner lead and a second outer lead arranged staggered on the outside of the outer lead, the connection to the first inner lead between to improve the connection portion and the bottom connecting portion of the connecting bar to the first outer lead of the bar by half etching a structure, the molding process when connecting the connecting portion and a first outer lead between the connection with the half-etched first inner lead Baba after allowing the connection portion and to space surrounded by the resin molding compound at the same time exposing only the bottom surface of the connecting bar, it is possible to easily remove only the exposed connection bar through an etching process.

이렇게 제1인너리드들 및 제1아우터리드들과 일체로 연결되어 있던 연결바만을 제거함으로써, 종래의 에칭 공정에 의하여 제1인너리드 및 제1아우터리드의 일부분까지 제거되는 것을 방지할 수 있다. Thus it is possible to prevent the removal to one inner lead and the first by removing only the connection that is connected integrally with the outer lead bar, by a conventional etching process, the first inner lead and the first portion of the outer lead.

결국, 연결바만이 제거됨에 따라, 제1인너리드들과 제1아우터리드들이 개개의 단자로 용이하게 분리되는 동시에 외부로 노출되는 제1인너리드들 및 제1아우터리드들의 저면 즉, 단자면들의 크기를 일정하게 형성시킬 수 있다. After all, according to the connecting bar only is removed, the bottom surface of the first inner leads and the the first outer lead to a first inner lead exposed to the outside at the same time to be easily separated into the individual terminals and a first outer lead that is, the terminal surface it is possible to uniformly form the size of the.

도 1a 내지 도 1f는 본 발명에 따른 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법을 설명하는 도면, Figure 1a to 1f is a view for explaining the method of manufacturing the semiconductor package using a lead frame, and this for manufacturing a semiconductor package according to the invention,
도 2는 본 발명에 따른 반도체 패키지 제조용 리드프레임의 다른 실시예 및 이를 이용하여 제조된 반도체 패키지를 나타내는 도면, Figure 2 is a view showing a semiconductor package produced by a further embodiment and use of this lead frame for manufacturing a semiconductor package according to the invention,
도 3a 내지 도 3g는 종래의 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법을 설명하는 도면, Figures 3a-3g are diagrams for explaining a method of manufacturing a semiconductor package using a lead frame, and this for manufacturing the conventional semiconductor package,
도 4는 종래의 리드프레임을 구조를 설명하는 저면도. Figure 4 is a bottom view illustrating the structure of the conventional lead frame.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다. Hereinafter in detail with reference to the accompanying drawings a preferred embodiment of the present invention will be described.

본 발명의 반도체 패키지 제조용 리드프레임은 듀얼 리드 구조의 마이크로 리드프레임 구조를 개선한 것으로서, 연결바에 의하여 일체로 연결되어 있는 제1인너리드 및 제1아우터리드를 독립적인 단자로 분리하는 에칭 공정시, 오버 에칭에 의하여 제1인너리드 및 제1아우터리드의 일부분이 제거되는 현상을 방지할 수 있도록 개선한 점에 주안점이 있다. When etching process as an improvement a micro lead frame structure of a semiconductor package for making the lead frame is a dual lead structure of the present invention, separating the first inner lead and a first outer lead are connected integrally by connecting the bar as an independent terminal, by the over-etching is the point on the first inner lead and the point enhanced to prevent the phenomenon that a portion of one outer lead removal.

본 발명에 따른 리드프레임은 첨부한 도 1a의 평면 사시도 및 도 1b의 저면 사시도에 도시된 바와 같이, 반도체 칩이 탑재되는 칩탑재판(100)과, 이 칩탑재판(100)의 사방 위치에 배열되는 사각 고리 형상의 연결바(110)와, 이 연결바(110)의 안쪽면에 바깥쪽 단부가 일체가 되는 동시에 안쪽 단부가 칩탑재판(100)의 사방 인접 위치까지 연장되는 제1인너리드(102)와, 연결바(100)의 바깥쪽면에 안쪽 단부가 일체가 되는 동시에 바깥쪽 단부가 제2인너리드(106) 및 제2아우터리드(108)쪽을 향하여 연장되는 제1아우터리드(104)와, 제1아우터리드(104)의 바깥쪽에 서로 파인 피치를 이루며 엇갈림 배열되는 제2인너리드(106)와 제2아우터리드(108)를 포함하여 구성된다. A four-way position of the lead frame, the mounted chip is a semiconductor chip mounting board 100 and the chip mounting board 100 as shown in a bottom perspective view of a perspective view of the plane of the diagram attached. 1a and 1b according to the invention and a connecting bar (110) of which is arranged a rectangular ring shape, the first extending at the same time that the outer end integrally on the inner surface of the connection bar 110 to the four-way adjacent the location of the plate 100 the inner end of the chip with the inner lead 102 and a first outer lead extending the the inner end portion on the outside and at the same time the outer end that is the integral of the connection bar 100 toward the second inner lead 106 and the second outer lead 108, p. It is configured, including 104 and a first outer lead 104, the second inner lead 106 and the second outer lead 108, which is staggered arrangement forms a fine pitch from each other on the outside of.

특히, 도 1b에서 잘 볼 수 있듯이, 상기 제1인너리드(102)와 연결바(110)가 일체로 연결된 부분의 저면 및 제1아우터리드(104)와 연결부(110)가 일체로 연결된 부분의 저면은 에칭 공정에 의하여 하프 에칭부(120)로 형성된다. In particular, as can be well seen in Figure 1b, the first inner lead 102 and the connecting bar 110 has a lower surface and a first outer lead 104 and the connecting portion 110 of the part connected integrally connected by an integral part the bottom face is formed of a half-etching portion 120 by an etching process.

즉, 상기 제1인너리드(102) 및 제1아우터리드(104), 그리고 연결바(110)는 동일 두께를 이루면서 그 상하면이 평평한 면을 이루되, 제1인너리드(102)와 연결바(110)가 일체로 연결된 부분의 저면 및 제1아우터리드(104)와 연결부(110)가 일체로 연결된 부분의 저면에는 에칭 공정에 의하여 오목하게 된 하프 에칭부(120)가 형성되고, 이 하프 에칭부(120)는 후술하는 바와 같이 몰딩 공정시 몰딩 컴파운드 수지로 몰딩되어 감싸여지는 부분이 된다. That is, the connecting bar and the first inner lead 102 and the first outer lead 104, and the connection bar 110 is that the upper and lower surfaces are being made to a flat surface, the first inner lead 102 yirumyeonseo the same thickness ( 110) is a bottom view of the portion where the bottom surface and a first outer lead 104 and the connecting portion 110 of the part connected integrally connected integrally has a concave by the etching process, the half etching part 120 is formed, and the half-etching portion 120 is a part has no wrap is molded with resin molding compound during the molding process, as will be described later.

따라서, 제1인너리드(102)와 연결바(110)가 일체로 연결된 부분 및 제1아우터리드(104)와 연결부(110)가 일체로 연결된 부분의 저면에 하프 에칭부(120)가 형성됨에 따라, 그 상면은 측면에서 보았을 때 제1인너리드(102) 및 제1아우터리드(104)의 상면, 그리고 연결바(110)의 상면과는 동일 평면을 이루고, 반면에 그 저면(하프 에칭부의 저면)은 제1인너리드(102) 및 제1아우터리드(104)의 저면, 그리고 연결바(110)의 저면에 비하여 높은 위치를 갖게 된다. Thus, the first is formed of the inner lead 102 and the connection bar 110, the portion and a first outer lead 104 is connected integrally with the connection half etching part 120 on the lower surface of the portion 110 is connected integrally to the Accordingly, the upper surface as seen from the side of the first inner lead 102 and the first outer form the upper surface and the same plane of the lid top surface, and a connecting bar 110 of the unit 104, while the bottom face on the (half-etching portion lower surface) comes to have a higher position than the bottom of the first inner lead 102 and the first bottom surface of the outer lid 104, and connecting bar 110. the

여기서, 상기와 같이 제작된 리드프레임을 이용하여 반도체 패키지를 제조하는 과정을 설명하면 다음과 같다. Here, when describing a process of manufacturing the semiconductor package using the lead frame produced as described above as follows.

먼저, 상기와 같은 구조로 제작된 본 발명의 리드프레임이 반도체 칩 부착 장비로 제공되어, 반도체 칩 부착 공정이 진행된다. First, a lead frame of the present invention produced a structure as described above is provided by mounting the semiconductor chip devices, a semiconductor chip attachment process proceeds.

즉, 상기와 같이 칩탑재판(100)의 사방 위치에 배열되는 연결바(110)와, 연결바(110)의 안쪽면에 일체로 형성되는 제1인너리드(102)와, 연결바(110)의 바깥쪽면에 일체로 형성되는 제1아우터리드(104)와, 제1아우터리드(104)의 바깥쪽에 엇갈림 배열되는 제2인너리드(106) 및 제2아우터리드(108)를 포함하되, 상기 제1인너리드(102)와 연결바(110)의 연결부분 저면 및 제1아우터리드(104)와 연결부(110)의 연결부분 저면에 하프 에칭부(120)가 형성된 리드프레임이 제공된 후, 도 1f에서 보듯이 칩탑재판(100)에 반도체 칩(112)이 부착된다. That is, the first inner lead 102 on the inner surface of the connection bar 110, a connecting bar 110, which is arranged all around the location of the chip mounting board 100 as described above are formed integrally, connecting bar (110 ) it includes, but with on the outside and the first outer lead (104 integrally formed), the second inner lead 106 and the second outer lead (108 be staggered arrangement on the outside of the outer lead 104), of after the lead frames are half etching part 120 at the bottom surface connected portion formed of the first inner lead 102 and the connection bar 110, connecting portion bottom surface and a first outer lead 104 and the connecting portion 110 of the given, As shown in Figure 1f the semiconductor chip 112 is attached to a chip mounting board (100).

이어서, 와이어 본딩 장비로 이동한 후, 와이어 본딩 공정을 진행함으로써, 도 1f에서 보듯이 반도체 칩(112)의 본딩패드와 제1인너리드(102) 및 제1아우터리드(104)의 상면 간이 도전성 와이어(114)로 연결되는 동시에 반도체 칩(112)의 본딩패드와 제2인너리드(106) 및 제2아우터리드(108)의 상면 간이 도전성 와이어(114)로 연결된다. Then, wire bonding, go to the device, by proceeding a wire-bonding process, the top surface simple conductivity, as shown in Figure 1f semiconductor chip bonding pad and the first inner lead 102 and the first outer lead 104 (112) is connected to the bonding pad and the second inner lead 106 and the second simple conductive wire 114, the upper surface of the outer lead 108 at the same time through to the wire 114, the semiconductor chip 112.

다음으로, 반도체 칩을 비롯한 도전성 와이어, 그리고 각 리드들을 감싸서 보호하기 위한 몰딩 공정이 진행된다. Next, the molding process proceeds to wrap protect the conductive wire, and each lead including a semiconductor chip.

보다 상세하게는, 첨부한 도 1c에서 보는 바와 같이 몰딩 공정을 진행함으로써, 상기 반도체 칩(112) 및 도전성 와이어(114)를 비롯하여, 제1인너리드(102) 및 제1아우터리드(104)의 상면 및 측면, 제2인너리드(106) 및 제2아우터리드(108)의 상면 및 측면, 제1인너리드(102)와 연결바(110) 간의 연결부분 저면에 형성된 하프 에칭부(120) 및 제1아우터리드(104)와 연결바(110) 간의 연결부분 저면에 형성된 하프 에칭부(120)가 몰딩 컴파운드 수지(116)로 감싸여지며 보호되는 상태가 된다. More specifically, by proceeding to the molding process as shown in the attached Fig. 1c, as well as the semiconductor chip 112 and the conductive wire 114, the first inner lead 102 and the first outer lead 104 a top surface and a side surface, a second inner lead 106 and the second outer top surface and side surfaces, the half etching part 120 formed in the connection portion bottom surface between the first inner lead 102 and the connecting bars 110 of the lead 108 and the first it becomes enclosed in the outer lead 104 and the connection bar 110, the half etching part 120 is a resin molding compound 116 is formed on the bottom connecting portions between the state in which the protection is.

이때, 상기 칩 탑재판(100)의 저면, 제1인너리드(102) 및 제1아우터리드(104)의 저면, 제2인너리드(106) 및 제2아우터리드(108)의 저면, 제1인너리드(102)와 제2인너리드(104)를 연결하고 있는 연결바(110)의 저면 등이 몰딩 컴파운드 수지로 감싸여지지 않고 외부로 노출되는 상태가 된다. At this time, the bottom surface of the bottom surface, a first inner lead 102 and the first outer lead 104, a bottom surface, a second inner lead 106 and the second outer lead 108 of the chip mounting board 100, a first the bottom surface including the inner lead 102 and the second inner lead connecting bar 110 that is connected to the 104 is in a state exposed to the outside without being enclosed in a resin molding compound.

따라서, 외부로 노출된 칩 탑재판(100)은 반도체 칩에서 발생된 열을 외부로 방출시키는 역할을 하게 되고, 제1인너리드(102) 및 제1아우터리드(104)의 저면, 그리고 제2인너리드(106) 및 제2아우터리드(108)의 저면은 전자기기의 마더보드 등이 전기적 신호 교환 가능하게 연결되는 단자 부분이 된다. Thus, the chip mounting board 100 is exposed to the outside is to serve to discharge heat generated in the semiconductor chip to the outside, the bottom of the first inner lead 102 and the first outer lead 104, and the second the bottom surface of the inner lead 106 and the second outer lead 108 is the terminal portion of the electronic apparatus such as a mother board connection enables exchange electrical signals.

본 발명에 따르면, 상기한 몰딩 단계후, 연결바(110)에 의하여 일체로 연결된 제1인너리드(102) 및 제1아우터리드(104)들을 독립적인 단자로 분리시키는 싱귤레이션 공정이 진행되는 바, 몰딩 공정후 외부로 노출된 연결바(110)의 저면에 대하여 에칭 공정을 실시함으로써, 도 1d 내지 도 1f에서 보듯이 연결바(110)만이 완전 제거되어 제1인너리드(102)들과 제1아우터리드(104)들이 개개의 단자로 용이하게 분리되어진다. According to the invention, which after the molding step described above, the singulation step of separating the first inner lead 102 and the first outer lead 104 are connected integrally by a connecting bar (110) as an independent terminal progress bar , the molding process by then subjected to an etching process with respect to the bottom surface of the connection bar 110 is exposed to the outside, Fig. 1d to be seen the removal connection bar 110, only full in Figure 1f the first inner lead 102 and the 1, the outer lid 104 is to be easily separated into the individual terminals.

기존에는 몰딩 공정후 제1인너리드(102) 및 제1아우터리드(104)를 독립적인 단자로 만들어주기 위한 에칭 공정을 실시하게 되면, 연결바(110) 부분만이 제거되어야 하는데, 제1인너리드(102)와 연결바(110) 간의 연결 부분 및 제1아우터리드(104)와 연결바(110)간의 연결 부분까지 제거되어, 제1인너리드(102) 및 제1아우터리드(104)의 저면, 즉 단자면의 일부까지 에칭에 의하여 손상되며 제거되는 문제점이 있었다. Conventionally, when the performed etch process intended to make the first inner lead 102 and the first outer lead 104 after the molding process as an independent terminal, a connection bar 110 in part only to be removed, the first inner It is removed with the lead 102 and the connection portion and a first outer lead 104 between the connecting bar 110 to the connection part between the connection bar 110, the first inner lead 102 and the first outer lead 104 the bottom surface, that is damaged by the etching up to part of terminal surface there is a problem in that removal.

이와 달리 본 발명에 따르면, 몰딩 공정후 제1인너리드(102)와 연결바(110) 간의 연결부분인 하프 에칭부(120) 및 제1아우터리드(104)와 연결바(110) 간의 연결부분인 하프 에칭부(120)가 몰딩 컴파운드 수지(116)로 감싸여진 상태가 되고, 동시에 연결바(110)만이 외부로 노출되는 상태가 되므로, 에칭 공정에 의하여 연결바(110)만이 완전 제거될 수 있고, 결국 제1인너리드(102)들과 제1아우터리드(104)들은 에칭시 어떠한 손상없이 개개의 단자로 용이하게 분리될 수 있다. In contrast, according to the present invention, the connecting portion between the molding process and then the first inner lead 102 and the connection bar 110 is connected to part of the half-etching portion 120 and the first outer lead 104 and the connecting bars 110 between the half etching part 120 is the state excitation wrapped in a molding compound resin 116, and at the same time, connecting bar 110, only to be because the state exposed to the outside, only the complete removal connection bar (110) by an etching process and, after the first inner lead 102 and the first outer lead 104 can be easily separated into the individual terminals without any damage during etching.

한편, 본 발명의 다른 실시예로서, 도 2에서 보듯이 리드프레임 제작시 연결바(110)의 상면에도 에칭 공정을 실시하여 연결바(110)의 두께를 미리 줄여줌으로써, 연결바(110)를 제거하는 에칭 공정 시간을 단축시킬 수 있다. On the other hand, for the etching process to perform by giving in advance by reducing the thickness of the connecting bar 110, a connecting bar 110 to an upper surface in FIG. As shown in the second lead frame produced when connecting bar 110 according to another embodiment of the present invention the etching process time can be shortened.

100 : 칩탑재판 102 : 제1인너리드 100: the chip mounting board 102: first inner lead
104 : 제1아우터리드 106 : 제2인너리드 104: first outer lead 106: second inner lead
108 : 제2아우터리드 110 : 연결바 108: second outer lead 110: connection bar
112 : 반도체 칩 114 : 도전성 와이어 112: Semiconductor chip 114: conductive wire
116 : 몰딩 컴파운드 수지 118 : 사이드프레임 116: resin molding compound 118: side frames
120 : 하프 에칭부 120: half-etching portion

Claims (3)

  1. 삭제 delete
  2. 삭제 delete
  3. 반도체 칩이 탑재되는 칩탑재판(100)과, 이 칩탑재판(100)의 사방 위치에 배열되는 연결바(110)와, 연결바(110)의 안쪽면에 일체로 형성되는 제1인너리드(102)와, 연결바(110)의 바깥쪽면에 일체로 형성되는 제1아우터리드(104)와, 제1아우터리드(104)의 바깥쪽에 엇갈림 배열되는 제2인너리드(106) 및 제2아우터리드(108)를 포함하되, 상기 제1인너리드(102)와 연결바(110)의 연결부분 저면 및 제1아우터리드(104)와 연결부(110)의 연결부분 저면에 하프 에칭부(120)가 형성된 리드프레임 제공 단계와; The first inner lead being and with which a semiconductor chip with the chip mounting board 100, the connecting bars 110 are arranged all over the place where the chip mounting board (100), integrally formed on the inner surface of the connection bar (110) 102, connected to a bar 110 on the outside and the first outer lead 104 that is integrally formed in, the second inner leads 106 are arranged staggered on the outside of the outer lead 104 and the second comprising the outer lead 108 and the first inner bottom surface of the connecting portion of the connecting bar 110 and the lead 102 and the half-etching on the lower surface connection portion of the first outer lead 104 and the connecting portion 110, portion (120 ) it is formed with a lead frame providing step;
    상기 칩탑재판(100)에 반도체 칩(112)을 부착하는 단계와; And the step of attaching the semiconductor chip 112 to the chip mounting board 100;
    상기 반도체 칩(112)의 본딩패드와 제1인너리드(102) 및 제1아우터리드(104)의 상면 간을 도전성 와이어(114)로 연결하는 동시에 반도체 칩(112)의 본딩패드와 제2인너리드(106) 및 제2아우터리드(108)의 상면 간을 도전성 와이어(114)로 연결하는 단계와; Bonding pads and the second inner at the same time the semiconductor chip (112) connecting the upper surface between the bonding pad and the first inner lead 102 and the first outer lead 104 of the semiconductor chip 112 with a conductive wire 114 coupling between the upper surface of the lid 106 and the second outer lead 108 to the electrically conductive wire (114) and;
    상기 반도체 칩(112) 및 도전성 와이어(114)를 비롯하여, 제1인너리드(102) 및 제1아우터리드(104)의 상면 및 측면, 제2인너리드(106) 및 제2아우터리드(108)의 상면 및 측면, 제1인너리드(102)와 연결바(110) 간의 연결부분 저면에 형성된 하프 에칭부(120) 및 제1아우터리드(104)와 연결바(110) 간의 연결부분 저면에 형성된 하프 에칭부(120)를 몰딩 컴파운드 수지(116)로 감싸는 몰딩 단계와; As well as the semiconductor chip 112 and the conductive wire 114, the first inner lead 102 and a first upper surface and a side surface, a second inner lead 106 and the second outer lead 108 of the outer lead 104 the upper and side surfaces, first formed on the bottom surface of the connecting portion between the first inner lead 102 and the connection bar 110, the half etching part 120 and the first connection and the outer lead 104 bar (110) formed on the bottom connecting part between the molding step surrounding the half etching part 120 in the resin molding compound (116) and;
    몰딩 단계후, 외부로 노출된 연결바(110)의 저면에 대하여 에칭 공정을 실시하여, 연결바(110)를 완전 제거하는 동시에 제1인너리드(102)들과 제1아우터리드(104)들이 개개의 단자로 분리되는 단계; After the molding step, by performing an etching process with respect to the bottom surface of the connection bar 110 is exposed to the outside, connecting bar 110, the complete elimination at the same time the first inner lead 102 and the first outer lead 104 which are phase is separated into the individual terminals;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법. Method of manufacturing a semiconductor package, comprising a step of including.
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