KR101205440B1 - 무소결 다층 회로 기판용 열전도성 비아 페이스트 및 이를 이용한 방열 비아 형성 방법 - Google Patents

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Abstract

무소결 다층 회로 기판용 열전도성 비아 페이스트 및 이를 이용한 방열 비아 형성 방법이 개시되어 있다. 무소결 다층 회로 기판용 방열 비아 형성 방법은 a) 경성(rigid) 기판을 준비하는 단계; b) 상기 기판 상에 잉크젯 공정을 이용하여 제 1 유전 층을 형성하는 단계; c) 상기 제 1 유전 층에 제 1 비아 홀을 형성하는 단계; d) 상기 비아 홀에 제 1 열 전도성 비아 페이스트를 충진 및 저온 열 경화하여 제 1 방열 비아를 형성하는 단계; e) 상기 제 1 방열 비아가 형성된 기판 상에 전도성 잉크를 사용하는 잉크젯 공정으로 회로 배선을 형성하는 단계; f) 상기 회로 도선이 형성된 기판 상에 제 2 유전 층을 형성하는 단계; g) 상기 제 2 유전 층에 제 2 비아 홀을 형성하고 상기 제 1 열 전도성 비아 페이스트를 충진 및 저온 열 경화하여 제 2 방열 비아를 형성하는 단계; h) 상기 제 2 방열 비아가 형성된 상기 기판의 상부에 보호 층 필름을 부착하는 단계; i) 상기 보호 층 필름에 레이저 드릴링 공정으로 제 3 비아 홀을 형성하는 단계; 및 j) 상기 제 3 비아 홀에 제 2 열전도성 비아 페이스트를 충진하여 제 3 방열 비아를 형성하는 단계를 포함한다.

Description

무소결 다층 회로 기판용 열전도성 비아 페이스트 및 이를 이용한 방열 비아 형성 방법{Thermally Conductive Via Paste For Non-Sintering Ceramic Substrate And Thermally Conductive Via Manufacturing Method Using The Same}
본 발명은 전기전자 분야, 전기전자부품 중에서 무소결 하이브리드 기판의 다층화 공정에 관한 것이며, 특히 무소결 다층 회로 기판용 열전도성 비아 페이스트 및 이를 이용한 방열 비아 형성 방법에 관한 것이다.
공진기나 콘덴서, 코일, 필터 등의 소자가 형성되는 모듈용의 기판으로서 혹은 반도체 소자나 칩 콘덴서, 칩 저항기 등을 탑재하는 기판으로서 세라믹이나 유리-세라믹 등의 무기 절연 재료를 소결해 완성되는 회로 기판이 이용되고 있다. 통상, 회로 기판은 그 상하면에 배선들을 형성됨과 동시에, 상하면에 형성된 배선들은 수직 방향으로 관통하는 비아 홀들을 형성하고, 비아 홀들에 도체를 충전하여 상호 전기적으로 연결되도록 하고 있다. 이러한 회로 기판은, 전자기기의 고밀도화에 수반해 배선 도체의 폭이 대략 수십~수백μm 범위로 좁아지고 있으며, 이에 상응하여 비어 홀의 직경 또한 대략 50~300μm 정도로 작아지고 있다.
이러한 회로 기판의 제조 방법을 예로 들면, 회로 기판의 재료로 유리-세라믹 기판을 사용하는 경우, 우선, 산화규소, 산화알루미늄 등의 유리 분말 및 세라믹 분말로부터 완성되는 원료 분말에 적당한 유기 바인더나 용제를, 필요에 따라서 가소제 등을 첨가하여, 혼합해 슬러리를 만든다. 이 슬러리를 닥터 블레이드법 등을 이용해, 두께가 25~300μm정도의 그린시트를 성형한다. 이 그린 시트를, 후술하는 소성 시에 그린 시트의 각 치수가 수%~수십%정도 수축하는 것을 고려해, 완성품으로서의 회로 기판의 치수보다 큰 치수로 절단 한다. 그린 시트의 소정의 위치에 레이저 법이나 펀칭 법을 이용해, 직경이 50~300μm정도의 비어 홀을 천공 한다. 이 비어 홀에 종래 주지의 스크린 인쇄법을 이용해, 동이나 은, 니켈 등의 금속 분말과 용제, 유기 바인더 등으로부터 완성되는 비아 도체 형성용 도전 페이스트를 충전하고, 이 비아 도체 형성용 도전 페이스트를 건조한다. 그린 시트의 표면 또는 아래쪽 면에, 전술의 비어 홀에 충전한 비아 도체 형성용 도전 페이스트와 접하도록 스크린 인쇄법을 이용해 동이나 은, 니켈 등의 금속 분말과 용제, 유기 바인더 등으로부터 완성되는 패턴 형성용 도전 페이스트를 배선 패턴으로 인쇄해, 그 후 이 패턴 형성용 도전 페이스트를 건조한다. 비아 도체 형성용 도전 페이스트를 충전함과 함께 패턴 형성용 도전 페이스트를 인쇄한 그린 시트를, 혹은 필요에 따라서 상하에 위치하는 비아 도체 형성용 도전 페이스트나 패턴 형성용 도전 페이스트가 접하도록 적층한 그린 시트의 적층체를, 700~1600℃정도의 온도로 수 십 분~수 시간 고온에서 소성하여, 단층인 회로 기판 또는 복수의 그린 시트를 적층해 완성되는 회로 기판을 얻을 수 있다.
그러나 최근 이러한 소성 개념의 전자 기판을 하이브리드 형태, 즉 소성보다는 경화에 의해 기판을 형성하는 연구가 진행되고 있다. 이는 열처리 온도를 최대 400℃ 이하로 낮추는 효과를 가짐과 동시에, 기판 소재나 페이스트 소재에 존재하는 고분자 바인더 성분이 경화가 완료된 후 기판으로부터 제거되지 않고 남는 것이 수반된다. 즉, 남아 있는 고분자 소재의 특성이 회로 기판 소재의 특성과 밀접한 관련을 가지게 된다. 이러한 문제를 해결하기 위하여 수지 소재는 에폭시 또는 시아네이트 수지와 같은 열경화성 수지의 사용이 검토되고 있으며, 유전 층의 형성 방법으로 잉크젯을 이용한 유전 층 제조 기술 개발이 진행되고 있다. 그러나 이러한 유전 층 소재의 기술을 뒷받침하기 위한 요소 기술이 또한 요구되는데, 3차원 회로 구조 및 패키지 방열 비아 구조의 형성을 위한 비아 소재 기술과 유전 층의 최상부를 보호하기 위한 보호 층 소재 기술 등이 같이 이루어지지 못하여 다층화 및 방열 비아 구조 형성 기술이 지연되고 있다.
이에, 본 발명은 상술한 사정을 감안하여 창출된 것으로, 본 발명의 목적은 무소결 세라믹 하이브리드 기판 상에 방열비아 구조를 형성하는데 있어, 200~300℃의 경화온도 범위를 가지면서, 그 수축율이 크지 않고, 외부 열충격에도 강한 비아 페이스트 조성물 및 이를 이용하여 방열 비아를 형성하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위한, 본 발명의 제 1 관점에 따른 무소결 다층 회로 기판용 방열 비아 형성 방법은 a) 경성(rigid) 기판을 준비하는 단계; b) 상기 기판 상에 잉크젯 공정을 이용하여 제 1 유전 층을 형성하는 단계; c) 상기 제 1 유전 층에 제 1 비아 홀을 형성하는 단계; d) 상기 비아 홀에 제 1 열 전도성 비아 페이스트를 충진 및 저온 열 경화하여 제 1 방열 비아를 형성하는 단계; e) 상기 제 1 방열 비아가 형성된 기판 상에 전도성 잉크를 사용하는 잉크젯 공정으로 회로 배선을 형성하는 단계; f) 상기 회로 도선이 형성된 기판 상에 제 2 유전 층을 형성하는 단계; g) 상기 제 2 유전 층에 제 2 비아 홀을 형성하고 상기 제 1 열 전도성 비아 페이스트를 충진 및 저온 열 경화하여 제 2 방열 비아를 형성하는 단계; h) 상기 제 2 방열 비아가 형성된 상기 기판의 상부에 보호 층 필름을 부착하는 단계; i) 상기 보호 층 필름에 레이저 드릴링 공정으로 제 3 비아 홀을 형성하는 단계; 및 j) 상기 제 3 비아 홀에 제 2 열전도성 비아 페이스트를 충진하여 제 3 방열 비아를 형성하는 단계를 포함한다.
바람직하게는, 상기 방법은 k) 상기 기판 및 상기 제 1 유전 층 사이에 위치하도록, 상기 단계 b)를 수행하기 이전에, 상기 기판 상에 전극 층을 형성하는 단계를 더 포함한다.
실시 예에 따라서는, 상기 제 1 유전 층 및 제 2 유전 층은 상호 상이한 유전율을 갖는 것을 특징으로 한다.
실시 예에 따라서는, 상기 제 1 유전 층 및 상기 제 2 유전 층 각각은 세라믹 분말을 용매에 분산하여 제조한 잉크를 잉크젯 장치를 이용하여 상기 기판 상에 도포한 후, 건조하여 고 충진된 세라믹 분말 층을 형성한 다음, 열경화성 수지 용액 잉크를 젯팅(jetting)하여 함침시키고, 이를 대략 200~300도의 저온에서 열경화함으로써, 형성되는 것을 특징으로 한다.
실시 예에 따라서는, 상기 제 1 유전 층 및 상기 제 2 유전 층 각각의 두께는 상기 잉크 젯 공정의 반복 횟 수에 의해 결정되는 것을 특징으로 한다.
실시 예에 따라서는, 상기 제 2 열전도성 비아 페이스트는 저 융점 금속 및 은 분말을 혼합한 필러를 포함하며, 상기 저 융점 금속은 Sn 또는 In을 포함하며, 상기 저 융점 금속과 상기 은 분말의 중량비는 20/80~40/60이며, 상기 필러와 수지의 중량비는 80/20~95/5인 것을 특징으로 한다.
본 발명의 제 2 관점에 따른 열전도성 비아 페이스트는 금속성 분말, 경화제 및 열경화성 수지를 포함하며, 상기 금속성 분말은 대략 마이크로 단위의 마이크로 금속 분말과 100um 이하의 금속 나노 분말을 포함하며, 상기 마이크로 금속 분말과 상기 나노 금속 분말의 혼합 중량비는 8/2 ~ 5/5이며, 상기 금속성 분말과 상기 경화제를 포함한 상기 열경화성 수지의 중량비는 95/5 ~ 80/20인 것을 특징으로 한다.
바람직하게는, 상기 열전도성 비아 페이스트는 다중벽 카본나노튜브를 더 포함하며, 상기 다중벽 카본나노튜브는 상기 에폭시와 경화제의 총 중량에 대해서 2~5 중량비이며, 상기 다중벽 카본나노튜브를 포함하는 상기 금속 분말의 총 중량과 경화제를 포함한 열경화성 수지의 총 중량 사이의 중량비는 95/5 ~ 80/20인 것을 특징으로 한다.
본 발명에 의하면, 무소결 세라믹 하이브리드 기판의 저온 공정에 대응하여, 잉크젯 공정만으로는 비아 구조의 형성 및 충진이 어려운 무소결 기판 상에 3차원의 방열 비아 구조와 최상위 면의 보호 층 구조를 형성할 수 있는 열전도성 비아 소재, 보호층 필름, 그리고 층간 접속 비아의 형성 기술 등을 확보하여, 무소결 기판을 이용한 다층구조의 전자 소자 또는 패키지 모듈의 방열 구조 제작에 기여할 수 있다.
도 1은 본 발명의 실시 예에 따른 무소결 다층 회로 기판용 방열 비아 형성 방법에 따라 방열 비아가 형성된 모듈의 일 예를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 무소결 다층 회로 기판용 방열 비아 형성 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1 및 도 2를 참조하면, 먼저 경성(rigid) 기판(11)을 준비한다(S1).
실시 예에 따라서는, 기판 상부에는 필요시 전극 층(도시하지 않음)을 형성할 수 있으며, 전극의 형성 방법의 예로는 Pt 스퍼터링(sputtering) 또는 전도체 페이스트 인쇄 및 경화 등이 있다(S1-1).
준비된 기판(11) 상에 잉크젯 공정을 이용하여 제 1 유전 층(12)을 형성한다(S2). 예컨대, 먼저 세라믹 분말을 용매에 분산하여 제조한 잉크를 잉크젯 장치(도시하지 않음)를 이용하여 기판 상(11)에 도포한 후 건조하여 고충진된 세라믹 분말 층을 형성한 후, 열경화성 수지 용액 잉크를 젯팅(jetting)하여 함침시키고 이를 200~300도의 저온에서 열경화시킴으로써 세라믹-고분자 하이브리드 층인 상기 제 1 유전 층(12)을 형성할 수 있다.
다음으로 경화된 제 1 유전 층(12)에 레이저 드릴을 이용하여 제 1 비아 홀(13)을 형성하고 여기에 제 1 열전도성 비아 페이스트(14)를 충진한다(S3, S4).
상기 제 1 열전도성 비아 페이스트(14)는 본 발명에 따라 금속성 분말과 열경화성 수지를 이용하여 제조된다. 금속성 분말은 은, 동, 또는 은이 코팅된 동 등이 이용가능하며, 열경화수지로는 에폭시, 페놀 등의 수지를 이용할 수 있다. 상기 전극 층과의 저온 열접합을 위하여 금속성 분말에는 마이크로 단위의 금속 분말과 예컨대, 100um 이하의 금속 나노분말을 포함하는 것이 바람직하며, 금속 나노 분말로는 은 또는 동 나노 입자를 이용할 수 있고, 특히 은 나노 분말을 포함하는 것이 더욱 바람직하다. 마이크로 금속 분말과 나노 금속 분말의 혼합 중량비는 8/2~5/5의 범위 내에 있는 것이 바람직하다. 한편, 금속성 분말의 총 중량과 경화제를 포함한 열경화성 수지의 중량비는 95/5 ~ 80/20의 범위에 있는 것이 바람직하다. 수지의 경화제로는 아민계, 산무수물계, 이미다졸계 등 공지의 경화성분을 이용할 수 있다.
한편, 실시 예에 따라서는 상기 제 1 열전도성 비아 페이스트(14)의 열전도율을 더욱 향상시키기 위하여 카본나노튜브(CNT)를 페이스트 제조에 이용할 수 있다. 먼저 다중벽 카본나노튜브(MWCNT)와 매트릭스 수지와의 효과적인 혼련을 위하여 기능화(functionalization)를 실시한다. 기능화의 방법은 기계적인 방법이나 화학적인 방법으로 공지된 방법을 이용하는 것이 가능하다. 아민기나 카르복실기로 기능화된 MWCNT를 비이클과 먼저 혼합한다. 에폭시와 경화제의 총 중량에 대해서 CNT는 2~5 중량비가 되도록 CNT를 투입하고 3 롤 밀링(roll milling)기를 이용하여 혼련한다. 이후 제조된 혼합물에 금속 분말을 투입하고, 재차 3 롤 밀링하여 상기 제 1 열전도성 비아 페이스트(14)를 제조한다. 금속 분말은 바이모달(bimodal) 및 트리모달(trimodal) 형태의 고충진 가능한 조합이 바람직하다. 열전도성 필러의 총 중량과 경화제를 포함한 열경화성 수지의 중량비는 95/5 ~ 80/20의 범위에 있는 것이 바람직하다. 수지의 경화제로는 아민계, 산무수물계, 이미다졸계 등 공지의 경화 성분을 이용할 수 있다.
상기 제 1 열전도성 비아 페이스(14)를 상기 제 1 비아 홀(13)에 방법으로는 예컨대, 스크린 인쇄법, 디스펜싱법 등이 이용될 수 있으며, 상기 제 1 비아 홀(13) 주변에 페이스트가 번지는 것을 방지하기 위하여 비아 홀 드릴링 시 소정의 커버 필름(도시하지 않음)을 부착하고 드릴링을 실시하는 것도 좋다.
상기 제 1 비아 홀(13)에 제조된 열전도성 페이스트를 충진, 건조한 후 저온 예컨대, 200~300도의 소정의 온도에서 경화를 실시하여 제 1 방열 비아를 형성한다(S5). 페이스트 충진시 상기 커버 필름을 사용한 경우에는 이를 제거하고 경화를 실시한다. 상기 제 1 열전도성 비아 페이스트(14)가 상기 제 1 비아 홀(13)에 충분히 충진되면서 경화가 이루어지도록 열간가압이 가능한 진공 라미네이터 등을 사용할 수도 있다.
상기 제 1 방열 비아가 형성된 기판(11) 상에 전도성 잉크를 이용하여 회로 배선(15)를 잉크젯 기술로 형성한다(S6). 상기 회로 배선(15)의 형성은 예컨대, 스크린 인쇄를 이용하는 것도 가능하지만, 유전층 두께 및 전체 기판의 두께 등을 감안할 때 잉크젯 기술을 이용하는 것이 바람직하다.
상기 회로 배선(15)이 형성된 기판(11) 상에 제 2 유전 층(16)을 제 1 유전 층(12)을 형성한 방법과 동일한 방법으로 형성한다(S7). 상기 제 2 유전 층(16)은 상기 제 1 유전 층(12)과 같은 세라믹 잉크 소재를 사용하여 형성해도 좋고, 유전율이 다른 세라믹 잉크를 사용하는 것도 가능하다. 이러한 방법을 통하여 유전율이 다른 유전층의 형성이 용이하게 이루어질 수 있다.
상기 제 2 유전 층(16)을 경화 후 상기 제 1 유전 층(12)에 제 1 방열 비아를 형성했던 방법과 동일하게 제 2 방열 비아를 형성한다(S8).
실시 예에 따라서는, 상술한 작업을 반복하여 제 3, 제 4, ... 등의 유전 층을 유사한 방법으로 형성하는 것이 가능하다. 한편, 실시 예에 따라서는, 상기 제 1 또는 제 2 유전 층(12 또는 16)의 두께를 잉크젯 회수를 조절함으로써, 상기 제 1 또는 제 2 유전 층(12 또는 16)의 두께를 상이하게 제작하는 것도 가능하다.
이어, 무소결 공정으로 제작되는 방열 패키지 기판(11)의 최상부에는 보호층 필름(18)을 부착한다(S9). 상기 보호 층 필름(18)은 종래의 특허출원번호 2010-0044610에 개시된 조성물을 사용할 수 있다. 접착 방법으로는 예컨대, 롤 라미네이션, 가열 프레싱, 진공 가압프레스 라미네이션 등이 이용될 수 있다.
상기 보호 층 필름(18)을 접착한 후 대략 200도에서 대략 30분 경화시키고 방열을 위한 제 3 비아 홀(19)을 무소결 세라믹 유전 층들(12, 16)에서와 같이, 레이저 드릴링 방법으로 형성한다(S10).
이어, 제 3 비아 홀(19)을 형성한 후, 제 2 열도전성 비아 페이스트(20)를 상기 제 3 비아 홀(19)에 충진한다(S11). 상기 제 2 열도전성 비아 페이스트(20)로는 상기 제 1 및 제 2 유전 층들(12 및 16)에 사용했던 제 1 열전도성 비아 페이스트(14)를 이용할 수 있다. 이와는 달리, 상기 제 1 열전도성 비아 페이스트(14, 17)와 다른 종류의 페이스트를 사용하는 것도 가능하다.
예컨대, 최상부 층에 동 도금(도시하지 않음)을 실행하는 경우에는 이에 대응 가능한 비아 소재가 필요하다. 이러한 제 2 열전도성 비아 페이스트 소재로는 Sn, In 등의 저융점 금속 필러와 Ag 마이크로 입자를 혼용한 페이스트를 사용할 수 있다. 전도도가 심각히 저하하는 것을 막기 위하여 저융점 필러와 은 분말의 함량비는 20/80~40/60의 범위 내에 있는 것이 좋다. Sn, In 등 저융점 금속을 이용함으로써 차후 동 도금시 도금막의 형성을 가능하게 하고, 동시에 하부층의 Ag 도선과의 금속적 접합이 가능하게 된다. 페이스트 중의 총 필러 함량과 수지의 중량비는 80/20~95/5의 범위에 있는 것이 바람직하다.
이어, 상기 제 2 열전도성 비아 페이스트(20)의 충진 후 200~250도 범위의 온도에서 가압 경화를 실행하여 제 3 방열 비아를 완성한다(S12).
이후 최상부 전극(21)을 형성하는데, 잉크젯 기술을 이용하여 Ag, Cu 등으로 회로 배선을 형성할 수 있고, 또한 도금 기술을 이용하여 Cu 배선을 형성하는 것도 가능하다. 잉크젯으로 형성된 배선 상에 금 도금을 실시하는 것도 가능하며, 이와 같이 도금이 필요한 경우 보호층 본딩 필름은 하부 무소결 세라믹 유전층을 도금액으로부터 보호하는 역할을 할 수 있다.
실시 예에 따라서는, 상술한 제 1 내지 제 3 방열 비아 홀 형성은 한번의 드릴링으로도 가능하다. 제 1, 2 유전 층, 내부 회로 배선 및 보호 층 필름을 접합한 후, 레이저 드릴을 이용하여 기판까지 드릴링하여 비아 홀을 형성할 수 있다. 형성된 비아 홀에 상기 열전도성 비아 페이스트들을 충진하고 가압 경화하는 것도 가능하다.
상기와 같은 일련의 프로세스를 통하여 방열 비아 구조가 형성된 무소결 세라믹 기판이 완성된다. 이 기판 상에 IC(22)를 어셈블리함으로써 LED 패키지, 자동차용 방열부품 등 고방열 패키지 모듈을 제작하는 것이 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 게시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이런 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 아래의 청구범위에 의하여 해석되어야하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
11: 기판 12, 16: 유전 층
13, 19: 비아 홀 14, 17, 20: 열전도성 비아 페이스트
15: 회로 배선 18: 보호층 필름
21: 전극 22: IC

Claims (8)

  1. a) 경성(rigid) 기판을 준비하는 단계;
    b) 상기 기판 상에 잉크젯 공정을 이용하여 제 1 유전 층을 형성하는 단계;
    c) 상기 제 1 유전 층에 레이저 드릴링을 이용하여 제 1 비아 홀을 형성하는 단계;
    d) 상기 비아 홀에 제 1 열 전도성 비아 페이스트를 충진 및 저온 열 경화하여 제 1 방열 비아를 형성하는 단계;
    e) 상기 제 1 방열 비아가 형성된 기판 상에 전도성 잉크를 사용하는 잉크젯 공정으로 회로 배선을 형성하는 단계;
    f) 상기 회로 배선이 형성된 기판 상에 제 2 유전 층을 형성하는 단계;
    g) 상기 제 2 유전 층에 레이저 드릴링을 이용하여 제 2 비아 홀을 형성하고 상기 제 1 열 전도성 비아 페이스트를 충진 및 저온 열 경화하여 제 2 방열 비아를 형성하는 단계;
    h) 상기 제 2 방열 비아가 형성된 상기 기판의 상부에 도금가능한 보호 층 필름을 부착하는 단계;
    i) 상기 보호 층 필름에 레이저 드릴링 공정으로 제 3 비아 홀을 형성하는 단계; 및
    j) 상기 제 3 비아 홀에 제 2 열전도성 비아 페이스트를 충진하여 제 3 방열 비아를 형성하는 단계를 포함하는
    무소결 다층 회로 기판용 방열 비아 형성 방법.
  2. 제 1 항에 있어서,
    상기 방법은
    k) 상기 기판 및 상기 제 1 유전 층 사이에 위치하도록, 상기 단계 b)를 수행하기 이전에, 상기 기판 상에 전극 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 무소결 다층 회로 기판용 방열 비아 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 유전 층 및 제 2 유전 층은 상이한 유전율을 갖는 것을 특징으로 하는 무소결 다층 회로 기판용 방열 비아 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 유전 층 및 상기 제 2 유전 층 각각은,
    세라믹 분말을 용매에 분산하여 제조한 잉크를 잉크젯 장치를 이용하여 상기 기판 상에 도포한 후, 건조하여 고 충진된 세라믹 분말 층을 형성한 다음, 열경화성 수지 용액 잉크를 젯팅(jetting)하여 함침시키고, 이를 200~300도의 저온에서 열경화함으로써, 형성되는 것을 특징으로 하는
    무소결 다층 회로 기판용 방열 비아 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 유전 층 및 상기 제 2 유전 층 각각의 두께는
    상기 잉크 젯 공정의 반복 횟 수에 의해 결정되는 것을 특징으로 하는
    무소결 다층 회로 기판용 방열 비아 형성 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 열전도성 비아 페이스트는
    저 융점 금속 및 은 분말을 혼합한 필러를 포함하며,
    상기 저 융점 금속은 Sn 또는 In을 포함하며,
    상기 저 융점 금속과 상기 은 분말의 중량비는 20/80~40/60이며,
    상기 필러와 수지의 중량비는 80/20~95/5인 것을 특징으로 하는
    무소결 다층 회로 기판용 방열 비아 형성 방법.
  7. 삭제
  8. 삭제
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* Cited by examiner, † Cited by third party
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KR101274179B1 (ko) 2011-10-25 2013-06-13 주식회사 파나시아 부동접지구조를 개선한 레이더 레벨측정시스템

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