KR101197951B1 - Ｎ차 임의-위상-시프트 사인파 발진기 구조 및 이를 제조하는 해석적 합성 방법 - Google Patents
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Abstract
n차 전압 및 전류 모드 임의 위상 시프트 발진기 구조들이 n 연산 트랜스컨덕턴스 증폭기들(OTA들) 또는 2세대 전류 제어된 콘베이어들(CCCII들) 및 n 접지된 커패시터들을 이용하여 합성된다. OTA 및 CCCII의 I/O 특성들 및 접지된 커패시터의 리액턴스를 연결(link-up)하여, 합성 단계는 먼저 발진 특성 방정식들에 대한 대수적 해석에 기초하여 쿼드러쳐 발진기 구조를 낳는다. 두 번째로, 쿼드러쳐 특성 대신에, 90˚보다 크거나 작은 바라는 위상차에 의해 서로 각각의 출력 신호를 제어하기 위해서, 두 개의 기본 OTA/CCCII-C 하위 회로들 중의 임의의 것을 선택적으로 중첩하는 것은 사인파 발진기 구조에 대한 임의-위상-시프트 특성으로의 쿼드러쳐의 변환 이익을 입는다. 더욱이, 몇몇 보상 방식이 제시되어 비 이상적 효과들에 기인한 출력 파라미터의 편차를 감소시킨다.
Description
본 발명은 n차 임의-위상-시프트 사인파 발진기 구조(nth-order any-phase-shift sinusoidal oscillator structure)에 관한 것으로, 보다 상세하게는 해석적 합성 방법(analytical synthesis method)을 사용하여 전압 모드 및 전류 모드의 n차 임의-위상-시프트 사인파 발진기 구조를 합성하기 위한 것이다.
쿼드러쳐(quadrature) 또는 다중위상(multiphase) 사인파 발진기들이 특히 최근 몇 년 동안에 아날로그 회로 설계자들에 의해 상당한 정도로 주목받아왔다. 예를 들어, I/Q 국부 발진기(local oscillator; LO) 레퍼런스들의 가용성은 직접 변환 수신기들[1]의 모놀리식 구현에 있어서 핵심적인 것이다. 위상 동기 루프(PLL)는 링형 전압 제어 발진기(ring-type VCO)로부터의 다중위상 클록 신호들을 사용하는 에지-조합(edge-combining) 유형의 분수-N 주파수 합성기/체배기(fractional-N frequency synthesizer/multiplier)로서 동작한다[2-3]. 더욱이, 다중위상 샘플링 클록은 최대 클록 주파수를 감소시키기 위해 고속 샘플러들에게 적용될 수 있다. 이런 모든 사용법들은 전형적으로는 출력들 중에서의 정확한 위상 지연을 요구한다. 따라서, 위상들 간의 위상 에러들은 출력에서 분수값 자극들(fractional spurs)을 일으키고[4]; I/Q 레퍼런스들 간의 위상 부정확성은 이미지 제거 수신기(image-reject receiver)들의 이미지 제거를 제한시킨다[5]. 링 발진기(ring oscillator)들은 다중위상 출력들을 발생시킬 수 있다 [6] 및 [7]. 그러나, 이들은 획득된 위상 정확성이 나빠질수록 요구되는 전력 소모가 더 심각해진다는 것에 결점이 있다. 결합 LC 발진기(coupled LC oscillator)들도 다중위상 출력들을 발생시킬 수 있으나 [8], 성능 절충을 해야만 그럴 수 있다.
최근에, 임의-위상-시프트 사인파 발진기들(이는 쿼드러쳐, 또는 다중위상, 또는 임의-위상-시프트 발진기들로서 이들의 실제적 응용들은 현재 존재하는 것보다 더 다양할 수 있음)을 획득하기 위해서, 분수 미적분 접근법(fractional calculus approach)이 발진기 구조들의 설계에 적용되었는데 [9], 여기서 프랙턴스(fractance) 장치가 설계에 필요하게 된다.
임의-위상-시프트 사인파 발진기 구조들을 획득하기 위해서 분수 미적분 접근법(이는 이하에서 간략히 설명될 것임)이 발진기 구조들의 설계에 적용되었다[10]. 분수 미적분에 대한 리만-리우빌 정의[11]는 다음과 같이 주어진다.
[수학식 D1]
여기서, 0＜α＜1 이다. 수학식 D1에 라플라스 변환을 적용하고 제로의 초기 초건들을 가정하면, 수학식 D1은
[수학식 D2]
를 산출한다.
그러면, 프랙턴스 장치가 설계에 필요하게 된다. 분수 차수의 커패시턴스(fractional-order capacitance)들이 조사되었고, Z=1/Csα를 실현하기 위한 반무한 자체 유사(semi infinite self-similar) RC 트리들 [12-13]을 통해서 제안되었는데, 여기서 α=0.5 또는α＜1이다. 도 1은 1/2 차수 커패시턴스의 회로 구현을 보여준다. 이 무한 시리즈는 이런 커패시턴스의 실제적인 유한 구현에는 불가피한 근사 에러가 존재한다는 것을 말해준다. 또한, 이런 구현을 이루기 위한 많은 수의 커패시터들 및 저항기들은 IC 칩 상에서 매우 큰 영역을 차지하게 된다. 제시된 분수 차수의 커패시턴스는 단순 2 단자 장치가 아니기 때문에, 분수 차수 커패시턴스들에 대한 연구는 한계가 있는 채로 남아 있고, 실제 프랙턴스 장치의 부재로 인해 특별한 경우의 회로들에 대한 시뮬레이션에만 대부분 국한되고 있다.
3개의 프랙턴스 장치가 α,β,γ의 순서로 존재하는 선형 시스템이 이하와 같이 주어진다면[10],
[수학식 D3]
상기 시스템은, 이하의 수학식 4를 만족시키는 ω값이 존재한다면, 사인파 발진들을 지속한다.
[수학식 D4]
그리고 그 상대(counterpart) 방정식은 수학식 D4의 모든 cos(ㆍ) 항마다 sin(ㆍ) 항으로 대체하고 마지막 
항을 제거함으로써 획득된다. 여기서,
는 3×3 행렬의 행렬식인데, 
=a22a33-a23a32,
=a11a33-a13a31, 및 
=a11a22-a12a21이다. 만일 α=β=γ이라면,
[수학식 D5]
가 된다.
여기서,
=
+
+
이고,tr(A)=a11+a22+a33 이다. 임의의 위상 시프트들을 갖는 사인파 발진기들을 실현하기 위해 분수 미적분 개념을 사용하는 설계 절차 및 실제적 예들이 [10]에 보여졌다. (i) 전체 설계 절차는 수학식 D4와 수학식 D5와 같은 복잡한 수학적 연산 세트를 수반하고, 또한 (ii) 분수 차수 커패시터가 저항기들과 커패시터들의 무한 시리즈(예를 들어 도 1에 도시됨)에 의해 구축되기 때문에, 임의-위상-시프트-사인파 발진기 설계에 분수 미적분을 적용하는 것은 설계자들이 따라하기에 매우 어렵고 집적 회로로 실제적으로 구현하는 것도 어렵다. 따라서, (따라하기에 쉬운) 단순한 방법론을 사용하며 또한 (IC 칩 상에서 제조하기에 쉬운) 실제적 구성요소들을 사용하는 임의-위상-시프트 사인파 발진기 구조를 합성해 내는 것이 의미 있는 연구과제가 되었다. n차 임의-위상-시프트 사인파 발진기 구조를 실현하기 위한 새로운 아이디어(이전의 것은 n차 쿼드러쳐 발진기 구조를 실현할 수 없었고 2차 쿼드러쳐 발진기만을 실현할 수 있었다는 점을 주의하라)가 이하에서 간략히 설명된다.
문헌들에서, 몇몇 다른 종류의 2차 쿼드러쳐(quadrature) 사인파 발진기들이 공개되었다[14-27]. 가장 단순화된 단일 CFOA(current-feedback-operational-amplifier) 기반 (또는 단일 FDCCII(fully-differential-current-conveyor) 기반) 2차 쿼드러쳐 발진기들[16](또는 [17])로서, 하나의 연산 증폭기와 캐스케이드된 하나의 플러스 타입 2세대 전류 콘베이어에 의해 구축된 하나의 대형 능동 소자 CFOA(또는 두 개의 능동 소자의 크기와 동등한, 36 트랜지스터들로 구성된 FDCCII)에 더해서, 두 개의 부유(floating)/접지된 커피시터 및 세 개의 부유/접지된 저항기를 사용하는 2차 쿼드러쳐 발진기들이 제시되었다. 가장 단순화된 2세대/1세대 전류 콘베이어 기반 쿼드러쳐 발진기는, 하나 더 있는 접지된 저항기 또는 부유 저항기에 의해 대체된 접지된 저항기를 채택한 것[19]과는 달리 두 개의 접지된 커패시터, 및 세 개의 접지된 저항기를 사용하는 것으로 제안되었다[18]. 문헌에서, 가장 단순화된 OTA 기반 2차 쿼드러쳐 발진기는 특성 방정식 a2s2+(a1-b1)s+a0=0 를 가지며, 단지 세 개의 단일 입력(single-ended-input) OTA와 두 개의 접지된 커패시터([22]의 도5b 참조)를 사용하여 설계되었다. 상기 2차 쿼드러쳐 발진기는 발진 조건과 발진 주파수 모두를 수반한다는 것을 주의하라. 그러나, 가장 단순한 2차 OTA-C(Operational Transconductance Amplifier-Capacitor) 발진기 구조는 두 개의 적분기, 즉, 두 개의 단일 입력 OTA와 두 개의 접지된 커패시터만을 사용하는데, 이는 발진 조건 [26,27] 없이 특성 방정식 a2s2+a0=0 을 구현한다. 가장 단순한 이상적 발진기들[26,27]은 최소 개수의 능동 및 수동 소자들을 향유하나, 이 가장 단순한 이상적인 것도 (i) 발진 조건에 대한 순응이 없는 것으로 인해 그 발진을 절대적으로 확보할 수 없고(그래서 두 개의 추가 OTA가 확보를 위해 필요함[26,27]), (ii) 그 쿼드러쳐 특성을 본 명세서에서 제안되는 접근법을 사용한 임의-위상-시프트의 이점까지 얻도록 확대시키는 데에 사용될 수 없다. 따라서, 단지 "두 개"(세 개가 아님)의 OTA 및 두 개의 접지된 커패시터만을 이용하여 특성 방정식 a2s2+(a1-b1)s+a0=0 을 갖는 2차 쿼드러쳐 사인파 발진기를 합성해내는 것은 또 다른 가치있는 연구 주제이다.
반면에, 만일 발진기로부터 동시에 세 개의 전압 출력 발진 신호들을 갖기를 바란다면, 전압 모드 3차 사인파 발진기가 좋은 선택이 될 수 있다.
3차 사인파 발진기들의 특성 방정식은 [28-30]에 의해 주어진다.
[수학식 D6]
여기서, 
일 때,
[수학식 D7]
[수학식 D8]
이다.
그러면, 발진 각 주파수(FO)는 이하와 같이 된다.
[수학식 D9]
발진 조건(CO)은 이하와 같이 된다.
[수학식 D10]
모든 네 개의 계수, a3, a2, a1, 및 a0가 동일한 부호가 될 필요가 있는데, 즉, 모두 플러스이든지 또는 모두 마이너스이든지 해야 한다.
본 발명의 개시에 관련되는 참조 문헌들의 내용들은 참조에 의해 본 개시에 통합되는데, 이런 참조 문헌들로는 이하의 것들이 있다.
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3차 사인파 발진기들에 대한 수학식 D6에 도시된 상기 특성 방정식은 이하와 같이 n차의 경우로 확장될 수 있다.
[수학식 D11]
방정식의 좌측에 있는 실수부와 허수부에 대해 모두 제로가 될 것을 요구하는 것은 n차 사인파 발진기의 CO 및 FO 모두를 제공하는 것임이 명백하다.
최근에, 많은 전압 모드 및/또는 전류 모드의 2차 또는 3차 쿼드러쳐 발진기들이 제안되었다[28-42]. 그러나, 이들 중 어느 것도 두 개의 노드 전압으로 또는 90˚의 위상차를 갖는 전류를 통해서 쿼드러쳐 사인파 발진기를 합성해 내는 방식을 제시하지 못했다. 쿼드러쳐 특성을 갖는 가장 단순한 토폴로지는 단일 입력 OTA일 수 있는데, 이는 접지된 트랜스컨덕턴스(transconductance) gm, 및 접지된 커패시터 C로서 행위하여 두 개의 노드 전압인 V1 및 V2가 이하의 관계식을 갖게 된다.
[수학식 D12]
V1 및 V2의 위상 각들이 각각 180˚ 및 90˚일 때 V2는 90˚만큼 V1보다 지연된다는 점이 명백하다. 더욱이, 상기 위상차 90˚는 이하의 두 개의 단순 접근법 중의 하나를 사용하면 감축될 수 있다.
[수학식 D13]
[수학식 D14]
수학식 D13에서, C1은 V1의 위상각이 C1을 통해 감분(decrement)되도록 -gm 과 병렬을 이루는 자리에 더해진다. 수학식 D14에서, -g2 는 V2의 위상각이 -g2 를 통해 증분(increment)되도록 sC와 병렬을 이루는 자리에 더해진다. 상기 두 종류의 접근법 모두는 V2가 90˚보다 작은 각도(예로 60˚)만큼 V1보다 지연되는 결과를 낳는다. (커패시터의 칩 면적이 트랜스컨덕턴스, 즉 OTA의 것보다 훨씬 크고, 집적 회로로 제조된 커패시터의 커패시턴스의 정확도를 보장하는 것이 어렵기 때문에) 집적 회로에서 소수의 커패시터를 사용하기를 바란다면, 수학식 D14의 접근 방식이 수학식 D13의 접근 방식보다 더 나을 것이다.
대조적으로, 수학식 D12의 위상차 90˚가 이하의 두 개의 단순 접근법 중의 하나를 사용하여 증가될 수 있다.
[수학식 D15]
[수학식 D16]
수학식 D15에서, -sC1은 V1의 위상각이 -sC1을 통해서 증분되도록 -gm과 병렬을 이루는 자리에 더해진다. 수학식 D16에서, g2는 V2의 위상각이 g2를 통해서 감분되도록 sC와 병렬을 이루는 자리에 더해진다. 상기 두 개의 접근법 모두는 V2가 90˚보다 더 큰 각도(예로 120˚이나, 180˚보다는 작은 각도)만큼 V1보다 지연되는 결과를 낳는다. 만일 집적 회로에서 더 적은 커패시터를 쓰기를 바란다면, 수학식 D16의 접근 방식이 수학식 D15의 접근 방식보다 나을 것이다.
따라서, n차 임의-위상-시프트 사인파 발진기 구조를 합성하기를 바란다면, 관계식들인 수학식 D11, 수학식 D12, 수학식 D14 및 수학식 D16을 동시에 합성하는 방법이 본 발명의 주제이다.
최근에 해석적 합성 방법들[20-25]이 OTA-C 필터들을 설계함에 있어서 다음의 세 가지 중요 기준을 동시적으로 성취하는 데에 매우 효율적인 것으로 판명되었다.
ㆍ접지된 커패시터들이 등가 션트 용량적 기생 효과들을 흡수하기 때문에 접지된 커패시터들을 회로들이 사용할 것.
ㆍ이중 입력 OTA들과 연관된 유한 입력 기생 커패시턴스들로 인한 피드 쓰루(feed-through) 효과들을 극복하기 위해서 회로들이 단일 입력 OTA들만을 채택할 것.
ㆍ전체 기생 효과들, 전력 소모, 칩 영역들 및 잡음을 감소시키기 위해서 주어지 주문에 대해 능동 및 수동 소자들의 최소 수를 회로들이 가질 것.
어떠한 해석적 합성 방법도 발진기 구조들의 설계에 적용되지 않았다. 정밀한 분수 미적분 접근법을 사용하고 분수 차수 커패시터들을 채택한, 두 개 또는 세 개의 프랙턴스 장치를 갖는 임의-위상-시프트 사인파 발진기 구조가 아주 최근에 제안되었지만[10], n차 임의-위상-시프트 사인파 발진기 구조들 중의 어느 것도 제안되지 않았다. 최소 개수의 능동 및 수동 소자들을 갖는 전압 및 전류 모드의 n차 쿼드러쳐 발진기 구조가, (i) n차 발진기 구조의 특성 방정식 및 (ii) 두 개의 노드 전압들의 쿼드러쳐 관계에 대한 새로운 해석적 합성 방법을 적용하여 단일 입력 OTA들(single-ended-input operational transconductance amplifiers) 및 접지된 커패시터들을 사용하여 본 발명에서 처음으로 합성(synthesize)되었다.
90˚보다 작거나 더 큰 위상 시프트를 갖는 노드 전압들을 구비한 합성된 하
위 회로(sub-circuit)들을 쿼드러쳐 발진기 구조에 중첩하면, 전압 모드와 전류 모드의 n차 임의-위상-시프트 OTA-C 사인파 발진기 구조가 획득된다.
IC 칩 상에서의 기생 커패시턴스들과 컨덕턴스들 및 OTA의 비이상적(non-ideal) 트랜스컨덕턴스 함수 G(s)는 출력 사인파 신호들에게 편차를 부여한다. 보상 방식들이 제시되어, 발진 주파수, THD들(total harmonic distortions), 및 위상 시프트들이 위상 시프트들 90˚, 120˚, 60˚를 갖는 4차 케이스에 대해서 1% 보다 낮은 에러들을 갖도록 그 정확도들을 개선시킨다. 0.35㎛ 공정을 갖는 H-Spice 시뮬레이션이 주어져서 시범 결과들을 보여주었다.
해석적 합성 방법은 전압 모드 및 전류 모드의 n차 임의-위상-시프트 사인파 발진기 구조의 합성에 대해 사용될 수 있다. 복잡한 n차 전달 함수(이는 특성 함수(수학식 D11) 및 위상 시프트 90˚를 갖는 쿼드러쳐 관계(수학식 D12)의 둘 모두에 관련됨)를 단순 방정식들의 세트로 분해하기 위해 일련의 혁신적 대수 처리를 사용하는 것이 II부에 제시된다. 이 구현은 모든 단일 입력 OTA들 및 모든 접지된 커패시터들 및 최소 수의 능동 및 수동 소자들을 사용한다. 두 개의 추가 요구 조건들인 수학식 D14 및 수학식 D16과 이들의 등가물인 OTA-C 회로들이 이후 상기 n차 쿼드러쳐 사인파 발진기 구조에 중첩되어 n차 "임의-위상-시프트" 사인파 발진기 구조를 구축하게 된다.
n차 임의-시프트-사인파 발진기 구조를 합성하기 위한 새로운 방법론은 이전의 것[10]에서보다 그 도출 과정이 훨씬 단순하여 당업자들이 따라하기에 쉽다. 더욱이, 새로운 합성 방법에서 사용되는, 요소들, 단일 입력 OTA들 및 접지된 커패시터들은, [10]에서 채택된 제조하기에 어려운 분수 차수의 커패시터들과는 달리, 집적 회로로 쉽게 제조된다. (i) 두 개의 90˚ 위상 시프트를 갖는 3차 발진기, (ii) 두 개의 120˚위상 시프트를 갖는 3차 발진기, (iii) 두 개의 60˚ 위상 시프트를 갖는 3차 발진기, (iv) 세 개의 90˚위상 시프트를 갖는 4차 발진기, (v)위상 시프트들, 90˚, 120˚, 60˚를 갖는 4차 발진기의 5개의 예가 주어져서 새로운 n차 임의-위상-시프트 OTA-C 사인파 발진기 구조들을 보여준다. 0.35㎛ 공정을 갖는 H-Spice 시뮬레이션이 주어져서 시범 결과들을 보여주었다. (i) 발진 주파수,(ii) 위상 시프트, (iii) THD 관점에서 볼 때, 시뮬레이션 결과들은 이론과 일치한다.
그럼에도, OTA의 비이상적(실제적) 트랜스컨덕턴스는 실수값이 아니며, 주파수 의존 함수로서, gm/(1+s/ω0)에 동등하며 gm(1-sT)로 근사되는 G(s)로 표시된다[49]. IC 칩 상의 불가피한 기생 커패시턴스 및 컨덕턴스가 또한 수학식 D12, D14, D16 에 삽입되어야 한다. 그러면, 수학식 D12, D14, D16은 이하와 같이 된다.
[수학식 D17]
[수학식 D18]
[수학식 D19]
앞서 언급한 이런 비이상적 인자들은 출력 신호들이 이론과는 달라지도록 편차를 갖게 한다. 위상 시프트들과 발진 주파수의 편차들을 감소시키기 위한 보상 방식들이 제시되고 검증된다. 세 개의 위상 시프트들인, 90˚, 120˚, 60˚를 갖는 4차 경우에 대해서, 위상 시프트들에 관계된 보상 스킴들을 수행한 후에, 1% 에러 내의 매우 정밀한 위상 시프트들을 향유할 뿐만이 아니라, 어떤 커패시턴스들도 변경시키지 않고서, THD들도 동시에 표준값인 1% 보다 훨씬 작은 값들로 개선되었고, 발진 주파수도 단지 0.36% 에러를 갖도록 개선되었다.
본 발명의 다른 목적, 특징들 및 이점들은 양호하지만 제한적인 의미는 아닌 실시예에 대한 이하의 상세한 설명으로부터 명백해질 것이다. 본 설명은 이하의 첨부 도면들을 참조하여 이뤄진다.
도 1은 1/2 차 커패시턴스의 회로 구현도.
도 2는 수학식 6에 따라 구현된 OTA-C 하위 회로의 회로도.
도 3은 V1의 위상이 V2의 위상보다 90˚앞선 2차 OTA-C 쿼드러쳐 발진기구조의 회로도.
도 4는 V1의 위상이 V2의 위상보다 90˚지연된 2차 OTA-C 쿼드러쳐 발진기 구조의 회로도.
도 4a는 전압 모드와 전류 모드 OTA-C 쿼드러쳐 발진기 구조(n은 홀수)의 회로도.
도 4b는 5차 OTA-C 쿼드러쳐 발진기 구조의 회로도.
도 5는 도 4의 출력 신호들의 쿼드러쳐 위상 시퀀스를 도시한 도면.
도 6은 완전 차동 OTA-접지된 C 쿼드러쳐 발진기 구조(n은 홀수)의 회로도.
도 7은 전압 모드 및 전류 모드 OTA-C 쿼드러쳐 발진기 구조(n은 짝수)의 회로도.
도 8은 4차 OTA-C 쿼드러쳐 발진기 구조의 회로도.
도 9는 도 8의 출력 신호들의 쿼드러쳐 위상 시퀀스를 보여주는 도면.
도 10은 완전 차동 OTA-접지된 C 쿼드러쳐 발진기 구조(n은 짝수)의 회로도.
도 11은 수학식 13의 Vn -j+1 및 Vn -j 간의 위상차를 도시한 도면.
도 12는 접지된 커패시터와 병렬 접속된 포지티브 컨덕터의 OTA-C 하위 회로의 회로도.
도 13은 90˚보다 크고 180˚보다 작은 위상 시프트를 갖는 홀수 n차 OTA-C 발진기 구조의 회로도.
도 14는 90˚보다 크고 180˚보다 작은 위상 시프트를 갖는 짝수 n차 OTA-C발진기 구조의 회로도.
도 14a는 C1=C2=C3=C 및
일 때 전압 모드 3 위상 및 전류 모드 6 위상 OTA-C 발진기 구조를 보여주는 도면.
도 15는 출력 신호들의 위상각들을 보여주는 도면.
도 16은 90˚보다 크고 180˚보다 작은 위상 시프트를 갖는 도 4로부터 설계된 2차 OTA-C 발진기를 보여주는 도면.
도 17은 수학식 18의 Vn -j+1 및 Vn -j 간의 위상차를 보여주는 도면.
도 17a는 90˚보다 크고 180˚보다 작은 위상 시프트를 갖는 도3으로부터 설계된 2차 OTA-C 발진기를 보여주는 도면.
도 18은 접지된 커패시터와 병렬 접속된 네거티브 컨덕터의 OTA-C 하위 회로의 회로도.
도 19는 90˚보다 작은 위상 시프트를 갖는 홀수 n차 OTA-C 발진기 구조의 회로도.
도 20은 90˚보다 작은 위상 시프트를 갖는 짝수 n차 OTA-C 발진기 구조의 회로도.
도 20a는 90˚보다 작은 위상 시프트를 갖는 도 4로부터 설계된 2차 OTA-C 발진기를 보여주는 도면.
도 21은 두 개의 60˚위상 시프트를 갖는 전류 모드 6위상 OTA-C 발진기 구조의 회로도.
도 22는 도 21의 출력 신호들의 위상각들의 회로도.
도 23은 4차 3개의 다른 위상 시프트를 갖는 OTA-C 발진기 구조의 회로도.
도 23a는 90˚보다 작은 위상 시프트를 갖는 도 3으로부터 설계된 2차 OTA-C 발진기를 보여주는 도면.
도 24는 도 23의 출력 신호들의 위상각들을 보여주는 도면.
도 25는 수학식 24의 분자의 위상각을 보여주는 도면.
도 26은 수학식 24의 분모의 위상각을 보여주는 도면.
도 27은 보상 전후의 수학식 24의 분모의 위상각을 보여주는 도면.
도 28은 수학식 25의 분모의 위상각들을 보여주는 도면.
도 29는 보상 전후의 수학식 25의 분모의 위상각을 보여주는 도면.
도 30은 수학식 26의 분모의 위상각을 보여주는 도면.
도 31은 보상 전후의 수학식 26의 분모의 위상각을 보여주는 도면.
도 31a는 수학식 (b1)의 분자의 위상각을 보여주는 도면.
도 31b는 보상 전후의 수학식 (b1)의 분모의 위상 변화를 보여주는 도면.
도 31c는 보상 전후의 수학식 (b16)의 분모의 위상 변화를 보여주는 도면.
도 31d는 보상 전후의 수학식 (b17)의 분모의 위상 변화를 보여주는 도면.
도 32는 케이스 1에 대한 V1, V2, V3의 발진 파형들을 보여주는 도면.
도 33은 케이스 1에 대한 V1, V2, V3의 주파수 스펙트럼들을 보여주는 도면.
도 34는 케이스 2에 대한 V1, V2, V3의 발진 파형들을 보여주는 도면.
도 35는 케이스 2에 대한 V1, V2, V3에 대한 주파수 스펙트럼들을 보여주는 도면.
도 36은 케이스 3에 대한 V1, V2, V3의 발진 파형들을 보여주는 도면.
도 37은 케이스 3에 대한 V1, V2, V3의 주파수 스펙트럼들을 보여주는 도면.
도 38은 케이스 4에 대한 V1, V2, V3의 발진 파형들을 보여주는 도면.
도 39는 케이스 4에 대한 V1, V2, V3의 주파스 스펙트럼들을 보여주는 도면.
도 40은 케이스 5에 대한 V1, V2, V3, V4의 발진 파형들을 보여주는 도면.
도 41은 보상 전의 케이스 5에 대한 V1, V2, V3, V4의 발진 파형들을 보여주는 도면.
도 42는 보상 후의 케이스 5에 대한 V1, V2, V3, V4의 발진 파형들을 보여주는 도면.
도 43은 보상 후의 케이스 5에 대한 V1, V2, V3, V4의 주파수 스펙트럼들을 보여주는 도면.
도 44는 단일 입력 OTA 및 단일 입력 CCCII 간의 등가성을 보여주는 도면.
도 45는 단일 입력 OTA 및 단일 입력 CCCII 간의 변환 I을 보여주는 도면.
도 46은 차동 입력 OTA와 두 개의 단일 입력 CCCII들 간의 변환 II를 보여주는 도면.
도 1은 1/2 차 커패시턴스의 회로 구현도.
도 2는 수학식 6에 따라 구현된 OTA-C 하위 회로의 회로도.
도 3은 V1의 위상이 V2의 위상보다 90˚앞선 2차 OTA-C 쿼드러쳐 발진기구조의 회로도.
도 4는 V1의 위상이 V2의 위상보다 90˚지연된 2차 OTA-C 쿼드러쳐 발진기 구조의 회로도.
도 4a는 전압 모드와 전류 모드 OTA-C 쿼드러쳐 발진기 구조(n은 홀수)의 회로도.
도 4b는 5차 OTA-C 쿼드러쳐 발진기 구조의 회로도.
도 5는 도 4의 출력 신호들의 쿼드러쳐 위상 시퀀스를 도시한 도면.
도 6은 완전 차동 OTA-접지된 C 쿼드러쳐 발진기 구조(n은 홀수)의 회로도.
도 7은 전압 모드 및 전류 모드 OTA-C 쿼드러쳐 발진기 구조(n은 짝수)의 회로도.
도 8은 4차 OTA-C 쿼드러쳐 발진기 구조의 회로도.
도 9는 도 8의 출력 신호들의 쿼드러쳐 위상 시퀀스를 보여주는 도면.
도 10은 완전 차동 OTA-접지된 C 쿼드러쳐 발진기 구조(n은 짝수)의 회로도.
도 11은 수학식 13의 Vn -j+1 및 Vn -j 간의 위상차를 도시한 도면.
도 12는 접지된 커패시터와 병렬 접속된 포지티브 컨덕터의 OTA-C 하위 회로의 회로도.
도 13은 90˚보다 크고 180˚보다 작은 위상 시프트를 갖는 홀수 n차 OTA-C 발진기 구조의 회로도.
도 14는 90˚보다 크고 180˚보다 작은 위상 시프트를 갖는 짝수 n차 OTA-C발진기 구조의 회로도.
도 14a는 C1=C2=C3=C 및
도 15는 출력 신호들의 위상각들을 보여주는 도면.
도 16은 90˚보다 크고 180˚보다 작은 위상 시프트를 갖는 도 4로부터 설계된 2차 OTA-C 발진기를 보여주는 도면.
도 17은 수학식 18의 Vn -j+1 및 Vn -j 간의 위상차를 보여주는 도면.
도 17a는 90˚보다 크고 180˚보다 작은 위상 시프트를 갖는 도3으로부터 설계된 2차 OTA-C 발진기를 보여주는 도면.
도 18은 접지된 커패시터와 병렬 접속된 네거티브 컨덕터의 OTA-C 하위 회로의 회로도.
도 19는 90˚보다 작은 위상 시프트를 갖는 홀수 n차 OTA-C 발진기 구조의 회로도.
도 20은 90˚보다 작은 위상 시프트를 갖는 짝수 n차 OTA-C 발진기 구조의 회로도.
도 20a는 90˚보다 작은 위상 시프트를 갖는 도 4로부터 설계된 2차 OTA-C 발진기를 보여주는 도면.
도 21은 두 개의 60˚위상 시프트를 갖는 전류 모드 6위상 OTA-C 발진기 구조의 회로도.
도 22는 도 21의 출력 신호들의 위상각들의 회로도.
도 23은 4차 3개의 다른 위상 시프트를 갖는 OTA-C 발진기 구조의 회로도.
도 23a는 90˚보다 작은 위상 시프트를 갖는 도 3으로부터 설계된 2차 OTA-C 발진기를 보여주는 도면.
도 24는 도 23의 출력 신호들의 위상각들을 보여주는 도면.
도 25는 수학식 24의 분자의 위상각을 보여주는 도면.
도 26은 수학식 24의 분모의 위상각을 보여주는 도면.
도 27은 보상 전후의 수학식 24의 분모의 위상각을 보여주는 도면.
도 28은 수학식 25의 분모의 위상각들을 보여주는 도면.
도 29는 보상 전후의 수학식 25의 분모의 위상각을 보여주는 도면.
도 30은 수학식 26의 분모의 위상각을 보여주는 도면.
도 31은 보상 전후의 수학식 26의 분모의 위상각을 보여주는 도면.
도 31a는 수학식 (b1)의 분자의 위상각을 보여주는 도면.
도 31b는 보상 전후의 수학식 (b1)의 분모의 위상 변화를 보여주는 도면.
도 31c는 보상 전후의 수학식 (b16)의 분모의 위상 변화를 보여주는 도면.
도 31d는 보상 전후의 수학식 (b17)의 분모의 위상 변화를 보여주는 도면.
도 32는 케이스 1에 대한 V1, V2, V3의 발진 파형들을 보여주는 도면.
도 33은 케이스 1에 대한 V1, V2, V3의 주파수 스펙트럼들을 보여주는 도면.
도 34는 케이스 2에 대한 V1, V2, V3의 발진 파형들을 보여주는 도면.
도 35는 케이스 2에 대한 V1, V2, V3에 대한 주파수 스펙트럼들을 보여주는 도면.
도 36은 케이스 3에 대한 V1, V2, V3의 발진 파형들을 보여주는 도면.
도 37은 케이스 3에 대한 V1, V2, V3의 주파수 스펙트럼들을 보여주는 도면.
도 38은 케이스 4에 대한 V1, V2, V3의 발진 파형들을 보여주는 도면.
도 39는 케이스 4에 대한 V1, V2, V3의 주파스 스펙트럼들을 보여주는 도면.
도 40은 케이스 5에 대한 V1, V2, V3, V4의 발진 파형들을 보여주는 도면.
도 41은 보상 전의 케이스 5에 대한 V1, V2, V3, V4의 발진 파형들을 보여주는 도면.
도 42는 보상 후의 케이스 5에 대한 V1, V2, V3, V4의 발진 파형들을 보여주는 도면.
도 43은 보상 후의 케이스 5에 대한 V1, V2, V3, V4의 주파수 스펙트럼들을 보여주는 도면.
도 44는 단일 입력 OTA 및 단일 입력 CCCII 간의 등가성을 보여주는 도면.
도 45는 단일 입력 OTA 및 단일 입력 CCCII 간의 변환 I을 보여주는 도면.
도 46은 차동 입력 OTA와 두 개의 단일 입력 CCCII들 간의 변환 II를 보여주는 도면.
1. 2차
쿼드러쳐
발진기 구조
해석적 합성 방법(analytical synthesis method; ASM)들이 OTA-C 필터들[49]의 설계를 위한 세 개의 중요 기준을 동시에 만족시키는 데에 매우 효과적이라는 점이 보여졌다[43-47]. 이는 복잡한 전달 함수를 단순하고 편리한 방정식들의 세트로 분해하기 위해 일련의 대수 연산을 적용한다. 최종 회로 구조는 이후 상기 단순 방정식들로부터 실현된 그런 하위 회로들을 중첩(superpose)함으로써 구축된다. 몇몇 다른 종류의 분해들은 독특한 종류의 필터 구조들을 이끌어낸다[43-47]. 그러나, 이전의 해석적 합성 방법들 중 어느 것도 사인파 발진기를 합성해 내는 데에 사용되지 않았다. 이 부분에서는, 2차 쿼드러쳐 (90˚위상 시프트) 발진기 구조들의 생성에 초점을 맞춘다. 2차 사인파 발진기의 특성 방정식은 이하와 같다.
[수학식 a1]
여기서, 발진 조건(CO)은
[수학식 a2]
이며, 발진의 각 주파수(FO)는
[수학식 a3]
이다. 이것에 더하여, 만일 발진기가 쿼드러쳐이면, 발진기에서의 두 개의 노드 전압 V1과 V2 간의 위상 관계는
[수학식 a4]
인데, (a4)에서 부호가 + 이면 V1은 V2보다 90˚만큼 지연되고, (a4)에서 부호가 - 이면 V1은 V2보다 90˚만큼 앞선다. OTA들과 접지된 커패시터들에 의해 수학식 (a1)을 합성하기 위한 새로운 해석적 합성 방법(ASM)은 이하에 기술된다.
수학식 (a1)의 양쪽 항을 각각 노드 전압 V1과 a2로 곱하고 나누면, 이하와같이 된다.
[수학식 a5]
수학식 (a5)를 구현하기 위한 트랜스컨덕턴스들 또는 OTA들의 최소 개수는 세 개의 다른 계수, a1/a2, b1/a2 , 및 a0/a2를 합성하는 데에 세 개이며, 커패시턴스들의 최소 개수는 s2를 구현하는 데에 두 개임을 유의하라. 그러나, 수학식 (a5)의 더 단순한 구현이 존재한다. 만일 a0/a2 가 두 개의 원소 (a1/a2) 및 (b1/a2)의 곱으로서 배열된다면, 두 개의 OTA의 두 개(세 개가 아님)의 다른 트랜스컨덕턴스들, 즉 (a1/a2) 및 (b1/a2)만이 쿼드러쳐 발진기의 설계를 위해 필요하다. 결과적으로, 수학식 (a5)는
[수학식 a6]
와 같이 다시 쓰일 수 있다.
s로 (a6)의 양쪽 항을 나누면, 수학식 (a6)는
[수학식 a7]
이 된다.
[수학식 a8]
라고 하거나 또는,
[수학식 a9]
라고 하면, 수학식 (a7)은,
[수학식 a10]
또는,
[수학식 a11]
이 된다.
수학식 (a8) 및 수학식 (a10)(또는 수학식 (a9) 및 수학식 (a11))을 구현하기 위한 OTA-C 하위 회로들의 조합이 도3(또는 도4)에 도시되었다. 두 개의 OTA와 두 개의 접지된 커패시터만이 본 설계에 사용된다. n차 임의-페이즈-시프트 사인파 발진기 구조(2차 및 쿼드러쳐 위상 시프트 포함)는 제1 접지 커패시터(4), 제2 접지 커패시터(3), 제1 연산 트랜스컨덕턴스(operational transconductance) 증폭기(1) 및 제2 연산 트랜스컨덕턴스 증폭기(2)를 포함한다. 제2 연산 트랜스컨덕턴스 증폭기(2)의 비반전 출력(10)이, 제1 접지 커패시터(4), 제1 및 제2 연산 트랜스컨덕턴스 증폭기들(1,2)의 제1 입력들(7,5), 및 제1 연산 트랜스컨덕턴스 증폭기(1)의 출력(9), 제2 접지 커패시터(3)에 접속하는 제2 연산 트랜스컨덕턴스 증폭기(2)의 반전 출력(11) 및 제1 연산 트랜스컨덕턴스 증폭기(1)의 제2 입력(6)에 접속되고, 제2 연산 트랜스컨덕턴스 증폭기(2)의 제2 입력(8)은 접지에 접속된다.
도3을 참조하면, 제1 연산 트랜스컨덕턴스 증폭기(1)의 트랜스컨덕턴스도 b1/a2일 수 있고, 제2 연산 트랜스컨덕턴스 증폭기(2)의 트랜스컨덕턴스는 a1/a2이고, 제1 연산 트랜스컨덕턴스 증폭기(1)의 제1 입력(5)과 제2 연산 트랜스컨덕턴스증폭기(2)의 제2 입력(8)은 비반전 입력이고, 제1 연산 트랜스컨덕턴스 증폭기(1)의 제2 입력(6)과 제2 연산 트랜스컨덕턴스 증폭기(2)의 제1 입력(7)은 반전 입력이다.
도4를 참조하면, 제1 연산 트랜스컨덕턴스 증폭기(1)의 트랜스컨덕턴스는a1/a2일 수 있고, 제2 연산 트랜스컨덕턴스 증폭기(2)의 트랜스컨덕턴스는 b1/a2이고, 제1 연산 트랜스 컨덕턴스 증폭기(1)의 제1 입력(5) 및 제2 연산 트랜스컨덕턴스 증폭기(2)의 제2 입력(8)은 반전 입력이고, 제1 연산 트랜스컨덕턴스 증폭기(1)의 제2 입력(6)과 제2 연산 트랜스컨덕턴스 증폭기(2)의 제1 입력(7)은 비반전 입력이다. 또한, 제1 및 제2 접지된 커패시터는 1 값의 커패시턴스를 가질 수 있다.
도 3에서 V1의 위상은 V2의 위상보다 90˚앞서고, 도 4에서 V1의 위상은 V2의 것보다 90˚지연된다는 것을 유의하라. 도 3 및 도 4에 도시된 제안된 발진기 구조들은 이전의 것들[14-27]과는 다르다.
2. 고차 쿼드러쳐 발진기 구조의 해석적 합성
전압 모드 및 전류 모드의 n차 (여기서 n은 2보다 큰 정수임) 쿼드러쳐 발진기 구조의 특성 방정식은 이하와 같다.
[수학식 1]
수학식 1을 구현하기 위한 설계에 사용되는 OTA들과 수동 커패시터들의 최소 수는 이하에서 다루어진다. n차 항인 ansn 을 실현하기 위해 N 커패시턴스들이 필요하고 나머지 n의 다른 계수들, an -1, an -2, ..., a2, a1, 및 a0 를 합성해내는 데에 n 트랜스컨덕턴스가 또한 필요하다. 따라서, n OTA 와 n 커패시터가 n차 쿼드러쳐 사인파 발진기 구조를 설계하는 데에 필요한 최소 개수의 능동 및 수동 소자들이다. 수학식 (20)을 구현하기 위한 새로운 해석적 합성 방법이 이하와 같이 보여진다.
ansn - 1 으로 나누고, V1으로 곱하고, 재배열하면, 수학식 (1)은
[수학식 2]
와 같이 된다.
[수학식 3]
이기 때문에, 수학식 2는
[수학식 4]
로 된다.
1부: n이 홀수라면, 수학식 4는
[수학식 5]
,또는
이 된다.
따라서, 수학식 5의 괄호 내의 첫째 항부터 마지막 항까지의 각각에 대해,
[수학식 6-1]
라고 할 수 있다. 그리고 수학식 5의 괄호 내의 두 번째 항부터 마지막 항까지의 각각에 대해서,
[수학식 6-2]
라고 할 수 있다.
그러면, 수학식 5의 괄호 내의 (n-2)번째 항부터 마지막 항까지의 각각에 대해서,
[수학식 6-n-2]
라고 할 수 있다. 최종적으로, 수학식 5의 괄호 내의 마지막 항에 대해서,
[수학식 6-n-1]
라고 할 수 있다. 수학식 6-1 로부터 수학식 6-n-1 까지는 이하의 수학식 6과 같이 결합될 수 있다.
[수학식 6]
j = 1, 2, 3, n-2, 및 n-1에 대해,
또는,
[수학식 6*]
j = 1, 2, 3, n-2, 및 n-1에 대해,
방정식 (6) (또는 6*)은 Vn-j+1 및 Vn-j 간의 위상각 관계를 제어한다. Vn-j+1의 위상이 분자 -aj/aj+1 (또는 aj/aj+1)로 인해 180˚(또는 0˚)라면, Vn-j 의 위상은 분모 s (이는 jω와 같다)로 인해 90˚이다. 그러면, (90˚위상각을 갖는) Vn-j의 위상은 (180˚ 위상각을 갖는) Vn-j+1 보다 90˚(또는 쿼드러쳐)만큼 지연되거나, (0˚ 위상각을 갖는) Vn-j+1 보다 90˚(또는 쿼드러쳐)만큼 앞서는데, 여기서, j = 1, 2, 3, n-2, 및 n-1이다. 이는 실현된 회로가 이하의 위상 관계를 갖는 n노드 전압을 구비한 쿼드러쳐 사인파 발진기라는 점을 의미한다.
[수학식 7]
j = 1, 2, 3, n-2, 및 n-1에 대해,
그리고, 수학식 5는
또는,
와 같이 된다.
이는 최종 제약 조건이 이하가 됨을 의미한다.
[수학식 8]
또는,
[수학식 8*]
수학식 6의 구현된 OTA-C 하위 회로가 도2에 도시되었는데, 여기서 트랜스컨덕턴스 aj/aj +1 을 갖는 하나의 단일 입력 OTA 는 1의 커패시턴스를 갖는 접지된 커패시터에 접속된다.
V1, V2, V3,..., Vn-1, 및 Vn를 포함하여, 최종 제약 조건 방정식 8은 도 2에 도시된 수학식 6의 n-1 실현된 하위 회로들의 접속에 대해 사용된다. 수학식 6 및 8로부터 실현된 완전한 OTA-C 회로 구조가 도3에 도시되었는데, 이는 n 이 홀수일 때의 전압 및 전류 모드 n차 단일 입력 OTA 및 접지된 커패시터 쿼드러쳐 발진기 구조를 갖는다.
유사하게, 수학식 6* 및 8*로부터 실현된 다른 단일 입력 OTA 및 접지된 커패시터 쿼드러쳐 발진기 구조가 쉽게 획득될 수 있다.
최소 개수의 능동 및 수동 소자들을 갖는 n 접지된 커패시터들 및 n 단일 입력 OTA들만이 채택된다. 동등한 커패시턴스가 집적 회로에서 몇 개 자리까지의 높은 정밀도로 다른 커패시턴스들을 제조하는 데에 드는 어려움을 피하기 위해 설계에 또한 사용된다. Vi의 위상은 Vi +1의 위상보다 90˚만큼 지연되고, 각각의 OTA로부터의 상부(또는 하부) 단자로부터의 출력 전류는 OTA의 입력 전압과 동위상(또는 역위상)을 갖는다. 도 4에 제시된 5차 쿼드러쳐 발진기 구조는 90˚위상차 시퀀스 를 갖는 5개의 노드 전압들 및 (도5에 도시된 대로) 또한 쿼드러쳐 위상 시프트를 갖는 10개의 출력 전류를 갖는다. 각각의 OTA의 전류 출력은 매우 높은 출력 임피던스를 갖고 다음의 전류 모드 스테이지로 캐스케이드 가능하다.
도 3에 도시된 단일 입력 OTA 및 접지된 C 회로 구조가 더 많은 노이즈를 갖는 도6에 도시된 완전 차동 OTA 및 접지된 C 회로 구조로 쉽게 변환된다는 점은 잘 알려져 있다[50].
II 부: n이 짝수인 경우 수학식 4는 이하와 같이 표현된다.
[수학식 9]
또는,
[수학식 9*]
따라서,
[수학식 10]
j = 1, 2, 3, n-2, 및 n-1에 대해,
또는,
[수학식 10*]
j = 1, 2, 3, n-2, 및 n-1에 대해,
로 할 수 있다.
Vn -j의 위상이 Vn -j+1 의 위상보다 90˚(또는 쿼드러쳐)만큼 지연되거나 앞선다는 것을 주의하라. 여기서, j = 1, 2, 3, n-2, 및 n-1이다. 이는 실현된 회로가 이하의 위상 관계를 갖는 n노드 전압들을 구비한 쿼드러쳐 발진기임을 의미한다.
[수학식 11]
i = 1, 2, 3, 및 n-1에 대해서,
그리고, 최종 제약조건은
[수학식 12]
또는,
[수학식 12*]
이다.
수학식 10의 구현된 OTA-C 하위 회로는 도2에 도시되었다. 유사한 식으로, n이 짝수인 경우, 수학식 10 및 12로부터 구현된 전체적 OTA-C 회로 구조가 도7에 도시되었다. 수학식 10* 및 12*로부터 구현된 다른 것도 쉽게 획득될 수 있다.
4차 4위상 전압 및 전류 모드 쿼드러쳐 발진기 구조가 도 8에 도시되었는데, 그 출력 신호들의 위상 시퀀스는 도 9에 도시되었다.
대응하는 완전 차동 OTA 및 접지된 C 회로 구조가 도 10에 도시되었다.
따라서, n차 임의-위상-시프트 사인파 발진기 구조를 구축하기 위해서, 이는 n차의 차수의 수와 동일한 수의 시리즈 접속된 단일 입력 연산 트랜스컨덕턴스 증폭기들, 및 n차의 차수의 수와 동일한 수의 연산 트랜스컨덕턴스 증폭기들의 출력에 접속된 접지된 커패시터들을 포함하는 것을 필요로 한다.
3. 임의-위상 발진기 구조의 해석적 합성
수학식 6 및 10은 Vn -j+1 및 Vn -j 간의 위상각 관계를 제어한다. 이것이 앞서 제시된 발진기 구조들이 쿼드러쳐 형태인 것의 이유이다. 상기 90˚위상 시프트는 이하의 두가지 접근법을 사용하여 변화될 수 있다. 제1 접근법은 90˚보다 크나 180˚보다 작은 위상 시프트를 낳고, 두번째 접근법은 90˚보다 작은 위상차를 낳는다.
접근법 1:
수학식 6 또는 10에 도시된 Vn -j+1 과 Vn -j간의 관계를,
[수학식 13]
j = 1, 2, 3, n-2, 및 n-1에 대한,
으로 대체하면, 즉, 컨덕터 g가 접지된 커패시터와 병렬이 되는 위치에 부가되면, Vn-j+1의 위상이 분자 -aj /aj +1로 인해 여전히 180˚일 때, Vn -j의 위상은 그 위상각이 90˚보다 작은 arctan(ωC/g)와 동등한 변화된 분모 sC+g 로 인해 90˚보다 작다. Vn-j+1 및 Vn -j 간의 위상 관계는 도 11에 제시되었다. sC+g의 OTA-C 구현은 도 12에 도시되었는데, 접지된 커패시터가 포지티브 컨덕터처럼 작용하는 단일 입력 OTA와 병렬로 배치된다.
이 접근법에서는, 3차 발진기 구조에 대해서, 하나의 접지된 커패시터를 도 12에 도시된 OTA-C 하위 회로로 대체하면, 3차 발진기 구조의 특성 방정식은 sCi를 sCi+g 로 대체하여 이하의 세 개의 방정식 중의 하나가 된다.
[수학식 14]
[수학식 15]
[수학식 16]
상기 모든 세 개의 방정식은 표준 3차 특성 방정식과 여전히 일치한다. 만일 두 개 또는 세 개의 접지된 커패시터를 도 12에 도시된 OTA-C 하위 회로들의 두 개 또는 세 개의 세트로 대체하면, 이들의 최종 특성 방정식들은 표준 방정식과 여전히 일치한다는 점이 명백하다. 그러면, 90˚보다 크지만 180˚보다 작은 고정 위상 시프트를 갖는 사인파 발진기 구조가 구현될 수 있다. 90˚보다 크지만 180˚보다 작은 위상 시프트를 갖는 전압 모드 및 전류 모드 n차 단일 입력 OTA 접지된 커패시터 발진기 구조가 각각 도 13(n은 홀수) 및 도 14(n은 짝수)에 도시되었다. 실제적인 위상차는 어드미턴스 sC+g의 실수부 및 허수부의 크기들에 의하여 결정된다는 것을 유의하라.
5개의 단일 입력 OTA와 3개의 접지된 커패시터를 사용하는, 전압 모드의 3위상(120˚의 위상차를 가짐) 및 전류 모드의 6위상(60˚의 위상차를 가짐) 발진기 구조가 도14a에 도시되었는데, 이는 C1=C2=C3=C 및 
이면 쉽게 구현될 수 있다.
도 14a에 도시된 전압 모드 3위상 및 전류 모드 6위상 사인파 발진기 구조의 특성 방정식은
[수학식 17]
인데, 이는 표준 특성 방정식과 여전히 일치한다. C1=C2=C3=C 및 
이기 때문에, V1은 V2보다 120˚만큼 지연되고, V2는 V3보다 120˚만큼 지연된다. 그러면, 전압 모드와 전류 모드 중의 위상 관계는 도 15에 도시된 바와 같다. 이는 (위상 시프트 120˚를 갖는) 전압 모드 3위상 및 (위상 시프트 60˚를 갖는) 전류 모드 6위상 발진기 구조이다.
도 16을 참조하면, n차 임의-위상-시프트 사인파 발진기 구조가 제3 연산 트랜스컨덕턴스 증폭기(12)를 더 포함하는데, 여기서 입력들은 제2 접지 커패시터(3)에 병렬로 접속되고 제3 연산 트랜스컨덕턴스 증폭기(12)의 출력들(13,14)은 제1 연산 트랜스컨덕턴스 증폭기(1)의 제2 입력(6), 제2 접지 커패시터(3) 및 제2 연산 트랜스컨덕턴스 증폭기(2)의 반전 출력(11)에 접속된다.
제3 연산 트랜스컨덕턴스 증폭기(12)의 비반전 입력(14)은 제2 접지 커패시터(3)의 접지에 또한 접속되고, 제3 연산 트랜스컨덕턴스(12)의 반전 입력(14)은 제2 접지 커패시터(3)에 접속된다.
제3 연산 트랜스컨덕턴스 증폭기(12)의 반전 입력(14)은 제2 접지 커패시터(3)의 접지(ground)에 또한 접속되고, 제3 연산 트랜스컨덕턴스 증폭기(12)의 비반전 입력(13)은 제3 접지 커패시터(3)에 접속된다.
유사하게, 90˚보다 크지만 180˚보다 작은 위상 시프트를 갖는 2차 OTA-C 발진기 구조가 도 4에서 노드 전압 V2 에 위치한 접지 커패시터와 병렬로 포지티브 트랜스컨덕턴스 OTA를 추가함으로써 도 16에 도시된 대로 획득될 수 있다.
접근법
II
:
수학식 (a8) 에 보여진 V2 와 V1 간의 관계를
[수학식 a12]
로 대체하면, V2의 위상이 분자 a1/a2 로 인해 0˚일 때, V1 의 위상은 분모 sC-g 로 인해 90˚보다 크지만 180˚보다 작은데, sC-g 의 위상각은 arctan[ωC/(-g)]와 같다. sC-g의 OTA-C 구현은 도 17에 도시되었는데, 접지된 커패시터가 네거티브 컨덕터로서 기능하는 단일 입력 OTA 와 병렬로 접속되어 있다.
이 접근법에서, 도 4에 도시된 2차 발진기 구조에 대해, 하나의 접지된 커패시터를 도 17에 도시된 OTA-C 하위 회로로 대체하면, 2차 발진기 구조의 특성 방정식은
[수학식 a13]
이 된다. 상기 방정식은 수학식 (a1)의 네 개의 모든 계수가 양의 값이고 수학식(a2), (a3)를 만족시킨다면, 표준 2차 특성 방정식인 (a1)과 일치된다. 그러면, 90˚보다 크지만 180˚보다 작은 고정 위상 시프트를 사인파 발진기는 도 4로부터 실현되고, 도 17a에 도시된 바와 같다.
접근법
III
:
수학식 6 또는 10에 도시된 Vn -j+1 과 Vn -j 간의 관계를,
[수학식 18]
j = 1, 2, 3, n-2, 및 n-1에 대한,
로 대체하면, Vn -j+1 의 위상이 분자 -aj/aj +1 로 인해 여전히 180˚일 때, Vn -j의 위상은 그 위상각이 arctan[ωC/(-g)]인 분모 sC-g로 인해 180˚보다 작으나 90˚보다 크게 된다. Vn -j+1과 Vn -j간의 위상 관계는 도 17에 도시되었다. sC-g의 OTA-C 구현은 도 18에 도시되었는데, 네거티브 컨덕터로 기능하는 단일 입력 OTA와 병렬로 배치된 접지된 커패시터가 있다.
이 접근법에서, 3차 발진기 구조에 대해, 하나의 접지된 커패시터를 도 18에 도시된 OTA-C 하위 회로로 대체하면, 3차 발진기 구조의 특성 방정식은 sCi를 sCi-g로 대체하여 이하의 세 개의 방정식 중 하나가 된다.
이 모든 세 개의 방정식은 표준 3차 특성 방정식의 모든 4 개의 계수가 양의값을 가지면, 표준 3차 특성 방정식과 일치한다. 2개 또는 3개의 접지된 커패시터를 도 18에 도시된 두 개 또는 세 개의 OTA-C 하위 회로로 대체하면, 이들의 최종 특성 방정식들은 모든 계수들이 여전히 양의 값이라면 상기 표준 방정식과 일치할 수 있다. 그러면, 90˚보다 작은 위상 시프트를 갖는 사인파 발진기 구조가 실현될 수 있다. 90˚보다 작은 위상 시프트를 갖는 전압 모드 및 전류 모드 n차 단일 입력 OTA 접지된 커패시터 발진기 구조가 각각 (n이 홀수일 때) 도 19에 도시되었고, (n이 짝수일 때) 도 20에 도시되었다. 실제적인 위상차는 sC-g의 어드미턴스의 실수부 및 허수부의 크기들에 의해 결정된다는 점을 유의하라.
도 21에 도시된, (위상 시프트 60˚를 갖는) 전류 모드 6위상 사인파 발진기 구조가, 5개의 단일 입력 OTA와 3개의 접지된 커패시터를 사용하여, C1=C2=C3=C 및 
라면 실현될 수 있는데, 여기서 V1은 V2보다 60˚만큼 지연되고 V2는 V3보다 60˚만큼 지연된다. 도 21에 도시된 전류 모드 6위상 발진기 구조의 특성 방정식이
이다. 따라서, 발진 조건(CO)은
[수학식 22-1]
이 된다.
또한 발진 주파수(FO)는
[수학식 22-2]
이 된다.
명백하지 않은(non-trivial) 해가
(i) g 2+g 1 g 2>2gg 1, 및 (ii) 
>0
일 때, 획득될 수 있다. 이는 모든 계수가 양의 값일 때 표준 특성 방정식과 일치한다. C1=C2=C3=C 및 
이기 때문에, V1은 V2보다 60o 만큼 지연되고 V2는 V3보다 60o 만큼 지연된다. 그러면, 전압 모드와 전류 모드 간의 위상 관계는 도 22에 도시된 바와 같다. 따라서, 도 20에 도시된 회로는 위상 시프트 60˚를 갖는 전류 모드 6위상 발진기이다.
접근법
IV
:
수학식 (a8)에 보여진 V1과 V2 간의 관계를
[수학식 a14]
로 대체하면, V2의 위상이 분자 a1/a2로 인해 0˚이면, V1의 위상은 그 위상각이 arctan[ωC/(g)]인 분모 sC+g로 인해 90˚보다 작다. sC+g의 OTA-C 구현은 도 17에 도시되었다.
이 접근법에서, 도4에 도시된 2차 발진기 구조에 대해, 하나의 접지된 커패시터를 도 17에 도시된 OTA-C 하위 회로로 대체하면, 2차 발진기 구조의 특성 방정식은
[수학식 a15]
가 된다.
상기 방정식은 수학식 (a1)의 모든 4개의 계수가 양이고 수학식 (a2,a3)를 만족시키면, 표준 2차 특성 방정식 (a1)과 일치한다. 그러며, 90˚보다 작은 고정 위상 시프트를 갖는 사인파 발진기는 실현될 수 있고 도 20a에 도시되었다.
몇 개의 다른 위상-시프트 사인파 발진기 구조가 상기 모든 3개의 위상 시프트 방식을 사용하여 구현될 수 있다. 예를 들어, 4개의 노드 전압이 각각 0˚, 90˚, 210˚, 및 270˚의 위상각을 갖는 4차 발진기 회로를 설계하기를 원할 경우(즉, V1은 V2보다 90o만큼 지연되고 V2는 V3보다 120o 만큼 지연되고 V3는 V4보다 60o만큼 지연됨), 먼저 쿼드러쳐 하위 회로, 다음으로 캐스케이드 방식으로 위상 시프트 120˚하위 회로가 따르고, 또한 이후 최종적으로 위상차 60˚하위 회로가 이어져서 도 23에 도시된 발진기 구조를 구축하게 되는데, 여기서
이다.
따라서, 도 23에 도시된 이런 4차 임의-위상-시프트 발진기의 특성 방정식은
[수학식 23-1]
이다.
발진 조건(CO)은
[수학식 23-2]
인데, 여기서
[수학식 23-3]
a=C1C2C3C4,
이다.
그리고, 발진 주파수(FO)는
[수학식 23-4]
이다.
그럴듯한 해는 만일 (i) 
>0 이고
(ii) b>0이고, 그러면 c는 음의 값이어야만 할 때 획득될 수 있다. 그렇지 않고 b<0이면, 양의 값 (b2-4ac)만이 필요하다.
도 23의 전압과 전류 출력 신호들 중의 위상 시프트 그림은 도 24에 도시되었다. 각각 0o, 30o, 90o, 180o, 210o, 및 270o 위상각을 갖는(즉, I1-은 I3+ 보다 30˚만큼 지연되고, I3+는 I2- 또는 I4+보다 60˚만큼 지연되고, I2- 또는 I4+는 I1+ 보다 90o 만큼 지연되고 I1+는 I3- 보다 30o만큼 지연되고, I3-는 I4- 또는 I2+ 보다 60o만큼 지연되는) 8개 추가의 전류 출력 신호들이 있다는 것을 유의하라.
따라서, n차 임의-위상-시프트 사인파 발진기 구조는, n차의 차수의 수와 동일한 수의 시리즈 접속된 제1 세트의 단일 입력 연산 트랜스컨덕턴스 증폭기들과, n차의 차수의 수와 동일한 수의, 연산 트랜스컨덕턴스 증폭기들의 출력에 접속된 접지된 커패시터를 포함한다. 적어도 하나의 제2 세트의 단일 입력 연산 트랜스컨덕턴스 증폭기가 접지된 커패시턴스와 병렬로 접속되고, 제2 세트의 단일 입력 연산 트랜스컨덕턴스 증폭기의 상기 출력은 제1 세트의 단일 입력 연산 트랜스컨덕턴스 증폭기들의 출력에 접속된다.
4. 보상 방식
(i) g인 트랜스컨덕턴스 대신에 트랜스컨덕턴스 Gj(s) (=gj(1-sTj))의 주파수 의존성, (ii) OTA의 입력 기생 커패시턴스 Cip, (iii) OTA의 출력 기생 커패시턴스 Cop, (iv) OTA의 출력 기생 컨덕턴스 Gop 및 (v) OTA-C 회로의 각각의 내부 노드에서의 노달(nodal) 기생 커패시턴스 Cnp 로 인한 비이상적 효과들을 고려해 보자[26]. 위상 시프트 및 발진 주파수에 관한 상기 비이상적 효과들에 기인한 편차를 어떻게 보상할 것인지가 이하에 보여진다. 적합한 보상들 후에, 실현된 발진기 구조의 위상 시프트 각도들 및 발진 주파수는 어떤 보상도 없는 것보다 훨씬 더 정확할 것을 기대할 수 있다.
따라서, i) 시리즈로 된 n차의 차수의 수와 동일한 수의 단일 입력 연산 트랜스컨덕턴스 증폭기들의 출력을 접속하는 단계;
ii) 단일 입력 연산 트랜스컨덕턴스 증폭기들의 각각의 출력에 접지된 커패시터를 접속하는 단계
를 포함하여, n차 임의-위상-시프트 사인파 발진 구조를 먼저 구축한다.
그러면, 비이상적 효과들에 대한 보상들과 여러 보상 방식은 이하와 같다.
보상 방식 I:
수학식 6 및 10에 소개된 두 개의 노드 전압 간의 비이상적 쿼드러쳐 관계는
와 같이 다시 쓸 수 있다.
여기서 sCp 및 Gp는 각각, 커패시턴스 C를 갖는 접지된 커패시터와 병렬로 전체 기생 커패시턴스 및 컨덕턴스를 나타낸다. 그러면, (i) 도 25에 도시된 분자의 위상은 180˚로부터 각도 arctan(ωgT/g)만큼 감소하고, (ii) 도 26에 도시된 분모의 위상은 90o 로부터 각도 arctan [Gp/ω(C+Cp)] 만큼 감소된다.
시뮬레이트된 위상 시프트가 (이론적 위상 시프트 90˚와 비교해) 90˚보다 작을 때, 보상 방식은 분모의 위상각이 훨씬 작게 되도록 하는 것인데, 즉 접지된 커패시터와 병렬를 이루는 적합하고 작은 컨덕턴스, G를 션트하는 것이다. 그러면, 이 보상을 행하기 전 및 후의 수학식 24의 분모의 위상 변화는 도 27에 도시되었다.
보상 방식
II
:
수학식 13에 도시된 두 개의 노드 전압 간의 비이상적 위상 관계는
로 다시 쓰여질 수 있는데, 여기서 sCp 및 Gp는 각각 커패시턴스 C를 갖는 접지된 커패시터와 병렬를 이루는 전체 기생 커패시턴스 및 컨덕턴스를 나타낸다. 그러면, (i) 도 25에 도시된 분자의 위상은 180o로부터 각도 arctan(ωgT/g)만큼 감소하고, 또한 (ii) 도28에 도시된 분모의 위상은 (i) 증가하거나, (ii) 동일값을 유지하거나, 또한 (iii) Cp, Gp, 및 giTi의 구별되는 크기들에 대한 세 개의 다른 가능한 케이스들에 기초하여 감소할 수 있다. 시뮬레이트된 위상 시프트가 예측보다 작으면(시뮬레이션 부분 참조) 보상 방식은 분모의 위상각이 훨씬 작게 되도록 하는 것, 즉 접지된 커패시터 Ci와 병렬로 배치된 단일 입력 OTA 의 약간 더 큰 gi *를 주는 것이다. 그러면, 이런 보상 방식을 행하기 전 및 후의 수학식 25의 분모의 위상 변화가 도 29에 도시되었다.
보상 방식
III
:
도 18에 도시된 두 개의 노드 전압 간의 비이상적 위상 관계는
와 같이 다시 쓰여질 수 있다. 여기서, sCp 및 Gp는 각각 커패시턴스 C를 갖는 접지된 커패시터와 병렬를 이루는 전체 기생 커패시턴스 및 컨덕턴스를 나타낸다. 그러면, (i) 도25에 도시된 분자의 위상은 180o 로부터 각도 arctan(ωgT/g) 만큼 감소하고, (ii) 도30에 도시된 분모의 위상(제2 사분면)은 실수부의 절대값의 감소분과 허수부의 증분에 기인하여 감소할 수 있다. 시뮬레이트된 위상 시프트가 예측보다 작으면(시뮬레이션 부분 참조) 보상 방식은 분모의 위상각이 훨씬 작게 되도록 하는 것, 즉 실수부의 훨씬 더 작은 절대값을 이루기 위해, 접지된 커패시터 Ci와 병렬로 배치된 단일 입력 OTA의 약간 더 작은 gi *를 부여하는 것이다. 그러면, 이런 보상 방식을 행하기 전 및 후의 수학식 25의 분모의 위상 변화는 도 31에 도시되었다.
보상 방식
IV
:
도 4에 도시된 2차 쿼드러쳐 발진기에 대해, 수학식 (a8)에 도시된 두 개의 노드 간의 비이상적 위상 관계는
[수학식 b1]
와 같이 다시 쓸 수 있다. 여기서 sCp 및 Gp는 각각 커패시턴스 C를 갖는 접지된 커패시터와 병렬로 전체 기생 커패시턴스 및 컨덕턴스를 나타낸다.
그러면, (i) 도 31a에 도시된 분자의 위상은 표준 0˚로부터 각도 arctan(ωgT/g)만큼 감소하고, (ii) 도 26에 도시된 분모의 위상은 90o 로부터 각도 arctan [Gp/ω(C+Cp)] 만큼 감소된다. 시뮬레이트된 위상 시프트가 (이론적 위상 시프트 90˚와 비교해) 작은 경우에, 보상 방식은 분모의 위상각을 훨씬 크게 하는 것, 즉 접지된 커패시터와 병렬로 작은 음의 컨덕턴스 -G를 션트하는 것이다(실현은 접지된 커패시터와 병렬로 음의 컨덕터로 기능하는 OTA를 사용할 수 있다). 또한, 시뮬레이트된 위상 시프트가 (이론적 위상 시프트 90˚와 비교해) 큰 경우에, 보상 방식은 분모의 위상각을 훨씬 작게 하는 것, 즉 접지된 커패시터와 병렬로 작은 양의 컨덕턴스 G를 션트하는 것이다(실현은 접지된 커패시터와 병렬로 양의 컨덕터로 기능하는 OTA를 사용할 수 있다).그러면, 이 보상 방식을 수행하기 전 및 후의 수학식 (b1)의 분모의 위상 변화는 도 27에 도시되었다.
보상 방식 V:
도 23a에 도시되었고 90˚보다 작은 위상 시프트를 갖는 발진기 구조에 대해서, 수학식 (a14)에 보여진 두 개의 노드 전압 간의 비이상적 위상 관계는
[수학식 a16]
으로 다시 쓸 수 있다. 여기서, sCp 및 Gp는 각각 커패시턴스 C를 갖는 접지된 커패시터와 병렬로 전체 기생 커패시턴스 및 컨덕턴스를 나타낸다.
그러면, (i) 도31a에 도시된 분자의 위상은 표준 0˚로부터 arctan(ωgT/g) 각도만큼 감소하고, (ii) 도 28에 도시된 분모의 위상은 (i) 증가하거나, (ii) 그대로 유지되거나, (iii) Cp, Gp, 및 giTi의 구별되는 크기들에 대한 세 개의 다른 가능한 경우에 기초하여 감소할 수 있다. 시뮬레이트된 위상 시프트가 예측보다 작을 때, 보상 방식은 분모의 위상각이 더 크게 하는 것, 즉 접지된 커패시터 C와 병렬로 된 단일 입력 OTA 의 약간 더 작은 gi *를 제공하는 것이다. 시뮬레이트된 위상 시프트가 예측보다 클 때, 보상 방식은 분모의 위상각이 더 작게 하는 것, 즉 접지된 커패시터 C와 병렬로 된 단일 입력 OTA 의 약간 더 큰 gi *를 제공하는 것이다. 그러면, 이 보상 방식을 수행하기 전 및 후의 수학식 (a16)의 분모의 위상 변화는 도 31c에 도시되었다. 도 4에 도시된 경우는 위상 시프트가 0˚ 및 90˚간에 있을 때 이 방식에 속한다.
보상 방식
VI
:
도 17a에 도시되고 90˚보다 크지만 180˚보다 작은 위상 시프트를 갖는 발진기 구조에 대해서, 수학식 (a12)에 도시된 두 개의 노드 전압 간의 비이상적 위상 관계는 이하와 같이 다시 쓸 수 있다.
[수학식 a17]
여기서, sCp 및 Gp는 각각 커패시턴스 C를 갖는 접지된 커패시터와 병렬로 전체 기생 커패시턴스 및 컨덕턴스를 나타낸다. 그러면, (i) 도 31a에 도시된 분모의 위상은 0˚로부터 각도 arctan(ωgT/g)만큼 감소하고, 또한 (ii) 도 30에 도시된 분모의 위상(2사분면에 있음)은 실수부의 절대값 감분과 허수부의 증분으로 인해 감소할 수 있다. 시뮬레이트된 위상 시프트가 예측보다 작으면 보상 방식은 분모의 위상각이 더 커지도록 하는 것, 즉 접지된 커패시터와 병렬로 된 단일 입력 OTA의 약간 더 큰 
를 제공하는 것이다. 시뮬레이트된 위상 시프트가 예측보다 크면 보상 방식은 분모의 위상각이 더 작아지도록 하는 것, 즉 접지된 커패시터와 병렬로 된 단일 입력 OTA의 약간 더 작은 
를 제공하는 것이다. 그러면, 이 보상 방식을 수행하기 전 및 후의 수학식 (a17)의 분모의 위상 변화는 도 31d에 도시되었다. 도 4에 도시된 경우는 위상 시프트가 90˚보다 크지만 180˚보다 작은 경우 이 방식에 속한다는 점을 주의하라.
보상 방식
VII
:
비정규화(de-normalization) 관점에서 볼 때, 커패시턴스가 클수록 동작 주파수는 더 작아지고, 컨덕턴스가 클수록 동작 주파수는 더 높아진다. 그러면, 동작 주파수에 대한 기생 커패시턴스 및 기생 컨덕턴스의 효과는 반대가 된다, 기생 커패시턴스는 동작 주파수를 낮춘다. 반대로, 기생 컨덕턴스는 동작 주파수를 더 높인다. 동작 주파수가 높을수록 기생 커패시턴스가 더 지배적이 되므로[49], 실제적 동작 주파수는 회로가 높은 주파수들에서 동작하는 경우 예측보다 더 낮아질 수 있다고 결론내릴 수 있다. 따라서, 실제 동작 주파수가 높은 주파수들에서의 예측보다 낮으면, 기생 커패시턴스는 기생 컨덕턴스보다 더 지배적이 되므로, 이 보상 방식은 구현된 회로로부터 커패시턴스를 약간 감소시키고, 그 역으로도 마찬가지이다. 또한, 동작 주파수가 낮을수록 기생 컨덕턴스가 더 지배적이 되므로[49], 실제적 동작 주파수는 회로가 낮은 주파수들에서 동작하는 경우 예측보다 더 높아질 수 있다고 결론내릴 수 있다. 따라서, 실제 동작 주파수가 낮은 주파수들에서의 예측보다 높으면, 기생 컨덕턴스는 기생 커패시턴스보다 더 지배적이 되므로, 이 보상 방식은 구현된 회로로부터 컨덕턴스를 약간 감소시키고, 그 역으로도 마찬가지이다.
5. H-Spice 시뮬레이션
5개의 다른 경우, 즉, (i) 두 개의 90˚위상 시프트를 갖는 3차 발진기, (ii) 두 개의 120˚위상 시프트를 갖는 3차 발진기, (iii) 두 개의 60˚의 위상 시프트를 갖는 3차 발진기, (iv) 3개의 90˚위상 시프트를 갖는 4차 발진기, 및 (v) 90˚,120˚, 90˚ 위상 시프트를 갖는 4차 발진기가 앞서 보여진 구현된 임의-위상-시프트 OTA-C 사인파 발진기 구조의 시범 실시를 위해 주어진다. 더욱이, 상기 케이스 (v)는 앞 부분에서 제시된 보상 방식을 검증하기 위해 주어질 것이다. 이론적 예측들을 증명하기 위해서, 0.35㎛ 공정 H-spice 시뮬레이션이 이제 사용된다. ±1.65 V 공급전압들을 갖는 [51]에서 보고된 트랜스컨덕터의 CMOS 구현을 채택할 것이다.
케이스 1(두 개의 90˚위상
시프트를
갖는 3차 발진기):
CMOS OTA 에서 NMOS 및 PMOS 트랜지스터 각각에 대해서 10μ/2μ 및 10μ/1μ의 W/L 이라고 하자. 성분값들은 C1=40pF, C2=10pF, C3=10pF, 및 g1=g2=125.664μS(Ib=22.776μA), g3=31.416μS(Ib=3.392μA)으로 주어진다. 성분 시퀀스 1-2-3은 회로 구조에서 좌측으로부터 우측으로 카운팅된다. 노드 전압들인, V1, V2, 및 V3의 발진 파형들은 도 32에 도시되었고, 그 주파수 스펙트럼들은 도 33에 도시되었다. V1, V2, 및 V3의 총 고조파 왜곡(total harmonic distortions; THD들)은 각각 1.8461%, 0.5671%, 및 0.6281%이다. V1의 위상은 V2보다 3.48% 에러를 가진 86.868˚만큼 지연되고 V2의 위상은 V3보다 3.54%의 에러를 가진 86.816˚만큼 지연된다. 시뮬레이션 주파수는 이론값인 1 MHz에 비교해 7.1012% 에러를 가진 928.988 kHz이다.
케이스 2(두 개의 120˚위상
시프트를
갖는 3차 발진기):
(i) OTA1, (ii) OTA2, (iii) OTA3, (iv) OTA4, 및 (v) OTA5 에서 NMOS 및 PMOS 트랜지스터 각각에 대해서 W/L이 (i) 5μ/0.5μ 및 5μ/0.5μ, (ii) 20μ/0.5μ 및 20μ/0.5μ, (iii) 20μ/0.5μ 및 20μ/0.5μ, (iv) 5μ/2.5μ 및 10μ/2.5μ, 및 (v) 5μ/2.5μ 및 10μ/2.5μ 라고 하자. 성분값들은 C1=20pF, C2=10pF, C3=10pF, 및 g1=24.184μS (Ib=2.042μA), g2=g3=145.039μS(Ib=12.638μA), g4=g5=36.276μS(Ib=5.465μA)으로 주어진다. 노드 전압들인, V1, V2, 및 V3의 발진 파형들은 도34에 도시되었고, 그 주파수 스펙트럼들은 도35에 도시되었다. V1, V2, 및 V3의 THD들은 각각 0.6119%, 1.8691%, 및 0.7293%이다. V1의 위상은 V2보다 0.951% 에러를 가진 121.141˚만큼 지연되고 V2의 위상은 V3보다 1.148% 에러를 가진 121.378˚만큼 지연된다. 시뮬레이션 주파수는 이론값인 1 MHz에 비교해 6.174% 에러를 가진 938.262 kHz 이다.
케이스 3(두 개의 60˚위상
시프트를
갖는 3차 발진기):
(i) OTA1, (ii) OTA2, (iii) OTA3, (iv) OTA4, 및 (v) OTA5 에서 NMOS 및 PMOS 트랜지스터 각각에 대해서 W/L 이 (i) 5μ/1μ 및 10μ/1μ, (ii) 5μ/1μ 및 10μ/1μ, (iii) 20μ/1μ 및 20μ/1μ, (iv) 20μ/1μ 및 20μ/1μ, 및 (v) 20μ/1μ 및 20μ/1μ라고 하자. 성분값들은 C1=10pF, C2=10pF, C3=10pF, and g1=g2=99.108μS (Ib=14.568μA), g3=33.671μS (Ib= 2.820μA), g4=g5=36.258μS (Ib=3.055μA)으로 주어진다. 노드 전압들인, V1, V2, 및 V3의 발진 파형들은 도36에 도시되었고, 그 주파수 스펙트럼들은 도 37에 도시되었다. V1, V2, 및 V3의 THD들은 각각 1.1329%, 0.6897%, 및 0.7842%이다. V1의 위상은 V2보다 3.063% 에러를 가진 58.162˚만큼 지연되고 V2의 위상은 V3보다 2.10%에러를 가진 58.740˚만큼 지연된다. 시뮬레이션 주파수는 이론값인 1 MHz에 비교해 7.787% 에러를 가진 922.131 kHz이다.
케이스 4(두 개의 90˚위상
시프트를
갖는 4차 발진기):
CMOS OTA 에서 NMOS 및 PMOS 트랜지스터 각각에 대해서 W/L 이 5μ/1μ 및 10μ/1μ라고 하자. 성분값들은 C1=10pF, C2=10pF, C3=20pF, C4=10pF, 및 g1=g2=g3=88.858μS (Ib=12.301μA), g4=44.429μS (Ib=4.773μA)으로 주어진다. 노드 전압들인, V1, V2, 및 V3의 발진 파형들은 도 38에 도시되었고, 그 주파수 스펙트럼들은 도 39에 도시되었다. V1, V2, V3, 및 V4의 THD들은 각각 0.4605%, 0.6972%, 0.9910%, 및 0.5075%이다. V1의 위상은 V2보다 2.014%에러를 가진 88.187˚만큼 지연되고 V2의 위상은 V3보다 1.923% 에러를 가진 88.269˚만큼 지연되고 V3의 위상은 V4보다 2.057% 에러를 가진 88.149˚만큼 지연된다. 시뮬레이션 주파수는 이론값인 1 MHz에 비교해 9.00% 에러를 가진 910 kHz이다.
케이스 5(세 개의 90˚, 120˚, 60˚위상
시프트를
갖는 4차 발진기):
(i) OTA1 내지 OTA4, (ii) OTA5, 및 (iii) OTA6 에서 NMOS 및 PMOS 트랜지스터 각각에 대해서 W/L 이 (i) 20μ/1μ 및 20μ/1μ, (ii) 5μ/2μ 및 10μ/1μ, 및 (iii) 10μ/2μ 및 10μ/2μ라고 하자. 성분값들은 C1=10pF, C2=10pF, C3=10pF, C4=10pF, 및 g1=108.828μS (Ib=10.365μA), g2=g3=g4=72.552μS (Ib=6.518μA), g5=36.276μS (Ib=5.65μA), g6=36.276μS (Ib=3.75μA)으로 주어진다. 노드 전압들인, V1, V2, 및 V3의 발진 파형들은 도 40에 도시되었고, 그 주파수 스펙트럼들은 도 41에 도시되었다. V1, V2, V3, 및 V4의 THD들은 각각 1.7015%, 0.7490%, 0.9159%, 및 1.2211%이다. V1의 위상은 V2보다 3.129%의 에러를 가진 87.184˚만큼 뒤처지고, V2의 위상은 V3보다 1.136%의 에러를 가진 118.637˚만큼 지연되고, V3의 위상은 V4보다 3.493%의 에러를 가진 57.904˚만큼 지연된다. 시뮬레이션 주파수는 이론값인 1 MHz에 비교해 7.983% 의 에러를 가진 920.166 kHz 이다.
보상 I(세 개의 90˚, 120˚, 60˚위상 시프트를 갖는 4차 발진기):
IV부에서 보여진 보상 방식들 I, II, 및 III은 세 개의 위상 시프트들 90o, 120o, 및 60o 을 갖는 4차 발진기에 적용된다. 커패시터 C2와 병렬로 큰 저항기 420㏀를 삽입하고(방식 I), OTA5 (방식 III)에 대해 바이어스 전류를 4.912μA 에서 5.50μA까지 확대하고, OTA6 (방식 II)에 대해 바이어스 전류를 3.988μA 에서 3.82μA 로 감소시키면,
1. 위상 시프트들, 3.129%의 에러를 가진 87.184˚, 1.136%의 에러를 가진 118.637˚,3.493%이 에러를 가진 57.904˚은 각각 0.95%의 에러를 가진 89.145˚, 0.75%의 에러를 가진 119.099˚, 및 0.257%이 에러를 가진 59.846˚에 의해 대체된다(모든 에러들이 1% 내에 있다는 것을 유의하라).
2. V1, V2, V3, 및 V4의 THD들은 동시에 각각 1.702%로부터 0.121%로, 0.749%로부터 0.072%로,0.916%로부터 0.113% 로, 및 1.221%로부터 0.052% 로 축소된다(모든 THD들이 표준값 1% 보다 훨씬 낮다는 것을 유의하라).
3. 발진 주파수는 상기 언급한 보상 방식 IV를 수행하지 않고, 즉 원래 주어진 커패시턴스들을 변경시키지 않고, 9.783%의 에러를 가진 920.166으로부터 0.36%의 에러를 가진 996.403 kHz로 변화된다.
위상 시프트들에 관한 보상 방식들 I, II, 및 III 을 수행하면 THD들과 발진 주파수 모두가 동시에 상당한 정도로 개선된다는 것을 알아내었다. 이것이 위상 시프트들에 관한 보상 방식 I, II, 및 III을 수행하는 것만으로도 비이상적 효과들이 대부분 제거된 주요 이유일 수 있다. 도 42 및 도 43은 각각 노드 전압들 V1, V2, V3, 및 V4의, 보상들 후의 발진 파형들 및 주파수 스펙트럼들을 보여준다. 도43에 도시된 보상된 주파수 스펙트럼들은 도41에 도시된 보상 전의 것보다 훨씬 더 좋다. 앞서의 H-Spice 시뮬레이션 결과는 보상 방식들이 매우 효과적이라는 점을 확인해 준다.
5. 등가의
CCCII
-C 또는
CCII
-
RC
발진기 구조들
집적 회로들의 크기가 작아질수록 IC 칩 상에서 정밀한 크기로 소자들을 제조하는 것은 더 어려워진다. 저항기와 커패시터 둘 모두에 대해서도 오랜 기간 이런 문제로 종종 어려움을 겪어왔다. 이들이 IC 칩 상에서 정확한 저항값 및 커패시턴스값을 갖도록 어떻게 제조할 것인가? 능동 소자들 중의 두 종류, 즉 OTA들과 CCCII들(second-generation current controlled conveyors)[29]만이 이들의 더블렛 상태(doublet status), 이들 자체 중 하나에 있는 한 저항기와 보통의 한 능동 소자 둘 모두로 인해 회로 설계에 있어서 저항기들이 필요 없다는 특정한 이점을 누리고, 또한 그래서 이들은 다른 종류의 능동 소자들에 대해서 우월하다. 따라서, 집적 회로가 그 크기가 더 작아질 때, IC 칩 상에 정밀한 저항기를 제조하는 것이 더 어려워질수록, 회로 설계에 있어서 두 개의 능동 소자, OTA들 및 CCCII들이 더 중요해진다. 당연하게, 저항기가 없는 능동 회로가 저항기들을 구비한 보통의 회로보다 아키텍처가 훨씬 더 간단하다. 전자는 집적 회로가 더 작아질 때 정밀한 저항기를 어떻게 제조할 지에 대한 문제가 없다. 이것이 설계할 때 능동 소자들로서 OTA들 및 CCCII들을 선택하는 이유이다. 반면에, CCCII-C 회로가, 그 X 단자에서 CCCII를 CCII와 시리즈 저항기의 양자로 대체함으로써 대응하는 2세대 전류 콘베이어(CCII)[30]-RC 회로로 쉽게 변환될 수 있기는 하지만, CCII-RC 회로의 추가된 저항기들은 저항기가 없는 회로와 비교하여 칩 면적을 증가시키고 정밀하지 못한 저항값을 갖는 IC 칩 상의 저항기 제조에 기인해 출력 신호들의 성능을 열화시킨다.
도 44를 참조하면, 단일 입력 OTA는 단일 입력 CCCII로 쉽게 변환될 수 있다. 앞서 보여진 모든 단일 입력 OTA-접지된 C 구조들은 도 44에 도시된 등가성과 도 44에 도시된 능동 소자의 출력 플러스 값을 마이너스 값으로 대체한 바로 후의 듀얼 파트(dual part)를 이용하여 단일 입력 CCCII-접지된 C 구조들로 쉽게 변환될 수 있다.
OTA가 능동 전류 제어 콘베이어 CCCII로 쉽게 변환되기 때문에[54](단일 입력 OTA 및 단일 입력 CCCII 간의 변환 I. 차동 입력 OTA 및 두 개의 단일 입력 CCCII 간의 변환 II), 앞서 제시된 새로운 OTA-C 발진기 구조들(도 4, 5, 4a, 4b, 13, 14, 16, 17a, 19, 20, 20a, 및 23a 에 도시됨)은 대응하는 새로운 CCCII-C 발진기 구조들로 쉽게 변환될 수 있다.
6. 결론
임의-위상-시프트 사인파 발진기들의 설계에 대해 최근에 보고된 분수 미적분 접근법보다 훨씬 더 단순한 합성 방법이 제시되었다. 이는 저항기들과 커패시터들로 구축된 무한 시리즈의 트리 브랜치들이며 IC 칩 상에 제조하기에 어려운 분수 커패시턴스를 채택할 필요가 없다. 효율적인 해석적 합성 방법은 단일 입력 OTA들과 접지된 커패시터들을 사용하여 적용되고 최소 개수의 능동 및 수동 소자들을 구비한 전압 모드 및 전류 모드 n차 쿼드러쳐 사인파 발진기 구조들을 산출한다. 90˚보다 크거나 작은 위상 시프트를 실현하기 위한 두 개의 기본 OTA-C 하위 회로들은 앞서 언급한 n차 쿼드러쳐 사인파 발진기 구조에 중첩되며, 쿼드러쳐 발진기의 n차 OTA-C 사인파 발진기 구조로의 확장을 이끌어낸다. i) 두개의 90o, (ii) 두개의 120o, (iii) 두개의 60o, (iv) 세개의 90o, 및 (v) 90o, 120o, 및 60o 의 위상 시프트들을 갖는 5개의 다른 사인파 발진기의 예들은 n차 임의-위상-시프트 OTA-C 사인파 발진기 구조를 시범 실시하기 위해 주어진다. 더욱이, OTA의 비이상적 트랜스컨덕턴스 기능과 IC 칩 상에서의 기생 커패시턴스들 및 컨덕턴스들에 기인한 출력 편차들을 감소시키기 위한 보상 방식들이 제안되었다. 커패시턴스들을 고정하면서도 적합한 보상을 한 후에, 6개의 단일 입력 OTA와 4개의 접지된 커패시터를 사용하는 합성된 4차 3위상 시프트 발진기는, 이론값인 1 MHz와 비교해 0.36%의 에러를 가진 996.403 kHz의 발진 주파수, 이론적인 90˚, 120˚, 및 60˚와 비교해 각각 0.95%, 0.75%, 및 0.257% 의 에러를 가진 89.145˚, 119.099˚, 및 59.846˚인 세개의 위상 시프트와, 모든 값이 표준값 1.000% 보다 훨씬 작은 0.121%, 0.072%, 0.113%, 및 0.052%를 갖는 네 개의 다른 노드 전압들에 대한 네 개의 탁월한 THD들과 같은 매우 정밀한 출력 파라미터들을 향유한다.
본 발명이 첨부 도면들을 참조하여 양호한 실시예들과 연계하여 충분히 설명되었지만, 당업자에게 명백한 여러가지의 변화 및 변경들이 이뤄질 수 있다는 것을 유의해야 한다. 이런 변화 및 변경들은 이들이 청구범위를 벗어나지 않는 한 첨부된 청구범위에 의해 규정되는 본 발명의 범위 내에 포함된다는 것을 유의해야 한다.
전술한 바와 같이, 명세서의 일부분을 이루고 예시적으로 본 발명이 실시될 수 있는 특정 실시예들이 도시된 첨부 도면을 참조로 설명했다. 이런 실시예들은 당업자가 본 발명을 실시하고 사용할 수 있도록 충분히 상세하게 설명되었고, 다른 실시예들도 활용될 수 있고, 전기적, 논리적 또는 구조적 변화들이 본 발명의 정신 및 범위를 벗어나지 않고 이뤄질 수 있음을 알 것이다. 따라서, 상세한 설명은 한정적 의미로 해석해서는 안 되며, 본 발명의 범위는 첨부된 청구범위와 그 균등 범위에 의해 정의된다.
1: 제1 연산 트랜스컨덕턴스 증폭기
2: 제2 연산 트랜스컨덕턴스 증폭기
3: 제2 접지 커패시터
4: 제1 접지 커패시터
10: 비반전 출력
11: 반전 출력
2: 제2 연산 트랜스컨덕턴스 증폭기
3: 제2 접지 커패시터
4: 제1 접지 커패시터
10: 비반전 출력
11: 반전 출력
Claims (27)
- 제1 전압 노드,
제2 전압 노드,
부호가 반대인 두 개의 입력과 하나의 비-반전 출력을 갖는 제1 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier, OTA),
부호가 반대인 두 개의 입력과 부호가 반대인 두 개의 출력을 갖는 제2 연산 트랜스컨덕턴스 증폭기, 및
상기 제1 전압 노드 및 상기 제2 전압 노드에 각각 연결된 두 개의 접지 커패시터를 포함하고,
상기 제1 전압 노드는 상기 제1 OTA의 하나의 출력, 및 상기 출력과 동일 부호를 갖는 상기 제2 OTA의 하나의 출력에 연결되며,
상기 제1 전압 노드는 상기 제1 OTA의 하나의 입력, 및 상기 입력과 반대 부호를 갖는 상기 제2 OTA의 하나의 입력에 추가로 연결되고,
상기 제2 전압 노드는 상기 제1 OTA의 나머지 입력과 상기 제2 OTA의 나머지 출력에 연결되며, 상기 제2 OTA의 나머지 입력은 접지에 연결되는 발진기. - 제1항에 있어서,
상기 제2 전압 노드에 연결된 상기 접지 커패시터는 하나의 반전 입력, 하나의 비-반전 입력 및 하나의 비-반전 출력을 가지는 하위-OTA와 병렬로 연결되고, 상기 접지 커패시터는 양 단자가 상기 하위-OTA의 반전 입력과 비-반전 입력에 각각 연결되며, 상기 하위-OTA의 출력은 상기 접지 커패시터의 연결 노드에서 상기 하위-OTA의 반전 입력 및 비-반전 입력 중 하나와 연결되고, 상기 연결 노드는 상기 제2 전압 노드에 연결되는 발진기. - 제1항에 있어서,
상기 제1 전압 노드의 전압은 V1로 지칭되고, 상기 제2 전압 노드의 전압은 V2로 지칭되며, V1 및 V2 간의 주파수-의존 트랜스컨덕턴스 g(1-sT), 기생 커패시턴스 Cp 및 컨덕턴스 Gp 간의 관계는 하기 식과 같은 발진기:
여기서, 분자인 V2와 분모인 V1 간의 위상 쉬프트가 90˚보다 작은 경우, 소정의 네거티브 (상기 분자의 이전 부호가 “+”인 경우) 또는 포지티브 (상기 분자의 이전 부호가 “-”인 경우) 컨덕턴스가 상기 제2 전압 노드에 연결된 접지 커패시터와 병렬로 션트된다. - 제2항에 있어서,
상기 제1 전압 노드의 전압은 V1로 지칭되고, 상기 제2 전압 노드의 전압은 V2로 지칭되며, V1 및 V2 간의 주파수-의존 트랜스컨덕턴스 gi(1-sTi), 기생 커패시턴스 Cp 및 컨덕턴스 Gp 간의 관계는 하기 식과 같은 발진기:
여기서, 분자인 V2와 분모인 V1 간의 위상 쉬프트가 예측보다 작은 경우, 상기 하위-OTA의 트랜스컨덕턴스가 크게 (상기 분자의 이전 부호가 “-”인 경우) 또는 작게 (상기 분자의 이전 부호가 “+”인 경우) 조정된다. - 제2항에 있어서,
상기 제1 전압 노드의 전압은 V1로 지칭되고, 상기 제2 전압 노드의 전압은 V2로 지칭되며, V1 및 V2 간의 주파수-의존 트랜스컨덕턴스 gi(1-sTi), 기생 커패시턴스 Cp 및 컨덕턴스 Gp 간의 관계는 하기 식과 같은 발진기:
여기서, 분자인 V2와 분모인 V1 간의 위상 쉬프트가 예측보다 작은 경우, 상기 하위-OTA의 트랜스컨덕턴스는 작게 (상기 분자의 이전 부호가 “-”인 경우) 또는 크게 (상기 분자의 이전 부호가 “+”인 경우) 조정된다. - 삭제
- 제1항 또는 제2항에 있어서,
동작 주파수가 예측보다 낮은 경우, 모든 커패시터에서 소정 양의 커패시턴스가 감소되고, 상기 동작 주파수가 예측보다 높은 경우, 상기 모든 커패시터에서 소정 양의 커패시턴스가 증가되는 발진기. - 제1항 또는 제2항에 있어서,
상기 제2 OTA는, x 단자는 접지되고 y 단자는 입력 전압 신호가 주어지는 CCCII (second-generation current controlled conveyor)를 이용하여 구현되고,
상기 제1 OTA는, 각각의 x 단자는 접지되고 각각의 y 단자는 입력 전압 신호가 주어지는 두 개의 병렬 CCCII를 이용하여 구현되며,
상기 CCCII는, X 단자에 직렬 저항을 갖는 CCII (second-generation current controlled conveyor)로 대체될 수 있는 발진기. - 삭제
- 삭제
- 직렬 시퀀스로 연결된 복수의 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier, OTA)를 포함하되,
상기 OTA의 개수는 3 이상이고, 각각의 OTA는 하나의 반전 입력, 하나의 비-반전 입력, 및 하나 또는 두 개의 출력을 가지며,
상기 직렬 시퀀스 내의 OTA들에서 반전 입력 및 비-반전 입력 중 하나는 제1 입력으로 설정되고, 상기 직렬 시퀀스 내의 OTA들에서 반전 입력 및 비-반전 입력 중 나머지 하나는 접지에 연결되며,
상기 직렬 시퀀스 내의 첫 번째 OTA의 상기 제1 입력은 상기 직렬 시퀀스 내의 모든 OTA들의 제1 출력과 연결되고,
상기 직렬 시퀀스 내의 OTA들의 상기 제1 입력은 접지 커패시터 및 이전 OTA의 제2 출력에 연결되되, 첫 번째 접지 커패시터는 상기 직렬 시퀀스 내의 첫 번째 OTA의 상기 제1 입력과 상기 직렬 시퀀스 내의 마지막 OTA의 상기 제1 출력과 연결되는 발진기. - 제11항에 있어서,
상기 접지 커패시터는 하나의 반전 입력, 하나의 비-반전 입력 및 하나의 비-반전 출력을 가지는 하위-OTA와 병렬로 연결되며, 상기 접지 커패시터는 양 단자가 상기 하위-OTA의 반전 입력과 비-반전 입력에 각각 연결되며, 상기 하위-OTA의 출력은 상기 하위-OTA의 상기 반전 입력 및 상기 비-반전 입력 중 접지되지 않은 입력에 연결되는 발진기. - 제11항에 있어서,
상기 직렬 시퀀스에서 n번째 OTA의 입력 전압은 Vn으로 지칭되고, 상기 직렬 시퀀스에서 n+1번째 OTA의 입력 전압은 Vn+1로 지칭되며, Vn 및 Vn+1 간의 주파수-의존 트랜스컨덕턴스 g(1-sT), 기생 커패시턴스 Cp 및 컨덕턴스 Gp 간의 관계는 하기 식과 같은 발진기:
여기서, 분자인 Vn+1과 분모인 Vn 간의 위상 쉬프트가 90˚보다 작은 경우, 소정의 네거티브 (상기 분자의 이전 부호가 “+”인 경우) 또는 포지티브 (상기 분자의 이전 부호가 “-”인 경우) 컨덕턴스가 Vn+1을 위한 전압 노드에 연결된 커패시터와 병렬로 션트된다. - 제12항에 있어서,
상기 직렬 시퀀스에서 n번째 OTA의 입력 전압은 Vn으로 지칭되고, 상기 직렬 시퀀스에서 n+1번째 OTA의 입력 전압은 Vn+1로 지칭되며, Vn 및 Vn+1 간의 주파수-의존 트랜스컨덕턴스 gi(1-sTi), 기생 커패시턴스 Cp 및 컨덕턴스 Gp 간의 관계는 하기 식과 같은 발진기:
여기서, 분자인 Vn+1과 분모인 Vn 간의 위상 쉬프트가 예측보다 작은 경우, 상기 하위-OTA의 트랜스컨덕턴스가 크게 (상기 분자의 이전 부호가 “-”인 경우) 또는 작게 (상기 분자의 이전 부호가 “+”인 경우) 조정된다. - 제12항에 있어서,
상기 직렬 시퀀스에서 n번째 OTA의 입력 전압은 Vn으로 지칭되고, 상기 직렬 시퀀스에서 n+1번째 OTA의 입력 전압은 Vn+1로 지칭되며, Vn 및 Vn+1 간의 주파수-의존 트랜스컨덕턴스 gi(1-sTi), 기생 커패시턴스 Cp 및 컨덕턴스 Gp 간의 관계는 하기 식과 같은 발진기:
여기서, 분자인 Vn+1과 분모인 Vn 간의 위상 쉬프트가 예측보다 작은 경우, 상기 하위-OTA의 트랜스컨덕턴스가 작게 (상기 분자의 이전 부호가 “-”인 경우) 또는 크게 (상기 분자의 이전 부호가 “+”인 경우) 조정된다. - 삭제
- 제11항 또는 제12항에 있어서,
동작 주파수가 예측보다 낮은 경우, 모든 커패시터에서 소정 양의 커패시턴스가 감소되고, 상기 동작 주파수가 예측보다 높은 경우, 상기 모든 커패시터에서 소정 양의 커패시턴스가 증가되는 발진기. - 제11항 또는 제12항에 있어서,
상기 직렬 시퀀스 내의 OTA는, x 단자는 접지되고 y 단자는 입력 전압 신호가 주어지는 CCCII (second-generation current controlled conveyor)를 이용하여 구현되고,
상기 CCCII는, X 단자에 직렬 저항을 갖는 CCII (second-generation current controlled conveyor)로 대체될 수 있는 발진기. - 삭제
- 삭제
- 삭제
- 직렬 시퀀스로 연결된 복수의 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier, OTA)를 포함하되,
상기 OTA의 개수는 3 이상이고, 각각의 OTA는 하나의 반전 입력, 하나의 비-반전 입력, 적어도 두 개의 반전 출력 및 적어도 두 개의 비-반전 출력을 가지며,
상기 직렬 시퀀스 내의 OTA들에서 반전 입력 및 비-반전 입력 중 하나는 제1 입력으로 설정되고, 상기 직렬 시퀀스 내의 OTA들에서 반전 입력 및 비-반전 입력 중 나머지 하나는 제2 입력으로 설정되며
상기 직렬 시퀀스 내의 첫 번째 OTA의 상기 제1 입력과 상기 제2 입력은 상기 직렬 시퀀스 내의 모든 OTA들의 제1 출력과 제4 출력과 각각 연결되고, 상기 제1 출력과 상기 제4 출력은 서로 반대 부호를 가지며,
상기 직렬 시퀀스 내의 OTA들의 상기 제1 입력과 상기 제2 입력은 두 개의 서로 다른 접지 커패시터에 각각 연결되고, 서로 반대 부호를 갖는 이전 OTA의 제2 출력과 제3 출력에 각각 연결되되, 처음 두 개의 접지 커패시터는 상기 직렬 시퀀스 내의 첫 번째 OTA의 상기 제1 입력과 상기 제2 입력에 연결되고 상기 직렬 시퀀스 내의 마지막 OTA의 상기 제1 출력과 상기 제4 출력에 연결되는 발진기. - 제22항에 있어서,
상기 직렬 시퀀스에서 n번째 OTA의 입력 전압은 Vn으로 지칭되고, 상기 직렬 시퀀스에서 n+1번째 OTA의 입력 전압은 Vn+1로 지칭되며, Vn 및 Vn+1 간의 주파수-의존 트랜스컨덕턴스 g(1-sT), 기생 커패시턴스 Cp 및 컨덕턴스 Gp 간의 관계는 하기 식과 같은 발진기:
여기서, 분자인 Vn+1과 분모인 Vn 간의 위상 쉬프트가 90˚보다 작은 경우, 소정의 네거티브 (상기 분자의 이전 부호가 “+”인 경우) 또는 포지티브 (상기 분자의 이전 부호가 “-”인 경우) 컨덕턴스가 Vn+1을 위한 전압 노드에 연결된 커패시터와 병렬로 션트된다. - 제22항에 있어서,
동작 주파수가 예측보다 낮은 경우, 모든 커패시터에서 소정 양의 커패시턴스가 감소되고, 상기 동작 주파수가 예측보다 높은 경우, 상기 모든 커패시터에서 소정 양의 커패시턴스가 증가되는 발진기. - 제1항 또는 제2항에 있어서,
동작 주파수가 예측보다 높은 경우, 모든 저항에서 소정 양의 컨덕턴스가 감소되고, 상기 동작 주파수가 예측보다 낮은 경우, 상기 모든 저항에서 소정 양의 컨덕턴스가 증가되는 발진기. - 제11항 또는 제12항에 있어서,
동작 주파수가 예측보다 높은 경우, 모든 저항에서 소정 양의 컨덕턴스가 감소되고, 상기 동작 주파수가 예측보다 낮은 경우, 상기 모든 저항에서 소정 양의 컨덕턴스가 증가되는 발진기. - 제22항에 있어서,
동작 주파수가 예측보다 높은 경우, 모든 저항에서 소정 양의 컨덕턴스가 감소되고, 상기 동작 주파수가 예측보다 낮은 경우, 상기 모든 저항에서 소정 양의 컨덕턴스가 증가되는 발진기.
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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