JP5815925B2 - Ｎ次の任意のフェース・シフト正弦波オシレータの構造とその分析合成による製作方法 - Google Patents

Description

本発明は第N次の任意のフェース・シフト正弦波オシレータの構造に関するもので、特に分析合成方法を利用した、電圧モードと電流モードの第N次の任意のフェース・シフト正弦波オシレータの構造に関するものである。

ここ数年来直交、または多相正弦波オシラータは、かなりアナログ回路の設計者の注目を受けてきている。例えば、I/Qロカール・オシラレタ(LO)の基準は直接変換レシーバのモノリシック応用の主要の項目となっている（非特許文献１）。リング・タイプの電圧制御オシレータ(VCO)からの多相クロック・シグナルを利用した、エッジ・コンバインニング・タイプの分数ｎ周波数合成器/マルチプライヤとして、フェース・ロックド・ループ(PLL)を運用している（非特許文献２、３）。のみならず、多相サンプリング・クロックは最大クロック周波数を減少するための、高速サンプラーとして応用できるのである。これらの利用方式では典型的に出力の間の正確な相の遅延を必要とする。そこで、相関の相誤差は出力に分数の凸出部を引き起こし（非特許文献４）、I/Q基準値間の相の不正確は、画像排斥レシーバの画像排斥を制限する（非特許文献５）。リング・オシレータは多相の出力を生成することができる（非特許文献６、７）。然るにこれらは、その達成した精度が必要とする電力の消費に比べて、非常に貧弱であることに悩んでいるのである。カップルドLCオシレータも多相出力を生成するが、その性能は取るに足らない（非特許文献８）。

かなり近代に、任意のフェース・シフト正弦波オシレータを得るために、分数微積分法がオシレータ構造の設計に応用された（非特許文献９）が、これでは設計にフラクタンス・デバイス（fractance device）が必要となる（また、上記の任意のフェース・シフト正弦オシレータは直交式、または多相式、または任意のフェース・シフト・オシレータであってよく、これによりそれらの実用性は現在のものより、多様性となる）。

任意のフェース・シフト正弦波オシレータ構造を得るため、下記のように略述された、分数微積分技法をオシレータの設計に応用されている（非特許文献１０）。Riemann-Liouvilleによる分数導関数は下記の式で定義される（非特許文献１１）。

式中0＜α＜1.（D1）をラプラス変換して、初期条件を0と仮定すれば（D1）は、下式の（D2）で表わされる。

そしてフラクタンス・デバイスは設計に必要となる。セミ無限自己相似RC樹系（semi
infinite self-similar RC trees）でフラクショナル・オーダ(fractional order)キャパシタンスを研究し、紹介してZ=1/Csα, where α=0.5またはα＜1.を実現している（非特許文献１２、１３）。図１には半位（half-order）キャパシタンス回路の実現が示されている。このようなキャパシタンスを実際に有限的に実現するには、避けられない略似性のエラーが存在することを、無限級数が我々に示唆している。のみならず、大量のキャパシタとレジスタを使用してこれを実現するには、結果として、ICチップ上に非常に広大な面積を占めることになる。フラクショナル・オーダー・キャパシタンスは単なる2端子デバイスではないので、分数位キャパシタの検討には、また特殊の回路のシミュレーションに制限を受けるのである。この原因は真のフラクタンス・デバイスが存在しない所にある。

３つのオーダー（位階）α、β、γを有する、フラクタンス・デバイスのリニア・システムは、以下の式で表わされる（非特許文献１０）。

もし、Wの値が下記の式を満足する場合、上記のシステムは正弦波のオシレーションを維持する（非特許文献１０）。

そしてその対応する式は、sin(*)で上式のcos(*)に代入し、最終の-行列Ａ項を除去して得られる。ここで行列Ａは3ｘ3マトリックスの行列式であり、もしα＝β＝γの場合、行列Ａ_α=a22a33-a23a32であり、行列Ａ_β=a11a33-a13a31であり、行列Ａ_γ=a11a22-a12a21となる。そして、

式中行列Ａ_αβγ=行列Ａ_α+行列Ａ_β+行列Ａ_γであり、tr(A)= a11 + a22 + a33である。分数微積分の概念を利用して、任意のフェース・シフトに於ける正弦波オシレータを実現する設計の手順と実用上の例は、（非特許文献１０）に示されている。なんとなれば（i）全部の設計手順は（D4）や（D5）のような、1組の複雑な数学上の計算を含んであり、フラクショナル・オーダーのキャパシタはレジスタとキャパシタの無限級数により構成され（図1の如き）、分数微積分の応用で任意のフェース・シフト正弦波オシレータを設計することは、設計技術者達にとってはかなりな重荷となり、重積回路への実際応用を実現することは難しい。故に、如何に簡単な技法（容易な）を用い、また実際の部品（ICチップ上に容易に製作可能な）を利用して、任意のフェース・シフト正弦波オシレータを合成することは、貴重な研究となる。第ｎ次の任意のフェース・シフト正弦波オシレータ構造を実現する新しい観念を以下に略述しよう（ここで注意されたいことは、従来の技術（非特許文献１０）では、第ｎ次の直交オシレータ構造の製作は不可能であり、技術（非特許文献１０）では、ただ、第2次の直交オシレータのみ製作していない）。

下記の先行技術文献では、若干の異なる第2次直交正弦波オシレータが公開されている（非特許文献１４〜２７）。これには一番簡単な電流フィードバック・操作増幅器(CFOA)を基準とした（即ち単一の全差動電流コンベヤー基準（single fully-differential-current-conveyor (FDCCＩＩ)-based)第2次直交オシレータ（非特許文献１６）(resp.（非特許文献１７)を提供している。これには2つの浮動/接地キャパシタと3つの浮動/接地レジスタ（2つの接地キャパシタと3つの接地レジスタ）を利用して、1つの大型なアクティブの素子CFOAに加えたものであり、このCFOAは1つのプラス・タイプ２次発生電流コンベヤーを１つの操作増幅器（FDCCH、３６個のトランジスタから構成され、そのサイズは２つの通常のアクティブ素子と同等）とカスケードに連結した構成である。直交オシレータを基準として、最も簡単な２次/１次発生電流コンベヤーは２つの接地キャパシタと３つの接地レジスタの使用を推挙（非特許文献１８）し、非特許文献１９のようなもう１つの接地レジスタ、またはこれに代わった、浮動レジスタの使用を賛成しない。非特許文献では、特性式a2s2+(a1-b1)s+a0=0を有した、最も簡単なOTA基準の第２次直交オシレータは、ただ３つの単一端末の入力OTAｓと、２つの接地キャパシータからなっている（（非特許文献２２）の図５ｂ）。上記の第２次直交オシレータはオシレーションの条件とオシレーション周波数を兼ねていることに注意されたい。なんともあれ、最も簡単な第２次操作トラスコンダクタンス・増幅器キャパシタ（OTA-ｃ）オシレータはただ２つの積分器、即ち２つの単一端末入力OTAｓと２つの接地キャパシタを使用しているのみで、特性式a2s2+a0=0を具現し、オシレーションの条件を必要としない（非特許文献２６、２７）。最も簡単で理想的なオシレータ（非特許文献２６、２７）は最小数のアクティブとパッシブの素子で構成できるが、一番簡単で理想的な１つ（ｉ）だけでは、そのオシレーションを絶対に保証できない。その原因はオシレーションの条件に沿わず（確実に保証するためには、更に１つのOTAｓが必要（非特許文献２６、２７）、そして（ｉｉ）それを利用して直交の特性をこの論文が提出した手法で、任意のフェース・シフトのメリットの達成までに拡大できないのである。従って、２つだけ（３つに非ず）のOTAｓと２つの接地キャパシタを利用して、特性式a2s2+(a1-b1)s+a0=0の示す第２次の直交正弦波オシレータを合成することは、別な１つの価値ある研究テーマであろう。
一方、もし我々が同時に１つのオシレータから、３つの電圧出力オシレーション・シグナルを欲するならば、電圧モードの第３次正弦波オシレータは良い選択対象であろう。

非特許文献２８乃至３０の提出した第３次正弦波オシレータの特性方程式は、

そしてオシレーション(FO)の角周波数は

オシレーション(CO)の条件は

である。

４つの係数a3, a2, a1,とa0は全部同一の符号でなければならない。即ち、全部正、または負でなければならない。

上記の特性式(D6)に示された、第３次の正弦波オシレータは、以下に示すような第n次のケースになると推論できる。

上式の左側にある、実数部と虚数部両者はゼロであるこれが必要で、これにより、第n次の正弦波オシレータのCOと FOを供給することは明らかである。

最近あまたの電圧モード、或いは/と電流モードの第２次または第３次の直交オシレータが提唱された（非特許文献２８乃至４２）。然るに２つのノード電圧、または位相差が90°である通過電流の直交正弦波オシレータの合成構体を提唱したケースは１つもない。最も簡単な直交特性を備えたトポロジーは接地トランス・コンダクタンスｇｍ、及び接地キャパシタCとして動作する、２つのノード電圧V1、V2を作る、単一端末入力OTAであると云えよう。V1とV2には下記の関係がある。

V1とV2の位相角がそれぞれ180^oと90^oである場合、V2 はV1より90^o 遅延していることは言を待たない。更に上記の位相差90^o は下記の２つの簡単な手法の１つで減少できる。

式 (C13)において、C1は-gm と並列する箇所に加えられ、このようにして V1 の位相角はC1より減量する。(D14)において-g2はsC と並列な箇所に加えられ、このようにしてV2の位相角は-g2より増量する。上記の両手法による結果、V2のV1より遅れる角度90^oより小さくなる(例えば60^o)。もし我々が集積回路にできるだけキャパシタを使用しなければ、手法(D14)の構成は(D13)のそれより良好となるであらう（なぜならば、キャパシタのチップ面積は、トランス・コンダクタンス、即ちOTAのそれよりも遥かに大きく、また集積回路のために製作されたキャパシタのキャパシタンスの精度は、保証が困難である）。

一方、(D12)の位相差90°は下記の２つの簡単な手法の中の１つで増加できる。

(D15)において-C1は、-gmと並列な箇所に加えられ、これによりV1の位相角は-C1のため増量する。(D16)においてg2はsC と並列な箇所に加えられ、これによりV2はg2のため減量する。上記の両手法による結果V2のV1より遅れる角度は90°より大（例えば120°、但し180°より小）きくなる。もし我々が集積回路になるだけキャパシタを使用しないと欲すれば、(D16)の手法は(D15)のそれよりも良好である。

故に我々が第n次の任意なフェース・シフト正弦波オシレータの構造を合成しようと欲すれば、如何にして同時に(D11)、(D12)、(D14)と(D16)の関係を調和させるかを、本発明の主な目的とする。

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最近、分析と合成方法[20-25]は、OTA-Cフィルタの設計のため、下記の３つの課題を同時に達成するには、非常に有効であることを的確に示唆した。
＜イ＞同等の並列キャパシティブ・パラシティクス（capacitive parasitics）を吸収できるため、接地キャパシタを利用する回路。
＜ロ＞ダブル入力OTAsを伴う、有限入力パラシティク・キャパシタンスによるフィード・スルー・現象を克服するための、単一端末入力OTAsのみを使用する回路。
＜ハ＞全パラシティクス、消費電力、チップ面積、及びノイズを減少できる、最小量の所定の次（order）のアクティブおよびパッシブ部品を備えた回路。

分析して後合成する方法をオシレータの設計に応用した例は、未だかってなかった。精密な分数微積分手法と、フラクショナル・オーダーのキャパシタを用いて、任意のフェース・シフト正弦波オシレータに２つ、または３つのフラクタンス・デバイスを取り付けたのが最近製作されている（非特許文献１０）と言うものの、第n次の任意のフェース・シフト正弦波オシレータは、未だかって製作されたことがない。電圧と電流モードの第n次の直交オシレータ構造に最小数のアクティブとパッシブ部品を取り付けたものは、この願書で合成されたのが最初であり、単一端末入操作トランスコンダクタンス・増幅器(OTAs)と、接地キャパシタを使用し、 (i) 第n次オシレータの特性式と、(ii)２ノード電力の直交関係から、１つの新しい、分析合成方法を応用して達成したものである。

合成された、フェース・シフトが90°より小、または大のノード電圧を備えた副回路系統を直交オシレータに重畳すれば、１つの電圧モードと電流モードの第n次の任意のフェース・シフトOTA-C正弦波オシレータの構造が得られる。

IC チップ上のOTA 、パラシティク・キャパシタンス、及びコンダクタンスの非理想トランスコンダクタンス関数G(s)は、正弦波シグナルの出力を偏離させる。これを補償する構成は提供されていて、オシレーション周波数の精度、全ハーモニック畸変(THDs)、及びフェース・シフト90°、120°及び 60°の第４次のケースに於て、フェース・シフトのエラーが1％以下に改善される。理論上の予測を証明するため、H -スパイス（H-Spice）シミュレーションを0.35μmのプロセスで供給している。

分析してから合成する方法で電圧モードと電流モードの第n次の任意のフェース・シフト正弦波オシレータ構造の合成ができる。特性方程式(D11)と直交（位相差90°）関係(D12)を含む、複雑な第n次の伝達関数を革新的な代数のプロセスで連続分解して、１組の簡単な式にする手順を第 II節に示した。これを実現するためには、全部の単一端末入力OTAsと、接地キャパシタと、最小数のアクティブとパッシブ部品を使用した。更に(D14)と、(D16)と、それらの同等OTA-C回路系統を上記の第n次の直交正弦波オシレータ構造に重畳して、第n次の任意のフェース・シフト正弦波オシレータを構成した。

第n次の任意のフェース・シフト正弦波オシレータの合成方法は、既知の非特許文献１０
より簡単に実行でき、また読者も容易に了解できるものである。また、新しい合成手法に使用される部品、即ち単一端末入力OTAsや接地キャパシタは容易に製作でき、非特許文献１０に使用去れる集積回路のフラクショナル・オーダー・キャパシタのように製作の困難度が高いものではない。以下５個の新しい第n次の任意のフェース・シフトOTA-C 正弦波オシレータ構造を説明しよう。即ち(i)２つの90°フェース・シフトがある、第３次オシレータ、(ii)２つの120°フェース／シフトがある、第３次オシレータ(iii)２つの60°フェース・シフトがある第３次オシレータ(iv)３つの90°フェース・シフトがある第４次オシレータ(v) 90°、120°、60°のフェース・シフトがある第４次オシレータである。0.35 μmプロセスのH-スパイス・シミュレーションで説明に供した。(i)オシレーション周波数(ii)フェース・シフト、(iii)全体のハーモニック畸変(THD)から観察すれば、シミュレーションの結果は理論と一致している。

ともあれ、非理想（または実際の）OTAのトランスコンダクタンスはただの実数だけではなく、周波数に依存する関数で、G(s)＝gm/(1+s/ωo)と定義され、大略してgm(1-sT)（非特許文献４９）で表わされる。IC チップに於ける避けられないパラシティク・キャパシタンスとコンダクタンスは(D12)、(D14)と(D16)に挿入すべきである。そして(D12)、(D14)と(D16)は

上述のこれら非理想因素は、出力シグナルに理論と相違する偏差を与える。フェース・シフトとオシレーション周波数の偏差を減少する補償の構成をここに提供し、証明しよう。第４次のケースで90°、120°、60°の３つのフェース・シフトのある場合、フェース・シフトに適宜な補償を実施した後、1％のエラー以内の非常に正確なフェース・シフトを達成できたほか、更にTHDsは同時に標準値より遥かに小さい1% に、オシレーション周波数はエラーが0.36%と大幅に改善され、しかもキャパシタンスを変更せずにすんだのである。

本発明に係る特徴と利点は、以下に説明する制限を受けない実施例で明らかになるであらう。説明は以下の付図を参照して行う。
半オーダー・キャパシタンスの回路構成図である。 式(6)のOTA-C副回路系統を実現した回路図である。 V1の位相がV2 のより90°進んだ、第２次のOTA-C直交オシレータ構造の回路図である。 V1の位相がV2 のより90°遅れた、第２次のOTA-C直交オシレータ構造の回路図である。 電圧モードと電流モードOTA-C直交オシレータ構造（nは奇数）の回路図である。 第５次OTA-C直交オシレータ構造の回路図である。 図４の出力シグナルの直交フェース・シーケンスを示した図である。 全差動のOTA接地C直交オシレータ構造（nは奇数）の回路図である。 電圧モードと電流モードOTA-C直交オシレータ構造（nは偶数）の回路図である。 第４次OTA-C直交オシレータ構造の回路図である。 図８の出力シグナルの直交フェース・シーケンスを示した図である。 全差動OTA接地C直交オシレータ構造（nは偶数）の回路図である。 式（13）のVn-j+1とVn-jとの位相差を示した図である。 接地キャパシタと並列の正の導体のOTA-C副回路系統の回路図である。 フェース・シフトが90°以上で、180°以下の奇数第n次OTA-Cオシレータ構造の回路図である。 フェース・シフトが90°以上で、180°以下の偶数第n次OTA-C オシレータ構造の回路図である。 C1=C2=C3=C andωＣ=√3場合の電圧モード３相、電流モード６相のOTA-Cオシレータ構造の回路図である。 出力シグナルの位相角を示した図である。 図４から設計した、フェース・シフトが90°以上で180°以下の第２次OTA-Cオシレータの回路図である。 式（18）のVn-j+1とVn-jとの位相差を示した図である。 図３から設計した、フェース・シフトが90°以上で180°以下の第２次OTA-Cオシレータの回路図である。 接地キャパシタと並列の負の導体のOTA-C副回路系統の回路図である。 フェース・シフトが90°以下で奇数の第n次OTA-Cオシレータ構造の回路図である。 フェース・シフトが90°以下で、偶数の第n次OTA-Cオシレータ構造の回路図である。 図４から設計した、フェース・シフトが90°以下の第２次OTA-Cオシレータの回路図である。 ２つの60°フェース・シフトのある、電流モード６相OTA-Cオシレータ構造の回路図である。 図２１の出力シグナルの位相角を表わした図である。 第４次の３つの異なるフェース・シフトのあるOTA-Cオシレータ構造の回路図である。 図３から設計した、フェース・シフトが90°以下の第２次OTA-Cオシレータの回路図である。 図２３の出力シグナルの位相角を表わした図である。 式（24）の分子の位相角を表わした図である。 式（24）の分母の位相角を表わした図である。 補償する前後の式（24）の分子の位相交化を示した図である。 式（25）の分子の位相角を表わした図である。 補償する前後の式（25）の分子の位相変化を示した図である。 式（26）の分子の位相角を表わした図である。 補償前後の式（26）の分子の位相変化を示した図である。 （ｂ1）の分子の位相角である。 補償前後の（ｂ1）の分母の位相変化を示した図である。 補償前後の（ｂ16）の分母の位相変化を示した図である。 補償前後の（a17）の分母の位相変化を示した図である。 ケース１に於ける、V1、V2とV3のオシレーション波形図である。 ケース１に於ける、V1、V2とV3の周波数波譜図である。 ケース２に於ける、V1、V2とV3のオシレーション波譜図である。 ケース２に於ける、V1、V2とV3の周波数波譜図である。 ケース３に於ける、V1、V2とV3のオシレーション波譜図である。 ケース３に於ける、V1、V2とV3の周波数波譜図である。 ケース４に於ける、V1、V2とV3のオシレーション波譜図である。 ケース４に於ける、V1、V2とV3の周波数波譜図である。 補償前のケース５に於ける、V1、V2とV3とV4のオシレーション波譜図である。 補償前のケース５に於ける、V1、V2とV3とV4の周波数波譜図である。 補償後のケース５に於ける、V1、V2とV3とV4のオシレーション波譜図である。 補償後のケース５に於ける、V1、V2とV3とV4の周波数波譜図である。 単一端末入力OTAと、単一端末入力CCCＩＩの同等性を示した図である。 単一端末入力OTAと、単一端末入力CCCＩＩの間の変換Ｉを示した図である。 差動入力OTAと、２つの単一端末入力CCCＩＩとの間の変換ＩＩを示した図である。

＜１．第２次直交オシレータの構造＞
上述の分析した後合成する方法(ASMs) （非特許文献４３乃至４７） は、OTA-Cフィルターの設計に於ける、３つの重要な定規（criteria）を達成するためには、非常に重要だと言うことを示した。それは一連の代数演算で複雑な伝達関数を１組の簡単で、扱い安い方程式に分解するのである。最後に得る回路は、上記の簡単な方程式から得た、副回路系統を重畳した構成となるのである。幾種類の分解で、判然としたフィルタの構造になるのである（非特許文献４３乃至４７）。然る未だ曾って従前の分析合成方法で、正弦波オシレータを合成した例がなかった。この段落では、我々は第２次の直交(90°フェース・シフト)のオシレータ構造の作出に焦点を集中しよう。第２次正弦波オシレータの特性式は

そのオシレーション(CO)の条件は

そしてオシレーションの周波数(FO)は

その外、このオシレータが直交式ならば、オシレータの２つのノード電圧V1と、V2との間の相関係は

となり、もし(a4)の符号が+(resp.-)ならば、V1 はV2から90°遅相(resp.進相)となる。新しい、OTAsと接地キャパシタから(a1)を合成する分析合成法(ASM)を以下に示そう。
ノード電圧V1とa2でそれぞれ(a1)の両側を掛け、また割れば、

となる。

ここに於て、３つの異なる係数a1/a2、b1/a2とa0/a2を合成するための、(a)を実現する最小数のトランスコングクタンス、またはOTAsは３で、S2を実現するための、最小数のキャパシタンスは２である。然るにここに(a5)を実現できるもっと簡単な方法がある。もしa0/a2を２つの部分、(a1/a2)と(b1/a2)の乗積とするならば、２つ（３つに非ず）の異なるトランスコンダクタンス、即ち２つのOTAs の(a1/a2)と(b1/a2)のみ、直交オシレータの設計に必要となるのである。故に(a5)は以下のように書き替えられる。

Sで(a6)の両側を割算すれば、(a6)は

とすれば、（ａ7）は、

図３に(a8)と(a10)(resp.(a9)と(a11))を実現するためのOTA-C副回路系統の組み合わせを示す(resp.図4)。ただ２つのOTAsと２つの接地キャパシタのみ設計に使用している。それは第n次の任意のフェース・シフト正弦はオシレータ構造で第２次の直交フェース・シフト型で、第１接地キャパシタ４、第２接地キャパシタ３、第１操作トランスコンダクタンス増幅器１と、第２操作トランスコンダクタンス増幅器２を含んでいる。第２操作トランスコンダクタンス増幅器２の非反相出力１０は、第１接地キャパシタ４、第１と２操作トランスコンダクタンス増幅器１、２、と第１操作トランスコンダクタンス増幅器１の出力９に接続され、第２接地キャパシタ３に接続去れている、第２操作トランスコンダクタンス増幅器２の反相出力１１と、第１操作トランスコンダクタンス増幅器１の第２入力と、第２操作トランスコンダクタンス増幅器２の第２入力８は接地されている。

図３を参照しよう。第１操作トランスコンダクタンス増幅器１のトランスコンダクタンスはまたb1/a2であり。第２操作コンダクタンス増幅器２のトランスコンダクタンスはa1/a2である。第１操作トランスコンダクタンス増幅器１の第１入力５と第２操作トランスコンダクタンス増幅器２の第２入力８は非反相入力である。第１操作トランスコンダクタンス増幅器１の第２入力６と、第２操作トランスコンダクタンス増幅器２の第１入力７は反相入力である。

図４のもう１つの第１操作トランスコンダクタンス増幅器１のトランスコンダクタンスもまたa1/a2であり、第２操作トランスコンダクタンス増幅器２のトランスコンダクタンスはb1/a2である。第１操作トランスコンダクタンス増幅器１の第１入力５と、第２操作トランスコンダクタンス増幅器２の第２入力８は反相入力である。第１操作トランスコンダクタンス増幅器１の第２入力６と、第２操作トランスコンダクタンス増幅器２の第１入力７は、非反相入力である。また、第２と第１の接地キャパシタは単一のキャパシタンスであってよい。

図３でのV1はV2より90°進んでおり、図４でのV1はV2より90°遅れていることを注意されたい。図３と４で推薦するオシレータの構造は、従前のもの （非特許文献１４乃至２７）とは異なるのである。
＜２．高次直交オシレータ構造の分析と合成＞

電圧モードと電流モード第n次（nは２より大の整数）直交オシレータの特性式を以下に示す。

式(１)を実現するため、設計に使用される、最小数のOTAsとパッシブ・キャパシタは次の如しである。第n次に項ansnを実現するためには、n個のキャパシタンスが必要で、残りの異なる係数、an-1、an-2……,a2, a1,とa0を合成するためにはn個のトランスコンダクタンスが必要である。故にn個のOTAsとn個のキャパシタが第n次の直交正弦波オシレータ構造の設計のため、必要な最小数のアクティブとパッシブの部品となる。式（20）を実現するための新しい分析合成方法を以下に示す。

ansn-1で割り、V1を掛け、整理すれば(1)は

＜第１部＞n が整数の奇数なれば、(4)は下式で代表される。

故にもし

を式(5)の枠内の始めから終わりまでの項に代入し、また

を式(5)の枠内の第２項から終りまでに代入する。また、

を式(5)の枠内の(n-2)項から終りの項までに代入し、最後に

を式(5)の枠内の最終項に代入すれば、式(6-1)から(6-n-1)を組合わせて、下記の式(6)となる。式(6)の中でj=1,2,3…,n-2,n-1

または、

式(6) (resp. 6*)はVn-j+1とVn-jとの間の位相角を制御する。もし分子の-aj/aj+1(resp.
aj/aj+1)のためVn-j+1の相が180°(resp. 0°)となったら、分母がｓのためVn-j は90°となり、sはjωと等しい。そしてVn-jの位相(位相角90°)はVn-j+1 (位相角180°(resp. 0°))に90° (または直交)遅れる(resp.進む)。式中j=1,2,3…,n-2,n-1である。これは実現された回路はｎ個のノード電圧で下記の位相関係を備えた、直交正弦波オシレータであることを意味する。即ち、

そして式(5)は

または

となり、最後に下式の拘束を受けるのである。

または

式(6)により実現されたOTA-C副回路系統を図２に示した。その中で１つのトランスコンダクタンスaj/aj+1を備えた単一端末入力OTAが、単一のキャパシタンスを持った接地キャパシタに接続されている。

最後の拘束された式(8)にはV1、 V2、V3……、Vn-1、Vnが含まれており、図２に示したn-1個の実現された副回路系統６を接続する。図３に式(6)と式(8)に実現された、完全なOTA-C回路構造を示した。これは電圧と電流モードの第n次単一端末入力OTAと、接地キャパシタ直交オシレータ構造であって、ｎは奇数の整数である。同様に(6*)と(8*)にて実現された、他の単一端末入力OTAと接地キャパシタ直交オシレータ構造も容易に得られる。

ただｎ個の接地キャパシタと、ｎ個の単一端末入力OTAsと、最小数のアクティブとパッシブ部品が使用されているだけである。設計に同一なキャパシタンスを使っているが、これは集積回路のディジッと内のキャパシタンスの苛酷な精度の要求を満たす困難のため、容量の異なるキャパシタの使用を避けたのである。Viの位相はVi+1のそれより90°遅れ、各OTAの上方(resp.下方)端子からの出力電流はOTAの入力電圧と同相(resp.反相)である。図４に示された第５次直交オシレータ構造は図５に示されたものと同様に、90°ずつ順序に従って、90°位相角のずれた５つのノード電圧と、直交のフェース・シフトを持った１０個の出力電流を備えている。各OTAの電流出力は非常に高い出力インピダンスを有し、その次の電流モード段階とカスケードに接続できるものである。

非特許文献５０から良く了解できるが、図３に示された単一端末入力OTAと、接地C回路構造とは、より低いノイズで図６に示された全差動OTAと、接地C回路構造に転換できるものである。
＜部分 ＩＩ＞もしnが偶数の整数の場合、式(4)は以下のよう；

なる。

故に以下の式（10）を得る。

Vn-jの位相はVn-j+1のそれに90°(直交)遅れまたは直交、j = 1, 2, 3…, n-2, n-1である。これは実現された回路は、ｎ個のノード電圧を持った直交オシレータであり、下記の位相関係があることを意味する。即ち：

最後の拘束条件として、

または

式（10）により実現されたOTA-C副回路系統もまた、図2に示した。同様に式(10)と式(12)により実現された全OTA-C回路構造も図7に示した。ｎは偶数の整数である。(10＊)により実現された(12＊)も容易に得られる。

第4次4相電圧と電流モード直交オシレータ構造を図8に示す。その出力シグナルのフェース・シーケンスは図9に示されている。
対応する全差動OTAと、接地C回路構造は、図10に示されている。

故に第n次の任意のフェースシフト正弦波オシレータ構造の構成には、第n次の同数の直列に接続された単一端末入力操作トランスコンダクタ増幅器と、第n次のｎと同数の操作トランスコンダクタ増幅器の出力側に接続された接地キャパシタを含んでいる。
＜３．任意のフェース・オシレータ構造の分析と合成＞

方程式(6)と(10)でVn-j+1とVn-jの間の位相角関係を制御する。それはなぜ上記のオシレータ構造が直交式である理由を説明している。上述の90°フェース・シフトは、以下の2つの手法で変更できる。第1の手法でフェース・シフトは90°以上、180°以下となる。第2の手法では、位相角の差は90°以下となる。
＜手法１＞

もし、式(6)と(10)で表わされたVn-j+1とVn-jの関係を下式で代入すると、

即ち、コンダクターgを接地キャパシタと並列な位置に加えると、分子は-aj/aj+1であるため、Vn-j+1の位相は依然と180°であり、分母sC+g の変化のため、Vn-jの位相は90°より小となる。そして分母の位相角は90°より小さいtan^-1(ωC/g) となる。Vn-j+1とVn-jの位相関係は図11で表わされる。sC+gでOTA-Cを実現した状態は図12に示され単一端末入力OTAと並列になった接地キャパシタがあり、OTAは正のコンダクターとして動作する。

第3次オシレータ構造のこの手法では、もし図12に示したOTA-C副回路系統を接地キャパシタと取り替えれば、第3次オシレータ構造の特性式は、sCi+gでsCiと取り替えれば、下記の3つの方程式の中の1つとなる。

上記の3つの式は未だ、標準の第3次特性方程式の形を保っている。もし、図12に示した2つ、または3組のOTA-C副回路系統で、2つまたは3つの接地キャパシタを置き換えれば、それら最後の特性方程式は依然として標準方程式の形を保っていることは、明らかであらう。そして、90°以上180°以下の固定フェース・シフトのある、正弦波オシレータ構造が実現できるのである。90°以上180°以下のフェース・シフトのある、電圧モードと電流モードの第n次単一端末入OTA接地キャパシタ・オシレータ構造は図13（ｎは奇数）と図14（ｎは偶数）にそれぞれ示されている。実際の位相差はアドミタンスsC+gの実数部と、虚数部の大きさに左右されることに注意されたい。
図１３及び１４は、ｎ個の操作トランスコンダクタンス増幅器（ＯＴＡ−Ｃ）と、ｎ個の接地キャパシタと、図１２に示したｎ−１個のＯＴＡ−Ｃ副回路系統と、を備えた第ｎ次のフェースシフト正弦波オシレータを示す。
上記のＯＴＡ−Ｃは互いに隣接し合っており、それぞれのＯＴＡ−Ｃは、２つの入力と第１出力とを有している。２つの入力のうちの１つは入力リンク（図１３及び図１４のＶ１、Ｖ２、・・・Ｖｎと記載された接続ノード）に接続され、他の入力は接地されている。第１出力は、第１ＯＴＡ−Ｃの入力リンク（「Ｖ１」と記載された接続ノード）に接続されている。接地キャパシタの一端は対応する入力リンクに接続され、他端は接地されている。
ＯＴＡ−Ｃ副回路系統のそれぞれは、さらに、副回路第１入力と、副回路第２入力と、副回路出力と、を有している。副回路第１入力は、第２操作トランスコンダクタンス増幅器から第ｎ操作トランスコンダクタンス増幅器のうちの１つの操作トランスコンダクタンス増幅器の入力リンクに接続されている。副回路第２入力は、接地されている。副回路出力は副回路第１入力に接続されている。
第１ＯＴＡ−Ｃから第ｎ−１ＯＴＡ−ＣまでのＯＴＡ−Ｃは、それぞれ、第２出力を有している。それぞれの第２出力は、隣接するＯＴＡ−Ｃの入力リンクに接続される。

5つの単一端末入力OTAs、と3つの接地キャパシタを使用した、電圧モード３相(フェース・シフト120°)と、電流モード6相(フェース・シフト60°)オシレータ構造を図１４Aに示す。C1=C2=C3=C、ωＣ＝ｓｑｒｔ（３）＊ｇ（ｓｑｒｔ（３）は、３の平方根を意味する）と の場合、これは容易に実現できる。

電圧モード３相と電流モード６相の正弦波オシレータ構造(図14を参照)の特性方程式は、

これは依然として標準特性方程式である。C1=C2=C3=CでありかつωＣ＝ｓｑｒｔ（３）＊ｇ（ｓｑｒｔ（３）は、３の平方根を意味する）、V1はV2に120°遅れ、V2はV3に120°遅れている。そして、電圧モードと電量モードの出力シグナルの間の位相関係は図15に示されている。これは電圧モード３相（フェース・シフト120°)と、電流モード６相(フェース・シフト60°)のオシレータ構造である。

図16を参照しよう。第ｎ次任意のフェース・シフト正弦波オシレータ構造は更に第3操作トランスコンダクタンス増幅器12を含み、その入力は第2接地キャパシタ3に並列に接続され、第3操作トランスコンダクタンス増幅器12の出力13、14は、第1操作トランスコンダクタンス増幅器1の第2入力6と、第2操作トランスコンダクタンス増幅器2の第2接地キャパシタ3と反相出力11に接続されている。

第3操作トランスコンダクタンス増幅器12の非反相入力14はまた、第2接地キャパシタ3の接地側に接続される。第3操作トランスコンダクタンス増幅器12の反相入力14は、第2接地キャパシタ3に接続される。

第3操作トランスコンダクタンス増幅器12の反相入力14はまた、第2接地キャパシタ3の接地側に接続される。第3操作トランスコンダクタンス増幅器12の非反相入力13は、第2接地キャパシタ3に接続される。

同様に、正のトランスコンダクタンスOTAを並列に図4のノード電圧V2に位置する接地キャパシタに加えると、図16に示すような、フェース・シフトが90°以上、180°以下の第2次OTA-Cオシレータ構造が得られる。
＜手法 II＞

もし、式(a8)に示した、V2とV1の関係を下式で代入すると、

分子a1/a2のため、V2 の位相が0°、位相角がtan^-1[ωC/(-g)]の分母のため、V1の位相が180°以下、90°以上になる。sC-gのOTA-C実現状態を図17に示す。接地キャパシタが単一端末入力OTAと並列しており、負のコンダクターとして作用する。

この手法では、図4の第2次オシレータ構造に於て、図17のOTA-C副回路系統で1つの接地キャパシタを置換すれば、第2次オシレータ構造の特性方程式は、

もし、式(a1)の4つの係数がみな正で、(a2)と(a3)を満足させるならば、上記の方程式は標準の第2次特性方程式(a1)と一致する。そして、180°以下、90°以上の固定フェース・シフトがある正弦波オシレータは図4より実現でき、図17Aにより示される。
＜手法 III＞

もし、式(6)または(10)に示す、Vn-j+1とVn-jの関係を下記の式で置換すれば、

分子が-aj/aj+1のため、Vn-j+1の位相は依然と180°で、分母sC-gの位相角がtan^-1[ωC/(-g)]のため、Vn-jの位相は180°以下90°以上となる。Vn-j+1とVn-jとの位相関係は図17に示されている。sC-g のOTA-Cの実現状態は図18に示され、単一端末入力OTAと並列された接地キャパシタは負のコンダクターとして作用する。

このような手法で、第3次オシレータ構造に於て、図18に示したOTA-C回路系統で1つの接地キャパシタを置換すれば、第3次オシレータ構造の特性方程式はsCi-gでsCiを置換して、下記の3つの式の中の1つとなる。

4つの標準第3次特性式の係数がみな正ならば、上記の3つの方程式はみな、標準第3次特性式と一致する。もし2つか3つの接地キャパシタを2つか3つのOTA-C副回路系統(図18を参照)で置換すれば、もし係数がみなまだ正であるなら、それら最後の特性式は、上記の標準方程式と一致することは明らかである。そして、フェース・シフトが90°以下の正弦波オシレータ構造が実現するのである。電圧モードと電流モードの、フェース・シフトが90°以下の第n次単一端末入力OTA接地キャパシタ・オシレータ構造を図19（ｎは奇数）と図20（ｎは偶数）にそれぞれ示す。実際の位相差はsC-gのアドミタンスの実数部と虚数部の大きさに、決定されることに注意されたい。

5つの単一端末入力OTAsと3つの接地キャパシタを使って製作した電流モード６相(フェース・シフト60°)正弦波オシレータ構造(図21を参照)はC1=C2=C3=C、ωＣ＝ｓｑｒｔ（３）＊ｇ（ｓｑｒｔ（３）は、３の平方根を意味する）で、V1はV2に60°遅れ、V2はV3に60°遅れている場合、実現できる。図21に示された電流モード６相オシレータ構造の特性方程式は、

故にオシレーションの条件(CO)は、

で、オシレーションの周波数(FO)は、

(i) g²+g₁g₂>2gg₁、(ii)

の場合、非-不必要(non-trivial)な解が得られる。

これはもし、係数がみな正のとき、上記の式は標準の特性式と一致する。C1=C2=C3=C、ωＣ＝ｓｑｒｔ（３）＊ｇ（ｓｑｒｔ（３）は、３の平方根を意味する）で、V1はV2に60°遅れ、V2はV3に60°遅れる場合、電圧モードと、電流モードの出力シグナルの間の位相関係を図22に示す。故に図20に示した回路は電流モード６相オシレータで、そのフェース・シフトは60°である。

もし、式(a8) のV2とV1の間の関係を下式

にて置換した場合、分子がa1/a2なので、V2の位相は0°であり、分母sC+gの位相角がtan^-1[ωC/(+g)]なので、V1の位相は90°以下となる。sC+gのOTA-Cの実現は図17に示されている。

この手法に於て、図4の第2次オシレータ構造の中の1つの接地キャパシタを図17のOTA-C副回路系統で置換すると、第2次オシレータ構造の特性方程式は次のようになる。

もし、式(a1)の4つの係数がみな正で、式(a2)と(a3)を満足させる場合、上記の方程式は標準第2次特性式(a1)と一致する。そして、90°以下の固定フェース・シフトを有する正弦波オシレータが実現できるのである。これを図20Aに示す。

上記の3つのフェース・シフト構造をみな使用して、幾つかのフェース・シフトを含む正弦波オシレータ構造が実現できる。例えばもし我々がそれぞれ位相角0°、90°、210°、と270° (即ちV1はV2に90°遅れ、V2はV3に120°遅れ、V3はV4に60°遅れる)の4つのノード電圧を有する第4次オシレータ構造を設計しようとするなら、先ず直交副回路系統を使い、次にフェース・シフト120°の副回路系統をカスケードに接続し、最後に位相角差60°の副回路系統を接続して図23に示した、このようなオシレータを構成するのである。これは下記の式で表わされる。

そしてこの第4次任意のフェース・シフトオシレータは図23に示され、下記の式で表わされる。

オシレーション(CO)の条件は下記の式で表わされる、

式中

しかして、オシレーションの周波数(FO)は、

実現が可能の条件は下記の通りである。

(ii)もしb>0なら、cは負であることが必要、しからざれば、もしb<0なら、(b2-4ac)が正であることのみが必要条件である。

図23の電圧と電流の間のフェース・シフト図を図24に示す。ここに更に8つの位相角0°、30°、90°、180°、210°、270°がそれぞれある(即ちI1-はI3+に30°遅れ、I3+はI2-またはI4+に60°遅れ、I2-またはI4+はI1+に90°遅れ、I1+はI3-に30°遅れ、I3-はI4-またはI2+に60°遅れる)電流出力シグナルがあることに注意されたい。

故に第n次の任意のフェース・シフト正弦波オシレータ構造は、第n次のnと同数の直列の第1組の単一端末入力操作トランスコンダクタンス増幅器と、第n次のｎと同数の操作トランスコンダクタンスの出力に接続された接地キャパシタと、少なくとも1つの第2組の接地キャパシタンスと並列の単一端末操作トランスコンダクタンス増幅器と第1組の単一端末入力操作トランスコンダクタンス増幅器の出力に接続された第2組の単一端末入力操作トランスコンダクタンス増幅器の出力とを含んでいる。
＜4．補償の構成＞

以下のファクター(i)トランスコンダクタンスGj(s) (=gj(1-sTj)(トランスコンダクタンスｇではなく)の周波数依存、(ii) OTAの入力パラシティック・キャパシタンス （Cip）、(iii) OTAの出力パラシティック・キャパシタンス Cop、(iv) OTAの出力パラシティック・キャパシタンスGopと(v) OTA-C回路の各内部ノードにある、ノーダル・パラシティック・キャパシタンスCnpに起因する非理想的な効果（非特許文献２６）を考えよう。上記の非理想的な効果による、フェース・シフトとオシレーション周波数の偏差を如何にして補償するかを以下に示す。適当な補償がなされた後、我々は実現されたオシレーション構造のフェース・シフトした位相角とオシレーション周波数が、未補償のそれよりも、大幅に精度が向上することを望む。

先ず、第n次任意のフェース・シフト正弦波オシレータ構造を構成しよう。その含むステップは、

i)第n次のｎと同数の単一端末入力操作トランスコンダクタンス増幅器を直列に接続する。

ii)接地キャパシタを各単一端末入力操作トランスコンダクタンス増幅器の出力に接続する。

それで非理想的な効果が補償され、色々な補償方法の構想は以下の如くである。
＜５．補償の構想I＞

式(6)と式(10)に示した、2つのノード電圧の間の非理想的直交関係は下式のように書き替えることができる。

その中で、sCpとGpはそれぞれ、全パラシティック・キャパシタンスと、コンダクタンスを表わし、キャパシタンス値Cの接地キャパシタと並列に接続されている。そこで、(i)図25に示された分子の相は、180°からtan^-1(ωgT/g) 角減少し、(ii)図26に示された分母の相は、90°からtan^-1 [Gp/ω(C+Cp)] 減少する。

シミュレートされたフェース・シフトが90°より小さい(理論上のフェース・シフト90°)場合、補償の構想は分母の位相角をより小さくすること、即ち、適当な小さいコンダクタンスGを接地キャパシタに並列に接続することである。このような補償を施した直前直後の分母の位相変化を図27に示す。
＜補償の構想 II＞
式(13)に示された、2つのノード電圧の間の非理想的位相関係は下記の式に書き替えることができる。

その中でsCpとGpはそれぞれ、全パラシティック・キャパシタンスと、コンダクタンスを表わし、キャパシタンス値C の接地キャパシタと並列に接続されている。そして(i)図25に示された分子の位相は、180°からtan^-1(ωgT/g)減少し、(ii)図28に示された分母の位相は、Cp、GpとgiTiの異なる大きさのため、3つの異なる可能なケースに従って、(i)増加、(ii)現状を維持、(iii)減少する。シミュレートされたフェース・シフトが予測値よりも小さい場合（シミュレーションの段落を参照）、補償の構想は、分母の位相角をより小さくすること、即ち、接地キャパシタCiと並列の、単一端末入力OTAのを少しばかり大きくすることである。そして、補償前後の式(25)の分母の位相変化は図29に示す。
＜補償の構想 III＞

式(18)に示された、2つのノード電圧の間の非理想的位相関係は、下記の式に書き替えることができる。即ち、

その中でsCpとGpはそれぞれ、全パラシティック・キャパシタンスと、コンダクタンスを表わし、キャパシタンス値Cの接地キャパシタと並列に接続されている。そこで(i)図25に示された分子の相は、180°からtan^-1(ωgT/g)角減少し、(ii)図30に示された分母の相(第二象限)は、実数部の絶対値の減少と虚数部の増加のため、減少する。シミュレートされたフェース・シフトが予測値よりも小さい場合(シミュレーションの段落を参照)、補償の構想は、分母の位相角をより小さくすること、即ち、小しばかりのを与えて、接地キャパシタCiと並列の単一端末入力OTAの実数部の絶対値をより小さくすることである。そして、補償を施した直前直後の分母(26)の位相変化を図31に示す。
＜補償の構想IV＞

図4に示された第2次直交オシレータの、式(a8)のノード間の非理想的位相関係は下記の式に書き替えることができる。即ち、

その中でsCpとGpはそれぞれ、全パラシティック・キャパシタンスと、コンダクタンスを表わし、キャパシタンス値Cの接地キャパシタと並列に接続去れている。

そして、(i)図31Aに示した分子の位相は、標準の0°からtan^-1(ωgT/g)角減少し、(ii)図26に示した分母の位相は90°からtan^-1[Gp/ω(C+Cp)]角減少する。シミュレートされたフェース・シフトが90°(理論上のフェース・シフト90°と比較して)より小さい(resｐ.大きい)場合、補償の構想は分母の位相角をより大きく(resp.小さく)、することである。即ち、小さい負のコンダクタンス-G (resp.小さい正のコンダクタンスG)を接地キャパシタに並列に接続することである(実現にはOTAを使用可能。これは負(resp.正)のコンダクターとして接地キャパシタと並列して使用する)。そして、補償前後の式(b1)の分母の位相変化は、図27に示したようになる。
＜補償の構想 V＞

図23Aに示された、フェース・シフトが90°より小さい、式(a14)に示された、2つのノード電圧間の非理想的位相関係のあるオシレータ構造は、下記の式に書き替えることができる。即ち、

その中でsCpとGp はそれぞれ、全パラシティック・キャパシタンスと、コンダクタンスを表わし、キャパシタンス値Cの接地キャパシタと並列に接続されている。

そこで(i)図31Aに示された分子の相は、標準0°からtan-¹(ωgT/g)角減少し、(ii)図28に示された分母の位相は、Cp、Gp、とgiTiの異なる大きさのため、3つの異なる可能なケースに従って、(i)増加、(ii)現状を維持、(iii)減少する。シミュレートされたフェース・シフトが予測値より小さい(resp.大きい)場合、補償の構想は、分母の位相角をより大きく(resp.小さく)することである。即ち、極く小さい(resp. 大きい) )g^* _iを接地キャパシタCと並列の単一端末入力OTAに与えるのである。そして、この補償を施した前後の式(a16)の分母の位相変化を図31Cに示す。フェース・シフトが0°と90°の間である場合、図4のケースはこの構想に属することに注意されたい。
＜補償の構想 VI＞

フェース・シフトが90°以上で180°以下のオシレータ構造を図17Aに示す。式(a12)に示された、2つのノード電圧がある非理想的な位相関係は、下式のように書き替えることができる。

その中でsCpとGpはそれぞれ、全パラシティック・キャパシタンスと、コンダクタンスを表わし、キャパシタンス値Cの接地キャパシタンスと並列に接続されている。そこで(i)図31Aに示された分子の相は0°からtan-¹(ωgT/g)角減少し、(ii)図30に示された分母の位相(第二象限)は減少する。これは実数部の絶対値の減少と、虚数部の増加によるものである。シミュレートされたフェース・シフトが予測より小さい(resp.大きい)場合、補償の構想は、分母の位相角をより大きく(resp.小さく)することである。即ち、少し大きい(resp.小さい)g^* _iを接地キャパシタCと並列の単一端末入力OTAに与えるのである。そして、このような補償を施した前後の式(a17)の分母の位相の変化を、図31Dに示す。フェース・シフトが90°以上で180°以下の場合、図4のケースは、この構想に属することに注意されたい。
＜補償の構想 VII＞

非正常化の見方では、キャパシタンスが大きければ大きいほど、動作周波数波は低くなり、コンダクタンスが大きければ大きいほど、動作周波数は高くなる。然るにパラシティック・キャパシタンスとパラシティック・コンダクタンスの動作周波数は逆である。パラシティック・キャパシタンスは動作周波数を低くする。一方、パラシティック・コンダクタンスは動作周波数を高くする。動作周波数が高(resp.低い)ければ高いほど、動作周波数は、パラシティック・キャパシタンス(resp.パラシティック・コンダクタンス)より優勢になる（非特許文献４９）、回路が高い(resp. 低い)周波数で動作している場合、実際の動作週は数は、予測値よりも低い(resp.高い)と結論を下しても良い。故にもし、実際の動作周波数が高い(resp.低い)周波数の予測値より低い(resp.より高い)場合、これはパラシティック・キャパシタンス(resp.コンダクタンス)が、パラシティック・コンダクタンス(resp.キャパシタンス)より優勢であることを意味するので、補償の構想としては、実現された回路から少量のキャパシタンス(resp.コンダクタンス)を差し引くのである。反対の場合は、逆の操作をなせばよい。
＜５．H-スパイス・シミュレーション＞

ここに5つの異なるケース、即ち(i)2つの90°フェース・シフトがある、第3次オシレータと、(ii)2つの120°フェース・シフトがある、第3次オシレータと、(iii)2つの60°フェース・シフトのある第3次オシレータと、(iv)3つの90°フェース・シフトがある、第4次オシレータと、(v)90°、120°、60°のフェース・シフトがある、第4次オシレータとを実現された、任意のフェース・シフトOTA-C正弦波オシレータ構造の説明用としてここに掲げる。更に上記の(v)のケースで上記の段落に提出された補償の構想を確定する。理論上の予測を証明するためには、0.35μmプロセス・H-スパイス・シミュレーションが必要となる。つまり、±1.65 Vの供給電圧で（非特許文献５１）に提出された、トランスコンダクタのCMOSを使うのである。
＜ケース I (第3次の2つの90°フェース・シフトのあるオシレータ)＞

NMOSとPMOSトランジスタのW/Lをそれぞれ、CMOS OTA内で10μ/2μと10μ/1μとしよう。部品の数値はC1=40pF、C2=10pF、C3=10pF、g1=g2=125.664μS (Ib=22.776μA)、g3=31.416μS(Ib=3.392μA)である。部品のシーケンス1-2-3は、回路構造の中で、左から右へ計数される。ノード電圧V1、V2、V3のオシレーション波形は図32に示されているが、その周波譜は図33に示される。V1、V2、V3の全ハーモニック畸変(THDs)はそれぞれ1.8461%、0.5671%、と0.6281%である。V1の位相はエラー3.48%で、V2に86.868°遅れ、 V2の位相は3.54%のエラーで、V3に86.816°遅れている。シミュレーション周波数は理論上の1 MHzと比べて、928.988 kHzで、エラー7.1012%である。
＜ケース II (2つの120°フェース・シフトがある第3次オシレータ)＞:

NMOS とPMOS トランジスターのW/Lはそれぞれ、(i)OTA1、(ii)OTA2、(iii)OTA3、(iv)OTA4、(v)OTA5の中で、(i)5μ/0.5μと5μ/0.5μ、(ii)20μ/0.5μと20μ/0.5μ、(iii)20μ/0.5μと20μ/0.5μ、(iv)5μ/2.5μと10μ/2.5μ、(v)5μ/2.5μと10μ/2.5μである。部品の数値はC1=20pF、C2=10pF、C3=10pF、及びg1=24.184μS (Ib=2.042μA)、g2=g3=145.039μS(Ib=12.638μA)、g4=g5=36.276μS(Ib=5.465μA)である。ノード電圧V1、V2、V3のオシレーション波形は、図34に示されていて、その周波譜は図35に示されている。V1、V2、V3のTHDsはそれぞれ、0.6119%、1.8691%、及び0.7293%である。V1の位相は0.951%のエラーで、V2に121.141°遅れ、V2の位相は1.148%のエラーで、V3に121.378°遅れている。シミュレーション周波数は理論上の1 MHz と比べて、938.262 kHzで、エラーは6.174%である。
＜ケース III (2つのフェース・シフトがある第3次オシレータ):＞

NMOSとPMOSトランジスターのW/Lはそれぞれ(i)OTA1、(ii)OTA2、(iii)OTA3、(iv)OTA4、(v)OTA5の中で、(i)5μ/1μと10μ/1μ、(ii)5μ/1μと10μ/1μ、(iii)20μ/1μと20μ/1μ、(iv)20μ/1μと20μ/1μ、と(v)20μ/1μと20μ/1μである。部品の数値はC1=10pF、C2=10pF、C3=10pF、及びg1=g2=99.108μS(Ib=14.568μA)、g3=33.671μS(Ib=2.820μA)、g4=g5=36.258μS(Ib=3.055μA)である。ノード電圧V1、V2、V3のオシレーション波形は図36に示され、その周波譜は図37に示されている。V1、V2、V3のTHDsはそれぞれ、1.1329%、0.6897%、0.7842%である。V1の位相はエラー3.063%で、V2に58.162°遅れ、V2の位相はエラー2.10%でV3に58.740°遅れている。シミュレーション周波数は理論上の1 MHzと比べて、922.131kHzで、エラーは7.787%である。
＜ケース IV (3つの90°フェース・シフトがある第4次オシレータ)＞

NMOSとPMOSトランジスターのW/LをCMOS OTAの中でそれぞれ、5μ/1 μと10μ/1μとしよう。部品の数値はC1=10pF、C2=10pF、C3=20pF、C4=10pF、及びg1=g2=g3=88.858μS(Ib=12.301μA)、g4=44.429μS(Ib=4.773μA)である。ノード電圧V1、V2、V3のオシレーション波形は図38に示され、その周波譜は図39に示されている。V1、V2、V3、V4のTHDsはそれぞれ、0.4605%、0.6972%、0.9910%、及び0.5075%である。V1の位相はエラー2.014%で、V2に88.187°遅れ、V2の位相はエラー1.923%で、V3に88.269°遅れ、V3はエラー2.057%で、V4に88.149°遅れている。シミュレーション周波数は理論上の1 MHz と比べて、910 kHzで、エラーは9.00%である。
＜ケース V (3つのフェース・シフト90°、120°、60°がある第4次オシレータ):＞

NMOSとPMOSトランジスターのW/Lはそれぞれ、(i)OTA1からOTA4、(ii)OTA5、及び(iii) OTA6の中で(i)20μ/1μと20μ/1μ、(ii) 5μ/2μと10μ/1μ、及び(iii)10μ/2μと10μ/2μである。部品の数値はC1=10pF、C2=10pF、C3=10pF、C4=10pF、及びg1=108.828μS(Ib=10.365μA)、g2=g3=g4=72.552μS(Ib=6.518μA)、g5=36.276μS(Ib=5.65μA)、g6=36.276μS(Ib=3.75μA)である。ノード電圧V1、V2、V3のオシレーション波形は、図40に示され、その周波譜は図41に示されている。V1、V2、V3、及びV4のTHDsはそれぞれ、1.7015%、0.7490%、0.9159%、及び1.2211%である。V1の位相は3.129%のエラーで、V2に87.184°遅れ、 V2の位相は1.136%のエラーで、V3に118.637°遅れ、V3の位相は3.493%のエラーで、V4に57.904°遅れている。シミュレーション周波数は、理論上の1 MHz と比べて、920.166 kHzで、エラーは7.983%である。
＜補償 I (3つのフェース・シフト90°、120°、60°がある第4次オシレータ):＞

ここに補償の構想I、II、III（第IV段落を参照）をこの3つのフェース・シフト90°、120°、60がある第4次オシレータに応用しよう。もし、大なるレジスタ420 kΩをキャパシタC2と並列に挿入(構想I)し、OTA5のバイアス電流を4.912μAから5.50μAに増大し(構想III)、OTA6のバイアス電流を3.988μAから3.82μAに減少(構想II)した場合；
１．.エラー3.129%でフェース・シフト87.184°、エラー1.136%で、フェース・シフト118.637°、及びエラー3.493%でフェース・シフト57.904°はそれぞれ、エラー0.95%で89.145°、エラー0.75%で、119.099°、及びエラー0.257%o で59.846°に置換される(エラーがみな1%以内に注意),
２．V1、V2、V3及びV4のTHDsは同時にそれぞれ、1.702%から0.121%に0.749%から0.072%に、0.916%から0.113%に、1.221%から0.052%に減少する(THDsは標準値の1%よりかなり低いことに注意)。
３．オシレーション周波数は、9.783%エラーの920.166 kHzから、0.36% エラーの996.403 kHzに変化し、上述の補償構想IVの実施は不要で、原来の定まったキャパシタンスを交換する必要もない。

ただ適当にフェース・シフトを処理する補償構想I、II、IIIを実施するだけで、THDsとオシレーション周波数が同時、且つ顕著に改善される。適当にフェース・シフトを処理する、補償構想I、II、IIIを実施するだけで、非理想的な効果が殆ど除去されることがその主な原因であらう。図42と43にそれぞれ、補償後のオシレーション波形と、ノード電圧V1、V2、V3及びV4の周波譜を示している。図43に示された、補償後の周波譜が図41に示す補償前のそれより、遥かに良好であることは言を待たない。上記のH-スパイス・シミュレーションの結果は、補償の構想が非常に有効だということを確認している。
＜５． 同等のCCCII-C、またはCCII-RCオシレータ構造＞

集積回路のサイズが小さければ小さいほどICチップに乗せる部品の特性値を正確に定めることは困難になる。このことはレジスタとキャパシタの長い間の問題であった。一体どういうように工夫したら、ICチップ上のオームやファラッド値の精度を向上できるのか？ただ2つのアクティブ素子、即ち操作トランスコンダクタンス増幅器(OTAs)と、第2代電流制御コンベヤー（second-generation current controlled conveyors (CCCIIs) [29]だけがこの利益に予かれるのである。これらのアクティブ素子は、通常のアクティブ素子として働く状態と、抵抗（レジスタ）として働く状態との両方の２つの状態を１つの素子自体においてとりうるため、回路設計において抵抗が必要なくなる。そのため、これらのアクティブ素子は、他の種類のアクティブ素子に勝るのである。故に集積回路のサイズが小さくなるほど、ICチップに乗せる高精度のレジスタの製造が困難となり、2つのアクティブ素子、OTAsとCCCIIsは回路設計上、その重要性を益すことになる。明らかに、レジスタのないアクティブ回路は、レジスタを有する通常の回路と比べて、その構造が大いに簡単となる。前者は、集積回路が小さくなった時に高精度の抵抗をどのように製造するかという問題がなくなる。これは我々がOTAsとCCCIIsを設計上アクティブ素子に使う由縁である。一方、CCCII-C回路は、ＣＣＣＩＩを第２代電流コンベヤー（ＣＣＩＩ）とＣＣＩＩのＸ端子における直列抵抗とに置き換えることにより、容易に対応するＣＣＩＩ [30]−ＲＣ回路に変換可能であるが、ＣＣＩＩ−ＲＣ回路において追加された抵抗は、抵抗を必要としない回路と比べてチップ面積を増加させ、また、ＩＣチップ上に抵抗を製造すると抵抗のオーム値が正確でなくなるため、出力信号の性能を低下させる。

図44を参照しよう。単一端末入力OTAは、容易に単一端末入力CCCIIに変換できる。上記のあらゆる単一端末入力OTA接地C構造は、図44に示された同等方式と、その二重部分の図44のアクティブ素子の出力のプラス記号をマイナス記号に替えたら、容易に単一端末入力CCCII接地C構造に変換できるものである。

OTAは容易にアクティブ電流制御コンベヤーCCCIIに変換できるので[54]、単一端末入力OTAと単一端末入力CCCII間の変換I、及び微分入力OTAと2つの単一端末入力CCCIIs間の変換IIと、上記の新しいOTA-Cオシレータ構造(図4、5、4A、4B、13、14、16、17A、19、20、20A、と23Aに示された)も、その対応するCCCII-Cオシレータ構造に容易に変換できるものである。
＜６．結論＞

ここに提供したものは、近代報告された、部分微積分手法で任意のフェース・シフトの正弦波オシレータを設計するのと比べて、遥かに簡単に完成できる合成方法である。レジスタとキャパシタで樹枝状に無限に連結した部分キャパシタンスでICチップ上の製作に困難な部品の使用を必要としない。有効な分析と合成方法を駆使し、単一端末入力OTAs と接地キャパシタを使って、最小限度のアクティブとパッシブ部品で、電圧モードと電流モードの、第ｎ次直交正弦波オシレータ構造を製作するのである。90°より大きい、或いはより小さいフェース・シフトを実現するため、2つの基本的なOTA-C副回路系統を上記の第ｎ次直交正弦波オシレータ構造に重ね、直交を更に第ｎ次OTA-C正弦波オシレータ構造に延長したのである。第ｎ次任意のフェース・シフトOTA-C正弦波オシレータ構造の説明のため、フェース・シフトが(i)2つの90°、(ii)2つの120°、(iii)2つの60°、(iv)3つの90°と(v)90°、120°60°の5つの異なる正弦オシレータを列挙した。更に非理想的OTA のトランスコンダクタンスの作用と、ICチップ上のパラシティック・キャパシタンスとコンダクタンスに由来する出力の偏差を是正する補償構想も提出した。適正な補償がなされた後、依然とキャパシタンスを固定し、6つの単一端末入力OTAsと、4つの接地キャパシタンスを使った、合成第4次3つのフェース・シフトのオシレータで、至極精度の高い出力パラメータ、例えば理論上の1 MHz と比べて、オシレーション周波数は0.36%のエラーで996.403 kHz、理論上の90°、120°、60°と比べて、3つのフェース・シフト89.145°、119.099°、59.846°のエラーはそれぞれ、0.95% 、0.75%、0.257% 、及び4つの異なるノード電圧に対する、4つの優異なるTHDs、0.121%、0.072%、0.113%、0.052%、などを得たがこれらはみな標準値の1.000%以下であった。

以上付図を参照して本発明に係る実施形態を説明したが、これらには色々な変化や修飾ができることは、当業者には明白に知悉できるものである。このような変化や修飾は、以下の特許請求項の精神と範囲から逸脱することなくなされることを了解されたい。

上記の詳細な説明は、この説明書の一部分を構成する付図を参照してなされたもので、実施例に示された方式で、本発明は実施できるのである。これら実施例は詳細に説明されているので、当業者はこの発明を実施し、また利用できるものである。他の実施例も利用が可能で、電気的、ロジカル、または構成の変更は本発明の精神と範囲から逸脱することなくなし得ることに注意されたい。説明書中の詳細な記載は、本発明を制限することを意味するのではなく、本発明の範囲は下記の請求項とその同等事項に定義されるものである。

１ ：第１操作トランスコンダクタンス増幅器
２ ：第２操作トランスコンダクタンス増幅器
３ ：第２接地キャパシタ
４ ：第１接地キャパシタ
５ ：第1と第2増幅器１．２の第1入力
６ ：第1増幅器1の第2入力
７ ：第1と第2増幅器１．２の第1入力
８ ：第2増幅器第2入力
９ ：第1増幅器1の出力
１０：第2増幅器2の非反相出力
１１：第2増幅器2の反相出力

Claims (6)

1. お互いが隣接しあったｎ個の操作トランスコンダクタンス増幅器と、ｎ−１個のＯＴＡ−Ｃ副回路系統と、ｎ個の接地キャパシタと、を備えた第ｎ次のフェースシフト正弦波オシレータであって、
   前記操作トランスコンダクタンス増幅器のそれぞれが、
   入力リンクに接続された第１入力と、
   接地された第２入力と、
   第１操作トランスコンダクタンス増幅器の前記入力リンクに接続された第１出力と、
   を有し、
   前記ＯＴＡ−Ｃ副回路系統のそれぞれが、
   第２操作トランスコンダクタンス増幅器から第ｎ操作トランスコンダクタンス増幅器のうちの１つの操作トランスコンダクタンス増幅器の前記入力リンクに接続された副回路第１入力と
   接地された副回路第２入力と、
   前記副回路第１入力に接続された副回路出力と、
   を有し、
   前記接地キャパシタのそれぞれが、
   対応する前記入力リンクに接続された一端と、
   接地された他端と、
   を有し、
   第１操作トランスコンダクタンス増幅器から第ｎ−１トランスコンダクタンス増幅器のそれぞれは、隣接した前記操作トランスコンダクタンス増幅器の前記入力リンクに接続された第２出力をさらに有する、
   第ｎ次のフェースシフト正弦波オシレータ。
2. 前記操作トランスコンダクタンス増幅器のトランスコンダクタンス値を発振条件に設定する、請求項１に記載の第ｎ次のフェースシフト正弦波オシレータ。
3. ２つの隣接し合った操作トランスコンダクタンス増幅器の間の出力位相差が９０度よりも小さい場合には、前記２つの隣接し合った操作トランスコンダクタンス増幅器の間に接続された前記ＯＴＡ−Ｃ副回路系統のトランスコンダクタンス値を正値（＋Ｇ）として、非理想的な効果により生じる位相差及び周波数差を補償し、
   ２つの隣接し合った操作トランスコンダクタンス増幅器の間の出力位相差が９０度よりも大きい場合には、前記２つの隣接し合った操作トランスコンダクタンス増幅器の間に接続された前記ＯＴＡ−Ｃ副回路系統のトランスコンダクタンス値を負値（−Ｇ）として、非理想的な効果により生じる位相差及び周波数差を補償する、
   請求項１に記載の第ｎ次のフェースシフト正弦波オシレータ。
4. 前記ＯＴＡ−Ｃ副回路系統のトランスコンダクタンス値を増加することにより前記操作トランスコンダクタンス増幅器の出力位相差を増加させ、前記ＯＴＡ−Ｃ副回路系統のトランスコンダクタンス値を減少することにより前記操作トランスコンダクタンス増幅器の出力位相差を減少させる、
   請求項１に記載の第ｎ次のフェースシフト正弦波オシレータ。
5. 実際の動作周波数が高い周波数の予測値より低い場合は前記接地キャパシタのキャパシタンス値を小さくし、前記実際の動作周波数が高い周波数の予測値よりも高い場合は前記接地キャパシタのキャパシタンス値を大きくする、請求項１に記載の第ｎ次のフェースシフト正弦波オシレータ。
6. 前記ＯＴＡ−Ｃ副回路系統のそれぞれは、第２代電流制御コンベヤーである、請求項１に記載の第ｎ次のフェースシフト正弦波オシレータ。