KR101195946B1 - 저온 고압 열처리를 이용한 저항변화메모리의 제조방법 및 이를 이용하여 제조된 저항변화메모리 - Google Patents
저온 고압 열처리를 이용한 저항변화메모리의 제조방법 및 이를 이용하여 제조된 저항변화메모리 Download PDFInfo
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Abstract
본 발명은 저온 고압 열처리를 이용한 저항변화메모리의 제조방법 및 이를 이용하여 제조된 저항변화메모리에 관한 것으로서, 기판형성단계; 상기 기판상에 메탈을 증착시켜 하부전극을 형성시키는 하부전극형성단계; 상기 하부전극의 상부에 페로브스카이트 구조의 산화물을 증착시켜 산화물층을 형성시키는 산화물층 형성단계; 상기 산화물층을 1메가파스칼(MPa) 내지 50기가파스칼(GPa)의 압력 및 200℃ 내지 500℃의 온도하에서 30분 내지 24시간동안 열처리하여 결정화시키는 결정화단계;를 포함하여 이루어지는 것을 특징으로 하며, 상기 기판형성단계는, 실리콘(Si) 기판상에 이산화규소(SiO2)를 증착시켜 이산화규소층을 형성하는 이산화규소층 형성단계; 상기 이산화규소층 상부에 티타늄(Ti)을 증착시키는 티타늄층 형성단계;를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 의하면, Pt/PCMO 등을 순서대로 증착시킨 후에, PCMO 등을 저온고압의 조건에서 열처리하여, 결정화시킴으로써, 종래에 고온열처리함으로써 생기는 CMOS 호환성문제를 해결하면서도, 저온에서 결정화를 달성하여 저항스위칭특성을 향상시킬 수 있는 장점이 있다.
본 발명에 의하면, Pt/PCMO 등을 순서대로 증착시킨 후에, PCMO 등을 저온고압의 조건에서 열처리하여, 결정화시킴으로써, 종래에 고온열처리함으로써 생기는 CMOS 호환성문제를 해결하면서도, 저온에서 결정화를 달성하여 저항스위칭특성을 향상시킬 수 있는 장점이 있다.
Description
본 발명은 저온 고압 열처리를 이용한 저항변화메모리의 제조방법 및 이를 이용하여 제조된 저항변화메모리에 관한 것으로, 더욱 상세하게는 Pt/PCMO 등을 순서대로 증착시킨 후에, PCMO 등을 저온고압의 조건에서 열처리하여, 결정화시킴으로써, 종래에 고온열처리함으로써 생기는 CMOS 호환성문제를 해결하면서도, 저온에서 결정화를 달성하여 저항변화스위칭특성을 향상시킨 저온 고압 열처리를 이용한 저항변화메모리의 제조방법 및 이를 이용하여 제조된 저항변화메모리에 관한 것이다.
최근 반도체 메모리의 응용 분야는 PC에 국한되지 않고 각종 전자 기기에 사용되면서 그 수요가 급격히 증가해 왔으며 이러한 시장의 요구에 따라 반도체 소자의 집적도는 반도체 공정 기술의 발전에 힘입어 무어의 법칙(Moore’s law)과 황의 법칙(Hwang’s law)에서 묘사된 바와 같이 해마다 급격한 증가를 거듭해 오고 있다.
ITRS(international technology roadmap for semiconductors)에 따르면 2015년에는 25nm 급 소자 구현을 할 것으로 전망된다.
하지만, 2000년대에 들어서면서부터 100nm 이하 소자의 크기와 관련된 물리적 한계의 문제는 쉽게 해결하기는 힘들 것으로 보고 이를 극복하기 위한 근본적인 접근이 필요하다는 의견들이 대두되어왔다. 더불어 각종 전자기기를 사용하는 소비자들은 비휘발성의(non-volatile) 특성을 가지면서 SRAM(Static Random Access Memory)과 같이 빠른 고용량의 메모리를 기업에게 요구하고 있어 이에 대한 연구가 요구되고 있으며, 이러한 요구를 충족시키기 위한 차세대 메모리 후보군 중 하나로써, 산화물 기반의 저항 변화 메모리(RRAM, Resistance Random Access Memory)가 연구되고 있다.
이러한 저항변화메모리는 페로브스카이트 구조의 산화물의 경우, 결정화도가 높을수록 우수한 저항스위칭특성을 갖는 것으로 나타나, 페로브스카이트 구조 산화물의 결정화도를 높이기 위해 불가피하게 600℃ 이상의 고온에서 열처리를 거쳐야 했다.
그러나, 이러한 고온열처리에 따라, CMOS 호환성문제와 같은 여러가지 문제가 발생하여 이에 대한 해결이 요구되어 왔다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, Pt/PCMO 등을 순서대로 증착시킨 후에, PCMO 등을 저온고압의 조건에서 열처리하여, 결정화시킴으로써, 종래에 고온열처리함으로써 생기는 CMOS 호환성문제를 해결하면서도, 저온에서 결정화를 달성하여 저항스위칭특성을 향상시킨 저온 고압 열처리를 이용한 저항변화메모리를 제조하는 것을 목적으로 한다.
또한, 실리콘기판 위에 이산화규소, 티타늄을 최적의 두께로 증착시킴으로써, 하부전극과의 접착력을 현저히 향상시켜 내구성을 강화한 저온 고압 열처리를 이용한 저항변화메모리를 제조하는 것을 목적으로 한다.
뿐만 아니라, 페로브스카이트 구조의 산화물에 대해, 최적의 온도?압력?시간으로 열처리하며, 이들은 최적범위내에서 상호간에 유기적으로 조절됨으로써, 저온에서도 효과적으로 결정화가 가능한 저온 고압 열처리를 이용한 저항변화메모리를 제조하는 것을 목적으로 한다.
또한, 반응성메탈층 및 상부전극 형성단계에서 증착시 진공에 가까운 저압의 조건을 유지함으로써, 산화현상을 방지하여 저항변화 스위칭 특성의 저하가 없는 저온 고압 열처리를 이용한 저항변화메모리를 제조하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 저온 고압 열처리를 이용한 저항변화메모리의 제조방법은, 기판형성단계; 상기 기판상에 메탈을 증착시켜 하부전극을 형성시키는 하부전극형성단계; 상기 하부전극의 상부에 페로브스카이트 구조의 산화물을 증착시켜 산화물층을 형성시키는 산화물층 형성단계; 상기 산화물층을 1메가파스칼(MPa) 내지 50기가파스칼(GPa)의 압력 및 200℃ 내지 500℃의 온도하에서 30분 내지 24시간동안 열처리하여 결정화시키는 결정화단계;를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 기판형성단계는, 실리콘(Si) 기판상에 이산화규소(SiO2)를 증착시켜 이산화규소층을 형성하는 이산화규소층 형성단계; 상기 이산화규소층 상부에 티타늄(Ti)을 증착시키는 티타늄층 형성단계;를 포함하여 이루어지는 것을 특징으로 하며, 상기 결정화 단계 이후에, 상기 산화물층 상부에 반응성메탈을 증착시키는 반응성메탈층 형성단계; 상기 반응성메탈층 상부에 비반응성메탈을 증착하여 상부전극을 형성하는 상부전극 형성단계;를 더 포함하는 것을 특징으로 한다.
상기 이산화규소층 형성단계는, 상기 이산화규소를 저압화학기상증착 (LPCVD) 방식으로 증착하는 것을 특징으로 하며, 상기 이산화규소층은 10nm 내지 100nm의 두께로 형성되는 것을 특징으로 한다.
또한, 상기 티타늄층 형상단계에서, 상기 티타늄층은 1nm 내지 20nm의 두께로 형성되는 것을 특징으로 하며, 상기 하부전극형성단계에서, 상기 메탈은 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 니켈(Ni), 이리듐(Ir), 루테늄(Ru), 금(Au), 질화티타늄(TiN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 중 적어도 하나인 것을 특징으로 하고, 상기 하부전극형성단계에서, 상기 하부전극은 50nm 내지 150nm의 두께로 형성되는 것을 특징으로 한다.
상기 산화물층 형성단계에서, 상기 페로브스카이트 구조의 산화물은 PCMO(Pr1-XCaXMnO3), LCMO(La1-XCaXMnO3), LSMO(La1-xSrxMnO3) 또는 SrTiO3 중 적어도 하나인 것을 특징으로 하며, 상기 PCMO(Pr1-XCaXMnO3), LCMO(La1-XCaXMnO3) 및 LSMO(La1-xSrxMnO3)에서 x는 0보다 크고, 1보다 작은 값인 것을 특징으로 한다.
또한, 상기 산화물층 형성단계는, 300℃ 내지 500℃의 온도하에서, 5분 내지 60분간 증착시키는 것을 특징으로 하며, 상기 산화물층 형성단계에서, 상기 산화물층은 5nm 내지 60nm의 두께로 형성되는 것을 특징으로 한다.
상기 결정화단계에서, 압력을 가하는 기체는 산소, 수소, 중수소(Duterium) 또는 불소(fluorine) 중 적어도 하나인 것을 특징으로 하며, 상기 반응성메탈층 형성단계에서, 상기 반응성메탈은 알루미늄(Al), 사마륨(Sm), 탄탈륨(Ta), 티타늄(Ti), 가돌리늄(Gd), 트리튬(T), 스칸듐(Sc), 지르코늄(Zr), 란타넘(La) 또는 이트륨(Y) 중 적어도 하나인 것을 특징으로 한다.
또한, 상기 반응성메탈층 형성단계에서, 상기 반응성메탈층은 1nm 내지 10nm의 두께로 형성되는 것을 특징으로 하며, 상기 반응성메탈층의 증착시간은 1분 내지 5분인 것을 특징으로 한다.
상기 상부전극 형성단계에서, 상기 비반응성 메탈은 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 니켈(Ni), 이리듐(Ir), 루테늄(Ru), 금(Au), 질화티타늄(TiN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 중 적어도 하나인 것을 특징으로 하며, 상기 반응성메탈층 형성단계 및 상기 상부전극 형성단계는, 10-6 Torr 이하의 압력을 유지하며 증착되는 것을 특징으로 한다.
본 발명에 따른 저온 고압 열처리를 이용한 저항변화메모리의 제조방법을 이용하여 제조된 저항변화메모리는,
기판; 메탈로 구성된 하부전극; 1메가파스칼(MPa) 내지 50기가파스칼(GPa)의 압력 및 200℃ 내지 500℃의 온도하에서 30분 내지 24시간동안의 열처리를 통해 결정화된 페로브스카이트 구조의 산화물로 구성된 산화물층;을 포함하여 이루어진 것을 특징으로 하며, 상기 기판은, 실리콘으로 구성된 기재층; 이산화규소로 구성된 이산화규소층; 티타늄으로 구성된 티타늄층;으로 이루어진 것을 특징으로 한다.
또한, 반응성메탈로 구성된 반응성메탈층; 비반응성메탈로 구성된 상부전극;을 더 포함하는 것을 특징으로 하며, 상기 하부전극의 두께는 50nm 내지 150nm이고, 상기 산화물층의 두께는 5nm 내지 60nm인 것을 특징으로 하고, 상기 이산화규소층의 두께는 10nm 내지 100nm이고, 상기 티타늄층의 두께는 1nm 내지 20nm인 것을 특징으로 한다.
상기 하부전극에서, 상기 메탈은 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 니켈(Ni), 이리듐(Ir), 루테늄(Ru), 금(Au), 질화티타늄(TiN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 중 적어도 하나인 것을 특징으로 하며, 상기 산화물층에서, 상기 페로브스카이트 구조의 산화물은 PCMO(Pr1-XCaXMnO3), LCMO(La1-XCaXMnO3), LSMO(La1-xSrxMnO3) 또는 SrTiO3 중 적어도 하나이며, 상기 PCMO(Pr1-XCaXMnO3), LCMO(La1-XCaXMnO3) 및 LSMO(La1-xSrxMnO3)에서 x는 0보다 크고, 1보다 작은 값인 것을 특징으로 한다.
또한, 상기 반응성메탈층에서, 상기 반응성메탈은 알루미늄(Al), 사마륨(Sm), 탄탈륨(Ta), 티타늄(Ti), 가돌리늄(Gd), 트리튬(T), 스칸듐(Sc), 지르코늄(Zr), 란타넘(La) 또는 이트륨(Y) 중 적어도 하나인 것을 특징으로 하며, 상기 상부전극에서, 상기 비반응성메탈은 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 니켈(Ni), 이리듐(Ir), 루테늄(Ru), 금(Au), 질화티타늄(TiN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 중 적어도 하나인 것을 특징으로 한다.
본 발명의 저온 고압 열처리를 이용한 저항변화메모리의 제조방법 및 이를 이용하여 제조된 저항변화메모리에 따르면, Pt/PCMO 등을 순서대로 증착시킨 후에, PCMO 등을 저온고압의 조건에서 열처리하여, 결정화시킴으로써, 종래에 고온열처리함으로써 생기는 CMOS 호환성문제를 해결하면서도, 저온에서 결정화를 달성하여 저항스위칭특성을 향상시킬 수 있는 장점이 있다.
또한, 실리콘기판 위에 이산화규소, 티타늄을 최적의 두께로 증착시킴으로써, 하부전극과의 접착력을 현저히 향상시켜 내구성이 높아지는 장점이 있다.
뿐만 아니라, 페로브스카이트 구조의 산화물에 대해, 최적의 온도?압력?시간으로 열처리하며, 이들은 최적범위내에서 상호간에 유기적으로 조절됨으로써, 저온에서도 효과적으로 결정화가 가능한 장점이 있다.
또한, 반응성메탈층 및 상부전극 형성단계에서 증착시 진공에 가까운 저압의 조건을 유지함으로써, 산화현상을 방지하여 저항변화 스위칭 특성의 저하가 없는 장점이 있다.
도 1은 본 발명에 따른 저온 고압 열처리를 이용한 저항변화메모리의 제조방법을 순차적으로 나타낸 순서도
도 2는 본 발명에 따른 저온 고압 열처리를 이용한 저항변화메모리의 제조방법 및 이를 이용하여 제조된 저항변화메모리의 적층구조를 간략하게 모사한 단면도
도 3은 본 발명에 의해 제조된 저항변화메모리를 나타낸 도면(a)과 이를 SEM으로 촬영한 사진(b)
도 4는 본 발명에 의하되, 결정화단계(S40)를 거치지 않은 저항변화메모리(control)와 본 발명에 의해 제조된 저항변화메모리(HPOA, High Pressure Oxygen Annealing)의 전압 및 전류특성을 측정한 그래프
도 5는 고저항상태(HRS)에서의 정규화된 전류분포(a), 저저항상태(LRS)에서의 정규화된 전류분포(b)를 나타낸 그래프
도 6은 50개의 샘플을 이용하여 고저항상태(HRS)와 저저항상태(LRS)에서 셀과 셀의 균일성을 측정한 그래프 (control)
도 7은 50개의 샘플을 이용하여 고저항상태(HRS)와 저저항상태(LRS)에서 셀과 셀의 균일성을 측정한 그래프 (HPOA)
도 8은 control 제품과 HPOA제품간의 고저항상태(HRS)와 저저항상태(LRS)에서의 에러바를 비교한 그래프
도 9는 control 제품(a)과 HPOA 제품(b)간의 고저항상태(HRS)와 저저항상태(LRS)에서의 펄스 폭의 의존성을 나타낸 그래프
도 10은 control 제품(a)의 산소원자의 이동과정, 즉, 작동과정을 모사한 모식도
도 11은 HPOA 제품(b)의 산소원자의 이동과정, 즉, 작동과정을 모사한 모식도
도 12는 control 제품과 HPOA 제품을 XRD(X-Ray Diffractometer)로 측정한 그래프
도 13은 도 12를 확대한 그래프
도 2는 본 발명에 따른 저온 고압 열처리를 이용한 저항변화메모리의 제조방법 및 이를 이용하여 제조된 저항변화메모리의 적층구조를 간략하게 모사한 단면도
도 3은 본 발명에 의해 제조된 저항변화메모리를 나타낸 도면(a)과 이를 SEM으로 촬영한 사진(b)
도 4는 본 발명에 의하되, 결정화단계(S40)를 거치지 않은 저항변화메모리(control)와 본 발명에 의해 제조된 저항변화메모리(HPOA, High Pressure Oxygen Annealing)의 전압 및 전류특성을 측정한 그래프
도 5는 고저항상태(HRS)에서의 정규화된 전류분포(a), 저저항상태(LRS)에서의 정규화된 전류분포(b)를 나타낸 그래프
도 6은 50개의 샘플을 이용하여 고저항상태(HRS)와 저저항상태(LRS)에서 셀과 셀의 균일성을 측정한 그래프 (control)
도 7은 50개의 샘플을 이용하여 고저항상태(HRS)와 저저항상태(LRS)에서 셀과 셀의 균일성을 측정한 그래프 (HPOA)
도 8은 control 제품과 HPOA제품간의 고저항상태(HRS)와 저저항상태(LRS)에서의 에러바를 비교한 그래프
도 9는 control 제품(a)과 HPOA 제품(b)간의 고저항상태(HRS)와 저저항상태(LRS)에서의 펄스 폭의 의존성을 나타낸 그래프
도 10은 control 제품(a)의 산소원자의 이동과정, 즉, 작동과정을 모사한 모식도
도 11은 HPOA 제품(b)의 산소원자의 이동과정, 즉, 작동과정을 모사한 모식도
도 12는 control 제품과 HPOA 제품을 XRD(X-Ray Diffractometer)로 측정한 그래프
도 13은 도 12를 확대한 그래프
이하, 본 발명에 의한 저온 고압 열처리를 이용한 저항변화메모리의 제조방법 및 이를 이용하여 제조된 저항변화메모리에 대하여 본 발명의 바람직한 하나의 실시형태를 첨부된 도면을 참조하여 상세히 설명한다. 본 발명은 하기의 실시예에 의하여 보다 더 잘 이해될 수 있으며, 하기의 실시예는 본 발명의 예시목적을 위한 것이고, 첨부된 특허청구범위에 의하여 한정되는 보호범위를 제한하고자 하는 것은 아니다.
도 1에 나타난 바와 같이, 본 발명에 의한 저온 고압 열처리를 이용한 저항변화메모리의 제조방법은, 기판형성단계(S10), 하부전극 형성단계(S20), 산화물층 형성단계(S30), 결정화단계(S40), 반응성메탈층 형성단계(S50) 및 상부전극 형성단계(S60)를 포함하여 이루어진다.
먼저, 기판형성단계(S10)는 이산화규소층 형성단계(S11) 및 티타늄층 형성단계(S12)를 포함하여 이루어진다. 이는 기판과 하부전극간의 전기적 절열 및 접착력을 향상시킴으로써 내구성을 높이기 위한 과정이다.
여기서, 이산화규소층 형성단계(S11)는 실리콘(Si) 기판상에 이산화규소(SiO2)를 증착시켜 이산화규소층을 형성하는 단계이다. 상기 이산화규소를 일반적인 증착방식 어떠한 것을 사용하여 증착해도 무방하나, 본 발명에서는 저압화학기상증착(LPCVD) 방식으로 증착시키는 것이 가장 바람직하다. 저압화학기상증착(LPCVD) 방식을 이용하면, 실리콘과 이산화규소가 화학반응을 통해 결합하므로, 접착력을 높힐 수 있을 뿐만 아니라, 증착속도로 빨라 경제적인 장점이 있다.
이산화규소층 형성단계(S11)로 인해 형성되는 이산화규소층은 10nm 내지 100nm인 것이 바람직하며, 더욱 바람직하게는 30nm 내지 70nm, 가장 바람직하게는 50nm인 것이 효과적이다. 10nm미만인 경우에는 절연기능을 수행할 수 없을 뿐만 아니라, 접착력이 저하되는 문제가 있으며, 100nm를 초과하는 경우에는 경제성이 저하되는 문제가 있다.
티타늄층 형성단계(S12)는 상기 이산화규소층 상부에 티타늄(Ti)을 증착시키는 단계로, 하부전극과 이산화규소간의 접착력을 증가시키기 위한 과정이다. 증착방식은 상기 물질을 적절하게 증착시킬 수 있는 방식이면 어떠한 방식을 사용해도 무방하나, 본 발명에서는 스퍼터링 방식으로 증착시키는 것이 가장 바람직하다. 여기서, 스퍼터링 방식을 사용하는 경우, 수 nm단위의 박막을 효과적으로 향상시킬 수 있는 장점이 있다.
상기 티타늄층은 1nm 내지 20nm의 두께로 형성되는 것이 바람직하며, 더욱 바람직하게는 5nm 내지 13nm, 가장 바람직하게는 10nm인 것이 효과적이다. 1nm미만인 경우에는 하부전극과 이산화규소간의 접착성 증가가 미미하며, 작업성 또한 현저히 떨어지는 문제가 있으며, 10nm를 초과하는 경우에는 오히려 접착성을 약화시킬 뿐만 아니라, 경제성이 저하되는 문제가 있다.
다음으로, 하부전극형성단계(S20)는 상기 기판상에 메탈을 증착시켜 하부전극을 형성시키는 단계이다. 이는 하부전극 역할을 수행하는 메탈을 효과적으로 증창시키는 과정이다. 여기서, 증착방식은 상기 티타늄층과 마찬가지로 스퍼터링 방식을 사용하는 것이 가장 효과적이다.
또한, 상기 하부전극형성단계(S20)에서, 상기 메탈은 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 니켈(Ni), 이리듐(Ir), 루테늄(Ru), 금(Au), 질화티타늄(TiN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 중 적어도 하나인 것이 바람직하다. 이들은 상대적으로 전기음성도가 큰 메탈로써, 전극의 역할을 효과적으로 수행하면서도 이후 산화물층이 효과적으로 증착될 수 있는 물질이다.
또한, 상기 하부전극은 50nm 내지 150nm의 두께로 형성되는 것이 바람직하며, 더욱 바람직하게는 80nm 내지 120nm, 가장 바람직하게는 100nm인 것이 효과적이다. 50nm미만인 경우에는 전극으로서 충분한 역할을 하기 어려운 문제가 있으며, 150nm를 초과하는 경우에는 경제성이 현저히 떨어질 뿐만 아니라, 메모리 전체의 크기가 커져 실용성이 저하되는 문제가 있다.
다음으로, 산화물층 형성단계(S30)는 상기 하부전극의 상부에 페로브스카이트 구조의 산화물을 증착시켜 산화물층을 형성시키는 단계이다. 이는 페로브스카이트 구조의 산화물을 효과적으로 하부전극 상부에 증착시킴으로써, 저항변화스위칭 특성을 부여하기 위한 준비과정이다.
여기서, 상기 페로브스카이트(Perovskite) 구조의 산화물은 산화물 내부의 산소이온이 움질일 수 있는 페로브스카이트 구조의 산화물이면 어떠한 것이든 무방하나, 본 발명의 효과를 극대화시키기 위해서는 PCMO(Pr1-XCaXMnO3), LCMO(La1-XCaXMnO3), LSMO(La1-xSrxMnO3) 또는 SrTiO3 중 적어도 하나인 것이 가장 바람직하다.
또한, 상기 PCMO(Pr1-XCaXMnO3), LCMO(La1-XCaXMnO3) 및 LSMO(La1-xSrxMnO3)에서 x는 0보다 크고, 1보다 작은 값인 것이 바람직하며, 더욱 바람직하게는 x가 0.2 내지 0.4, 가장 바람직하게는 x가 0.3인 것이 효과적이다. 상기 x가 0인 경우에는 레지스터로써의 역할을 수행하기 어려우며, x가 1을 초과하는 경우에는 저항변화스위칭 특성을 나타내는 물질이 구성될 수 없는 문제가 있다.
또한, 상기 산화물층 형성단계(S30)는, 300℃ 내지 500℃의 온도하에서, 5분 내지 60분간 증착시키는 것이 바람직하며, 더욱 바람직하게는 350℃ 내지 450℃의 온도하에서 30분 내지 50분간, 가장 바람직하게는 450℃에서 40분간 증착시키는 것이 효과적이다. 증착시 온도가 300℃미만인 경우에는 고르게 효과적으로 산화물층이 증착되지 못 하는 문제가 있으며, 500℃를 초과하는 경우에는 경제성이 저하될 뿐만 아니라, 오히려 고온으로 하부전극 또는 주변 메탈의 산화가 일어나는 문제가 있다.
증착시간이 5분미만인 경우에는 산화물층이 충분히 증착되지 못 하는 문제가 있으며, 60분을 초과하는 경우에는 경제성이 저하될 뿐만 아니라, 산화물층의 두께가 과도하게 두꺼워지는 문제가 있다.
또한, 상기 산화물층 형성단계(S30)에서, 상기 산화물층은 5nm 내지 60nm의 두께로 형성되는 것이 바람직하며, 더욱 바람직하게는 20nm 내지 40nm, 가장 바람직하게는 30nm인 것이 효과적이다. 5nm미만인 경우에는 저항변화스위칭 특성이 발현되지 못 하는 문제가 있으며, 60nm를 초과하는 경우에는 메모리 두께가 과도하게 두꺼워져 상품성 및 경제성이 현저히 저하되는 문제가 있다.
다음으로, 결정화단계(S40)는 상기 산화물층을 1메가파스칼(MPa) 내지 50기가파스칼(GPa)의 압력 및 200℃ 내지 500℃의 온도하에서 30분 내지 24시간동안 열처리하여 결정화시키는 단계이다. 이는 본 발명의 핵심단계로, 산화물에 대해 저온에서 특정조건을 가하여 열처리함으로써, 결정화시켜 저항변화스위칭 특성을 구현하도록 유도하는 과정이다.
결정화단계(S40)는 1메가파스칼(MPa) 내지 50기가파스칼(GPa)의 압력 및 200℃ 내지 500℃의 온도하에서 30분 내지 24시간동안 열처리하는 것이 바람직하며, 더욱 바람직하게는 100메가파스칼(MPa) 내지 5기가파스칼(GPa)의 압력 및 300℃ 내지 450℃의 온도하에서 3시간 내지 6시간동안 열처리, 가장 바람직하게는 4기가파스칼(GPa)의 압력 및 400℃의 온도하에서 5시간동안 열처리하는 것이 효과적이다.
여기서, 압력, 온도, 시간은 서로 상관관계를 가지며, 예를 들면, 온도가 낮을수록 열처리시간 및 압력이 증가해야 결정화가 가능하다. 이는 산화물의 종류에 따라 다소 차이는 있으나, 수차례 실험을 통해 본 발명의 상기 범위 내에서는 상기 나열된 산화물들이 가장 효과적으로 결정화될 수 있음을 발견하였다.
상기 압력이 1메가파스칼 미만인 경우에는 저압으로 인해 저온에서의 결정화가 이루어지지 않는 문제가 있으며, 50기가파스칼을 초과하는 경우에는 과도한 압력으로 경제성 및 위험성만 증가되는 문제가 있다.
또한, 온도가 200℃미만인 경우에는 과도하게 저온으로 산화물의 결정화속도가 매우 느릴 뿐만 아니라, 저항변화스위칭 특성을 가질 정도의 결정화가 이루어지지 않는 문제가 있으며, 500℃를 초과하는 경우에는 고온으로 CMOS호환성 등의 문제가 발생된다.
또한, 열처리시간이 30분미만인 경우에는 산화물이 충분히 결정화되지 않아 저항변화스위칭 특성이 현저히 저하되는 문제가 있으며, 24시간을 초과하는 경우에는 경제성 저하뿐만 아니라, 오히려 해당 물질이 손상되는 문제가 있다.
상기 결정화단계(S40)에서, 압력을 가하는 기체는 산소, 수소, 중수소(Duterium) 또는 불소(fluorine) 중 적어도 하나인 것이 바람직하며, 더욱 바람직하게는 산소를 사용하는 것이 효과적이다. 압력을 가하는 기체의 종류에 따라 페로브스카이트 산화물의 결정화 정도가 상당한 차이를 보이며, 수차례의 실험결과 상기 나열된 기체들이 상기 산화물의 결정화로 인한 저항변화스위칭 특성의 향상에 매우 효과적임을 알 수 있었다. 그 중에서도 산소를 사용할 때에, 본 발명의 효과를 극대화시킬 수 있다.
다음으로, 상기 결정화 단계(S40) 이후에, 반응성메탈층 형성단계(S50) 및 상부전극 형성단계(S60)를 더 포함하는 것이 바람직하다. 상기 결정화단계(S40) 이후에, 추가적인 단계를 통해 저항변화메모리의 성능을 극대화시킬 수 있다.
반응성메탈층 형성단계(S50)는 상기 산화물층 상부에 반응성메탈을 증착시키는 단계이다. 이는 저항변화메모리 성능을 향상시키기 위해 반응성메탈층을 형성시키는 과정이다.
여기서, 상기 반응성메탈은 알루미늄(Al), 사마륨(Sm), 탄탈륨(Ta), 티타늄(Ti), 가돌리늄(Gd), 트리튬(T), 스칸듐(Sc), 지르코늄(Zr), 란타넘(La) 또는 이트륨(Y) 중 적어도 하나를 사용하는 것이 저항변화메모리 성능향상에 가장 바람직하다.
또한, 상기 반응성메탈층 형성단계(S50)에서, 상기 반응성메탈층은 1nm 내지 10nm의 두께로 형성되는 것이 바람직하며, 더욱 바람직하게는 3nm 내지 8nm, 가장 바람직하게는 5nm인 것이 효과적이다. 1nm미만인 경우에는 저항변화메모리 성능향상이 미미할 뿐만 아니라, 고르게 증착시키기 어려운 문제가 있으며, 10nm를 초과하는 경우에는 경제성이 떨어질 뿐만 아니라, 메모리 두께가 두꺼워져 실용성이 저하되는 문제가 있다.
또한, 상기 반응성메탈층의 증착시간은 1분 내지 5분인 것이 바람직하며, 더욱 바람직하게는 2분 내지 4분, 가장 바람직하게는 3분인 것이 효과적이다. 1분미만인 경우에는 충분한 두께의 반응성메탈층이 형성되지 않아 메모리 성능향상이 미미한 문제가 있으며, 5분을 초과하는 경우에는 경제성이 떨어질 뿐만 아니라, 메모리 두께가 두꺼워져 실용성이 저하되며, 과도한 반응성메탈의 산화로 인하여 저항변화스위칭의 신뢰도가 저하되는 문제가 있다.
마지막으로, 상부전극형성단계(S60)는 상기 반응성메탈층 상부에 비반응성메탈을 증착하여 상부전극을 형성하는 단계이다. 이는 상기 반응성메탈층을 캐핑하는 역할뿐만 아니라, 전극으로서 사용되는 상부전극을 효과적으로 형성하기 위한 과정이다.
상기 상부전극 형성단계(S60)에서, 상기 비반응성메탈은 상기 반응성메탈과 반대되는 개념으로, 상대적으로 전기음성도가 큰 전극으로, 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 니켈(Ni), 이리듐(Ir), 루테늄(Ru), 금(Au), 질화티타늄(TiN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 중 적어도 하나인 것이 본 발명의 효과를 극대화시키는데 바람직하다.
상기 하부전극 형성단계(S20), 산화물층 형성단계(S30), 반응성메탈층 형성단계(S50) 및 상부전극 형성단계(S60)는 상기 티타늄층 형성단계(S12)와 동일한 스퍼터링 방식으로 증착시키는 것이 가장 효과적이며, 그 이유는 상기 티타늄층 형성단계(S12)에서 설명한 바와 같다.
또한, 상기 반응성메탈층 형성단계(S50) 및 상기 상부전극 형성단계(S60)는, 10-6 Torr 이하의 압력하에서 증착되는 것이 바람직하며, 더욱 바람직하게는 10-40 내지 10-10 Torr, 가장 바람직하게는 진공상태에서 증착되는 것이 효과적이다. 압력이 10-6 Torr보다 높은 경우에는 반응성메탈층이 산화되어 저항변화스위칭 특성 향상효과가 없어지는 문제가 있다. 또한, 이러한 10-6 Torr 이하의 압력은 중단없이 이루어지는 것이 바람직하며, 즉, in-situ 증착인 것이 가장 효과적이다.
또한, 반응성메탈층 형성단계(S50) 및 상부전극 형성단계(S60)는 전극의 형성방식에 따라, 포토리소그래피 방식이나 임프린트 방식을 사용할 수 있다.
또한, 본 발명의 저온 고압 열처리를 이용한 저항변화메모리의 제조방법에 의해 제조된 저항변화메모리는, 도 2에 나타난 바와 같이,
기판(10,20,30); 메탈로 구성된 하부전극(40); 1메가파스칼(MPa) 내지 50기가파스칼(GPa)의 압력 및 200℃ 내지 500℃의 온도하에서 30분 내지 24시간동안의 열처리를 통해 결정화된 페로브스카이트 구조의 산화물로 구성된 산화물층(50);을 포함하여 이루어진다.
여기서, 상기 기판(10,20,30)은, 실리콘으로 구성된 기재층(10); 이산화규소로 구성된 이산화규소층(20); 티타늄으로 구성된 티타늄층(30);으로 이루어진 것이 바람직하다.
또한, 반응성메탈로 구성된 반응성메탈층(60); 비반응성메탈로 구성된 상부전극(70);을 더 포함하는 것이 바람직하다.
기재층(10), 이산화규소층(20), 티타늄층(30), 하부전극(40), 산화물층(50), 반응성메탈층(60) 및 상부전극(70)은 순차적으로 적층되는 것이 가장 바람직하다.
상기 저온 고압 열처리를 이용한 저항변화메모리의 제조방법에 의해 제조된 저항변화메모리에 대한 구체적인 내용은 상기 본 발명의 저온 고압 열처리를 이용한 저항변화메모리의 제조방법에서 설명한 바와 같다.
이하에서는 본 발명의 저온 고압 열처리를 이용한 저항변화메모리의 제조방법을 이용하여 제조된 저항변화메모리의 우수성에 대한 실험결과를 살펴보도록 한다.
본 실험에서, 결정화단계(S40)를 거치지 않은 저항변화메모리는 control로, 결정화단계(S40)를 거친 본 발명에 의해 제조된 저항변화메모리는 HPOA(High Pressure Oxygen Annealing)로 표시하였다.
먼저, 도 3은 본 발명에 의해 제조된 저항변화메모리를 나타낸 도면(a)과 이를 SEM으로 촬영한 사진(b)으로, 명확히 구조를 파악할 수 있다.
다음으로, 도 4는 본 발명에 의하되, 결정화단계(S40)를 거치지 않은 저항변화메모리(control)와 본 발명에 의해 제조된 저항변화메모리(HPOA, High Pressure Oxygen Annealing)의 전압 및 전류특성을 측정한 그래프로, 본 발명에 의한 HPOA의 경우가 더 완만하고 우수한 전압 및 전류특성을 나타냄을 알 수 있다.
도 5는 고저항상태(HRS)에서의 정규화된 전류분포(a), 저저항상태(LRS)에서의 정규화된 전류분포(b)를 나타낸 그래프로, 본 발명에 의한 HPOA가 control에 비해 분포의 폭이 현저히 좁아 안정적인 전류특성을 나타냄을 알 수 있다.
도 6 및 도 7은 50개의 샘플을 이용하여 고저항상태(HRS)와 저저항상태(LRS)에서 셀과 셀의 균일성을 측정한 그래프로, 도 6은 control, 도 7은 본 발명의 HPOA에 대한 결과이다. 이를 보면, 본 발명에 의한 도 7의 그래프의 특성이 월등히 우수함을 알 수 있다.
도 8은 control 제품과 HPOA제품간의 고저항상태(HRS)와 저저항상태(LRS)에서의 에러바를 비교한 그래프로, 본 발명의 HPOA가 현저하게 에러발생율이 낮음을 명백히 알 수 있다.
또한, 이하 <표 1>은 상기 도 4 내지 도 8의 실험에 기초하여, control제품과 HPOA제품간의 특성을 나타낸 것으로, 그 결과는 상기에 설명된 바와 같이, 모든 특성에 있어 본 발명의 HPOA가 월등히 우수함을 알 수 있다.
| Sample | STD (σ) | 평균 전류 (log) | △l/σ | |||
| HRS | LRS | HRS | LRS | HRS | LRS | |
| Control | 1.11 | 0.70 | 8.29 | 6.29 | 1.80 | 2.86 |
| HPOA | 0.33 | 0.26 | 7.59 | 5.37 | 6.73 | 8.54 |
다음으로, 도 9는 control 제품(a)과 HPOA 제품(b)간의 고저항상태(HRS)와 저저항상태(LRS)에서의 펄스 폭의 의존성을 나타낸 그래프로, 본 발명의 HPOA가 훨씬 안정적임을 알 수 있다.
도 10 및 도 11은 control 제품(a)과 HPOA 제품(b)간의 산소원자의 이동과정, 즉, 작동과정을 모사한 모식도이다. 도 10은 control 제품, 도 11은 본 발명의 HPOA 제품에 관한 것으로, 본 발명에 의한 것이 훨씬 효과적으로 작동함을 알 수 있다.
도 12 및 도 13은 control 제품과 HPOA 제품을 XRD(X-Ray Diffractometer)로 측정한 그래프로써, 도 12의 그래프를 보면, 40도 근처의 피크는 백금에 해당하며, 70도 근처의 피크는 실리콘에 해당함을 알 수 있으며, control제품의 경우 그 외의 피크를 발견할 수 없으므로, 비정질상(amorphous)상태임을 알 수 있는 반면에, 본 발명의 HPOA 제품의 경우는 33도 근처에 피크가 있으며, 이를 확대한 도 13의 그래프를 보면, 33도 근처의 피크가 PCMO 피크임을 알 수 있는 바, HPOA제품은 결정화되었음을 확실히 알 수 있다.
따라서, 상기 실험에 나타난 바와 같이, 본 발명에 의해 제조된 저항변화메모리는 저온에서도 충분히 결정화되어, 종래보다 저항변화스위칭 특성이 우수할 뿐만 아니라, 전반적인 메모리성능이 우수함을 알 수 있다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
10: 실리콘 기판 (기재층)
20: 이산화규소층
30: 티타늄층
40: 하부전극
50: 산화물층
60: 반응성메탈층
70: 상부전극
20: 이산화규소층
30: 티타늄층
40: 하부전극
50: 산화물층
60: 반응성메탈층
70: 상부전극
Claims (26)
- 기판형성단계;
상기 기판상에 메탈을 증착시켜 하부전극을 형성시키는 하부전극형성단계;
상기 하부전극의 상부에 페로브스카이트 구조의 산화물을 증착시켜 산화물층을 형성시키는 산화물층 형성단계;
상기 산화물층을 100메가파스칼(MPa) 내지 5기가파스칼(GPa)의 압력 및 300℃ 내지 450℃의 온도하에서 3시간 내지 6시간동안 열처리하여 결정화시키는 결정화단계;를 포함하여 이루어지며,
상기 산화물층 형성단계는, 350℃ 내지 450℃의 온도하에서 30분 내지 50분간 증착시키며,
상기 결정화단계에서, 상기 압력을 가하는 기체는 산소인 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 1항에 있어서,
상기 기판형성단계는,
실리콘(Si) 기판상에 이산화규소(SiO2)를 증착시켜 이산화규소층을 형성하는 이산화규소층 형성단계;
상기 이산화규소층 상부에 티타늄(Ti)을 증착시키는 티타늄층 형성단계;를 포함하여 이루어지는 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법 - 제 1항 또는 제 2항에 있어서,
상기 결정화 단계 이후에,
상기 산화물층 상부에 반응성메탈을 증착시키는 반응성메탈층 형성단계;
상기 반응성메탈층 상부에 비반응성메탈을 증착하여 상부전극을 형성하는 상부전극 형성단계;를 더 포함하는 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 2항에 있어서,
상기 이산화규소층 형성단계는, 상기 이산화규소를 저압화학기상증착 (LPCVD) 방식으로 증착하는 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 2항에 있어서,
상기 이산화규소층 형성단계에서, 상기 이산화규소층은 10nm 내지 100nm의 두께로 형성되는 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 2항에 있어서,
상기 티타늄층 형상단계에서, 상기 티타늄층은 1nm 내지 20nm의 두께로 형성되는 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 1항 또는 제 2항에 있어서,
상기 하부전극형성단계에서, 상기 메탈은 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 니켈(Ni), 이리듐(Ir), 루테늄(Ru), 금(Au), 질화티타늄(TiN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 중 적어도 하나인 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 1항 또는 제 2항에 있어서,
상기 하부전극형성단계에서, 상기 하부전극은 50nm 내지 150nm의 두께로 형성되는 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 1항 또는 제 2항에 있어서,
상기 산화물층 형성단계에서, 상기 페로브스카이트 구조의 산화물은 PCMO(Pr1-XCaXMnO3), LCMO(La1-XCaXMnO3), LSMO(La1-xSrxMnO3) 또는 SrTiO3 중 적어도 하나이며, 상기 x는 0보다 크고, 1보다 작은 값인 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 삭제
- 제 1항 또는 제 2항에 있어서,
상기 산화물층 형성단계에서, 상기 산화물층은 5nm 내지 60nm의 두께로 형성되는 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 삭제
- 제 3항에 있어서,
상기 반응성메탈층 형성단계에서, 상기 반응성메탈은 알루미늄(Al), 사마륨(Sm), 탄탈륨(Ta), 티타늄(Ti), 가돌리늄(Gd), 트리튬(T), 스칸듐(Sc), 지르코늄(Zr), 란타넘(La) 또는 이트륨(Y) 중 적어도 하나인 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 3항에 있어서,
상기 반응성메탈층 형성단계에서, 상기 반응성메탈층은 1nm 내지 10nm의 두께로 형성되는 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 3항에 있어서,
상기 반응성메탈층 형성단계에서, 상기 반응성메탈층의 증착시간은 1분 내지 5분인 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 3항에 있어서,
상기 상부전극 형성단계에서, 상기 비반응성 메탈은 백금(Pt), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 니켈(Ni), 이리듐(Ir), 루테늄(Ru), 금(Au), 질화티타늄(TiN), 질화탄탈륨(TaN) 또는 질화텅스텐(WN) 중 적어도 하나인 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
- 제 3항에 있어서,
상기 반응성메탈층 형성단계 및 상기 상부전극 형성단계는, 10-6 Torr 이하의 압력을 유지하며 증착되는 것을 특징으로 하는 저온 고압 열처리를 이용한 저항변화메모리의 제조방법
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