KR101193294B1

KR101193294B1 - 클럭 신호 주파수 잠금을 위한 전압 안정화

Info

Publication number: KR101193294B1
Application number: KR1020117007063A
Authority: KR
Inventors: 조세 알라레이; 산지브 자하기르다르; 이반 하레라
Original assignee: 인텔 코오퍼레이션
Priority date: 2008-09-29
Filing date: 2009-09-22
Publication date: 2012-10-19
Also published as: WO2010036634A2; US20100083021A1; TW201020711A; WO2010036634A3; CN101813968B; JP2012504279A; TWI409608B; JP5113296B2; KR20110061588A; CN101813968A; US8122270B2

Abstract

프로세서, 시스템 및 방법이 개시된다. 실시예에서, 프로세서는 제1 사이트 및 제2 사이트를 포함한다. 제2 사이트로부터 제1 사이트로 전압 안정화 신호를 송신하기 위한 링크가 존재한다. 제1 사이트에서, 전압 정정 로직은 제1 사이트 및 제2 사이트에 공급되는 전압을 동적으로 수정할 수 있다. 제2 사이트에는, 전압 안정화 신호를 어써트하기 위한 로직이 존재한다. 전압 안정화 신호를 어써트한 후에, 제2 사이트는 적어도, 제2 사이트에의 공급 전압이 변화하지 않는 시간 윈도우를 승인받는다.

Description

클럭 신호 주파수 잠금을 위한 전압 안정화{VOLTAGE STABILIZATION FOR CLOCK SIGNAL FREQUENCY LOCKING}

본 발명은 클럭 신호 주파수 잠금 프로세스 동안 멀티-코어 프로세서에 공급되는 전압을 안정화하는 것에 관한 것이다.

인텔® 아키텍처 프로세서 또는 다른 브랜드의 프로세서와 같은 최신의 멀티코어 프로세서는 일반적으로, 프로세서가 비지(busy) 상태가 아닌 때의 전력 보존을 허용하기 위해 이용가능한 복수의 전력 상태를 갖는다. 프로세서에 공급되는 전압 및 프로세서의 주파수는 프로세서의 현재 전력 상태와 같은 다수의 인자에 기초하여 동작 동안 동적으로 수정될 수 있다. 일반적으로는, PLL(phase locking loop)과 같은 클럭 신호 발생 회로가 출력 중인 클럭 신호의 주파수를 수정(예를 들어, 재잠금(relocking))하는 동안, PLL에 공급되는 안정적이고 변하지 않는 전압을 갖는 것이 이롭다. 이 시간 동안의 비동기적인 전압 변화는 PLL 잠금 프로세스를 혼란시킬 수 있다.

본 발명은 예시로서만 설명되며, 유사한 참조번호들이 유사한 구성요소들을 나타내는 도면들에 의해 한정되지 않는다.
도 1은 일부 실시예들에 따라 클럭 신호 주파수 잠금 프로세스 동안 공급 전압을 안정화하기 위한 장치의 도면이다.
도 2는 일부 실시예들에 따른, 프로세서로의 공급 전압 및 전압 안정화 신호의 타이밍 다이어그램을 도시한 것이다.
도 3은 일부 실시예들에 따라 클럭 신호 주파수 잠금 프로세스 동안 공급 전압을 안정화하기 위한 장치의 도면이다.
도 4는 일부 실시예들에 따라 클럭 신호 주파수 잠금 프로세스 동안 공급 전압을 안정화하기 위한 컴퓨터 시스템의 도면이다.
도 5는 클럭 신호 주파수 잠금 이벤트 동안 공급 전압을 안정화하기 위한 프로세스의 실시예의 흐름도이다.

클럭 신호 주파수 잠금 프로세스 동안 공급 전압을 안정화하기 위한 프로세서, 시스템 및 방법의 실시예들이 개시된다.

많은 MCP(multi-core processors)가 코어들이 위치되어 있는 2개의 사이트, 즉 마스터 사이트 및 슬레이브 사이트를 포함한다. 두 사이트는 각 사이트 내의 각 코어에 전압을 공급하는 공통 전압 평면(voltage plane)에 연결된다. 마스터 사이트는 공통 전압 평면에 공급되는 전압을 지시하는 로직을 포함한다. 따라서, 마스터 사이트 내의 전압 공급 로직은 전압 평면에 공급되는 전압을 (전압을 증가시키거나 감소시킴으로써) 수정하기 위해 전압 조정기에 정보를 송신할 수 있다. 전압 조정기에 보내지는 정보를 통해 전압 평면에 공급되는 전압을 변경하면, 공급되는 전압에 대한 비동기적인 수정이 발생할 것이다.

두 사이트는 또한 각 사이트의 코어들 각각에 대한 기준 클럭으로서 이용하기 위해 클럭 신호를 생성하기 위한 로직을 포함한다. 많은 실시예들에서, 클럭 신호 생성 로직은 PLL 회로를 포함한다. PLL은 일정한 전압 공급을 필요로 하는 반면에, 클럭 신호의 주파수에 임의의 수정이 발생할 수 있다 (재잠금 페이즈). 마스터 사이트 및 슬레이브 사이트 둘다는 마스터 사이트 내의 전압 수정(즉, 정정) 로직에 전압 안정화(VStable) 신호를 어써트(assert)하기 위한 로직을 갖는다. VStable 신호가 어써트되고 나면, 마스터 사이트로부터 전압 조정기로 더 이상의 전압 수정 정보가 보내지지 않는다. 따라서, PLL이 클럭 신호를 (잠재적으로는 새로운 주파수에서) 재잠금할 필요가 있을 때, 클럭 신호 재잠금을 원하는 사이트 내의 VStable 어써트 로직은 PLL이 재잠금되고 있는 동안 VStable 신호를 어써트한다. PLL이 재잠금을 완료하고 나면, VStable 신호는 디어써트(deassert)되고, 정상적인 전압 수정 동작이 재개될 수 있다.

개시된 기술들의 "일 실시예" 또는 "실시예"에 대한 이하의 설명 및 청구항들에서의 참조는, 그 실시예에 관련하여 설명된 특정한 특징, 구조 또는 특성이 개시된 기술들의 적어도 한 실시예 내에 포함됨을 의미한다. 따라서, 명세서 전반에서의 다양한 위치들에 나타나는 "일 실시예에서"라는 구문의 출현이 모두 반드시 동일한 실시예를 참조하는 것은 아니다.

이하의 설명 및 청구항들에서, "포함한다(include)" 및 "포함한다(comprise)"라는 용어가 그들의 파생어와 함께 이용될 수 있으며, 서로에 대해 유의어로서 취급되도록 의도된다. 또한, 이하의 설명 및 청구항들에서, "연결된(coupled)" 및 "접속된(connected)"이라는 용어가 그들의 파생어와 함께 이용될 수 있다. 이러한 용어들은 서로에 대해 유의어로 의도된 것이 아님을 이해해야 한다. 오히려, 특정 실시예들에서, "접속된"은 둘 이상의 요소가 서로와 직접 물리적 또는 전기적으로 접촉하고 있음을 나타내기 위해 이용될 수 있다. "연결된"은 둘 이상의 요소가 직접 물리적 또는 전기적으로 접촉하고 있음을 의미할 수 있다. 그러나, "연결된"은 또한 둘 이상의 요소가 서로와 직접 접촉하고 있지는 않지만, 여전히 서로와 협동 또는 상호작용하는 것도 의미할 수 있다.

도 1은 일부 실시예들에 따라 클럭 신호 주파수 잠금 프로세스 동안 공급 전압을 안정화하기 위한 장치의 도면이다.

2개의 듀얼-코어 다이를 갖는 쿼드-코어 프로세서(100)가 도시되어 있다. 많은 실시예들에서, 프로세서(100)는 2개의 사이트, 즉 사이트 0(102) 및 사이트 1(104)을 포함한다. 두 사이트는 공통 전압 평면(106)에 연결된다. 사이트 0(102)은 2개의 프로세싱 코어, 즉 코어 0(108) 및 코어 1(110)을 포함한다. 사이트 1(104)은 또한 2개의 프로세싱 코어, 즉 코어 0(112) 및 코어 1(114)을 포함한다. 각각의 코어는 명령어들을 실행하기 위한 로직을 포함한다. 따라서, 2개의 사이트는 결합하여 총 4개의 코어를 가지며, 따라서 프로세서는 2개의 듀얼-코어 다이를 갖는 쿼드-코어 프로세서이다. 각각의 사이트는 PLL 클럭 신호 생성 회로, 즉 사이트 0(102)을 위한 PLL(116) 및 사이트 1(104)을 위한 PLL(118)을 포함한다. 각각의 PLL은 각각의 개별 사이트에 위치된 코어들이 기준 클럭으로서 이용할 수 있는 클럭 신호를 생성할 수 있다. 또한, 각각의 PLL은 재잠금 프로세스를 통해 클럭 신호의 주파수를 변경할 수 있다. 도시되지 않은 다른 실시예들에서, 클럭 신호 생성 로직의 대안적인 형태는 프로세서(100) 내의 코어들에 공급되는 클럭 신호를 생성한다.

많은 실시예들에서, 전력 관리 링크(PMLink)(120)가 사이트 0과 사이트 1을 통신 연결한다. PMLink(120) 및 각 사이트에 대한 그것의 인터페이스에 대한 구체적인 상세는 많은 상이한 링크(즉, 상호접속, 버스) 형태들 중 하나를 포함할 수 있다. 일반적으로, PMLink(120)는 사이트 0(102)과 사이트 1(104) 사이에서 데이터를 왕복으로 전송할 수 있다. 많은 실시예들에서, 전압 평면(106)에 공급되는 전압 레벨을 제어하는 것에 대하여 마스터 사이트와 슬레이브 사이트가 존재한다. 많은 실시예들에서, 사이트 0(102)은 전압 평면(106)에 공급되는 전압 레벨을 제어할 수 있다. 전압 제어 프로세스는 전압 정정(voltage correction)이라고 칭해질 수 있다.

많은 실시예들에서, 사이트 0(102) 내의 로직은 프로세서 외부의 전압 조정기(126)에 VID(voltage identification) 값(124)을 송신한다. 전압 조정기(126)는 VID 값을 해석하고, 그 정보에 기초하여 프로세서(100)로의 공급 전압(128)을 조정한다. 따라서, 사이트 0(102) 및 사이트 1(104)이 공통 전압 평면(106)을 통해 동일한 전압을 공급받는 많은 실시예들에서, 사이트 0(102) 내의 로직은 사이트 0(102) 및 사이트 1(104) 둘다로의 공급 전압을 지시한다. 많은 다른 실시예들에서, 사이트 0(102) 내의 로직은 공급 전압 레벨 수정을 위해, VID(124) 이외의 정보를 전압 조정기(126)에 보낼 수 있다. 전압 조정기(126)에 보내지는 정보는 그것이 전압 조정기(126)에게 전압 평면(106)에 공급할 새로운 전압을 알려주는 한, 어떠한 형태라도 될 수 있다.

사이트 1(104)은 임의의 주어진 시간에 사이트 0(102)과 다른 전압 요구조건들을 가질 수 있다. 따라서, 많은 실시예들에서, 사이트 1(104)은 PMLink(120)를 통해 그것이 필요로 하는 전압을 사이트 0(102)에 통신하고, 따라서 사이트 0(102)은 적어도 전압 조정기(126)로부터 그 전압량을 요청할 수 있다.

많은 실시예들에서, 증강된 Intel® SpeedStep® 기술 또는 다른 프로세서 전력 관리 기술과 같은 프로세서(100) 내의 전력 보존 로직으로 인해, 코어들이 슬립 모드, 저주파수 모드, 고주파수 모드 또는 다른 그러한 주파수 변경 모드 간에서 스위칭하는 경우에, 프로세서(100) 내의 각 사이트는 코어들의 주파수를 능동적으로 수정할 수 있다. 이러한 실시예들에서, 임의의 주어진 시간에, 프로세서 전력 관리 로직은 PLL(116) 및 PLL(118)에 의해 코어들에 공급되는 클럭 신호의 주파수를 수정할 필요가 있을 수 있다. PLL 주파수 잠금 프로세스는 순간적이지 않고, 대신에 유한한 시간 윈도우를 요구한다. PLL 잠금(또는 재잠금) 프로세스는 PLL 주파수를 수정하는 것을 돕기 위해 피드백 루프 회로를 요구한다. 각 PLL에 대한 피드백 루프 회로는 코어 전압 변화에 의해 영향을 받고, 이는 잠금(또는 재잠금) 시간이 더 길어지게 한다. PLL 주파수 잠금 시간 윈도우 동안, PLL 피드백 루프 회로가 위치되어 있는 사이트에 공급되는 전압이 안정적으로 남아있으면 매우 이롭다. PLL 피드백 루프 회로에 공급되는 전압에 변화가 존재하는 경우, PLL 주파수 잠금 프로세스는 잠재적으로 성공하지 않거나 더 긴 기간이 소요될 것이다. 따라서, 사이트 0(102) 및 사이트 1(104) 둘다 내의 PLL들은 그들이 공급받는 전압이 변화하지 않을 것임을 확신할 수 있는 시간 윈도우를 제공받으면 이롭다.

그러므로, 많은 실시예들에서, 전압 안정화(VStable) 신호(122) 라인은 사이트 1(104)에 의해 사이트 0(102)에 공급될 수 있다. 라인은 단일의 바이너리 신호가 슬레이브 사이트, 즉 사이트 1(104)로부터 마스터 사이트, 즉 사이트 0(102)으로 보내지는 것을 허용하는 단일 와이어, 인터페이스 핀, 직렬 버스, 또는 임의의 다른 유형의 물리적 통신 인터페이스일 수 있다. 일반적으로, 정상 동작 동안, VStable 신호는 로우(예를 들어, 오프, 휴지 등)일 수 있다. 주어진 시간에서, 사이트 1(104)은 코어 0(112) 및 코어 1(114)에 상이한 주파수를 공급하기 위해 PLL(118)을 재잠금하기를 원할 수 있다. 이 시점에서, 사이트 1(104) 내의 로직은 VStable 신호(122)를 어써트할 수 있다. 많은 실시예들에서, VStable 신호(122)는 사이트 0(102)에게 임의의 추가의 전압 정정을 중단할 것을 알리고, 시간 윈도우 동안 공급 전압을 표준 최대 공급 전압으로 되돌린다. 많은 다른 실시예들에서, VStable 신호(122)는 또한 사이트 0(102)에게 시간 윈도우 동안 전압 평면에 공급되는 전압에 대한 임의의 다른 추가의 비동기적인 변경들을 중단할 것을 알린다.

전압 조정기(126)가 전압 평면(106)으로의 공급 전압을 최대 공급 레벨에서 안정화하는 데에 소요되는 최대 시간인 기간이 존재하는데, 이것은 전압 안정화 시간이라고 칭해질 수 있다. 실제의 전압 안정화 시간은 상이한 프로세서들, 상이한 전압 조정기들에 따라, 그리고 상이한 구현들에서 달라질 수 있다. 주어진 프로세서에 대하여, 최대 전압 안정화 시간은 전압 조정기의 공급 전압이 허용가능한 최저 공급 전압으로부터 정정되지 않은 최대 공급 전압으로 램핑(ramping)하는 데에 소요될 시간일 것이다.

또한, VStable(122) 트랜지트(transit) 시간과 VID(124) 트랜지트 시간 및 로직 내의 잠재적으로 다른 유한한 지연들과 같이, 요소들에 대한 전압을 안정화하기 위한 최대 기간에 추가되는 추가 시간이 존재할 수 있다. 최대 전압 안정화 시간과 동일한 기간이 결정되고 나면, 사이트 1(104) 내의 로직은, VStable 신호(122)의 어써트 후에 그 기간이 경과하면, 전압 평면(106)에 공급되는 전압이 안정적인 시간 윈도우가 존재할 것임을 확신할 수 있다. 그 시간 윈도우 동안, PLL(118)은 전압 변화로 인한 혼란없이 PLL 재잠금이 발생할 수 있음을 확신할 수 있다.

많은 실시예들에서, PLL(118)이 재잠금 프로세스를 완료하고 나면, 사이트 1(104) 내의 로직은 VStable 신호(122)를 디어써트할 수 있다. 디어써트는 마스터 사이트 0(102)에게, 그것이 새로운 VID(124)(또는 다른 전압 정보)를 전압 조정기(126)에 보냄으로써, 전압 평면에 공급되는 전압 레벨을 다시 동적으로 수정할 수 있음을 알린다.

많은 실시예들에서, 사이트 1(104) 내의 VStable 어써트 로직과 동일 또는 유사한 로직이 사이트 0(102) 내에도 상주한다. 또한, 사이트 0(102) PLL 재잠금 로직은 PLL(116)을 재잠금하기 위해 안정적인 전압을 요구한다. 따라서, 사이트 0(102) 내의 로직은 PLL(116)에 대한 안정화된 전압 윈도우를 보증하기 위해 내부적으로 VStable을 어써트할 수 있다 (도 1에는 도시되지 않음).

도 2는 일부 실시예들에 따른 프로세서로의 공급 전압 및 전압 안정화 신호의 타이밍 다이어그램을 도시하고 있다.

도면의 X축은 시간을 표현하고, 따라서, 공급 전압 레벨(200)은 공급되는 전압이 일정한 레벨을 유지하고 있는 기간들, 및 공급되는 전압이 변화(이전의 전압 레벨에 대하여 증가 또는 감소)하고 있는 기간들을 도시하고 있다. 다이어그램이 시작하는 초기 시점 동안, VStable 신호(202)가 디어써트된다(즉, "0").

소정의 시점(시간(204))에서, VStable 신호(202)가 어써트된다. 신호가 어써트되는 순간에서, 전압 안정화 전이 기간(206)이 시작한다. 다이어그램에 나타난 바와 같이, 이러한 기간의 시작에서, 공급 전압 레벨(200)은 로우(low)이다 (즉, 표준 최대 공급 전압 레벨 미만). 전압 안정화 전이 기간(206) 동안, 공급되는 전압은 임의의 낮은 전압 레벨로부터 표준 최대 전압 공급 레벨로까지 램핑하고(시간(208)), 새로운 레벨에서 안정화한다. 전압이 표준 최대 레벨에서, 또는 후속 시점(예를 들어, 시간(210))에서 안정화하는 것과 동시에, 전압 안정화 전이 기간(206)은 그 끝에 도달한다. 이 시점에서, 원래 VStable 신호(202)를 어써트했던 로직은 안정화된 전압의 시간 윈도우(212)가 도달되었음을 인식한다. 따라서, VStable 신호(202)을 어써트하는 로직은 공급되는 전압이 변하지 않을 소정의 시간 윈도우를 보장받을 수 있다. 일반적으로, 시간 윈도우는 무기한의 길이(indefinite length)를 가지며, 이는 VStable 신호(202)가 디어써트되는 시점까지 전압이 안정화된 채로 유지되는 것을 허용한다. 안정화된 전압 윈도우(212)가 시작할 때(도 2의 시간(210)에서), PLL을 재잠금하기 위한 로직은 소정의 주파수에서 재잠금 프로세스를 시작할 수 있다. PLL이 재잠금하는 데에 소요되는 시간 길이는 구현에 따라 다르다. VStable 신호(202)는 PLL 재잠금 절차가 완료될 때까지 어써트된 채로 남아있을 것이다. 따라서, 안정화된 전압 윈도우는, 재잠금 로직의 속도, PLL 내의 컴포넌트들, 및 다른 시스템 의존적인 확정적 변수들(system-dependent determinative variables)에 의존하여 컴퓨터 시스템들 간에서 달라질 수 있다.

많은 실시예들에서, PLL이 성공적으로 재잠금되고 나면, VStable 신호 어써트 로직은 VStable 신호(202)를 디어써트할 수 있다. 예를 들어, 디어써트는 다이어그램에서 시간(214)에서 캡처된다. 신호를 디어써트하는 것은, 전압 변화(즉, 정정) 로직에게, 그것이 향후의 임의의 시간에서 전압을 수정할 수 있음을 알린다.

도 3은 일부 실시예들에 따라 클럭 신호 주파수 잠금 프로세스 동안, 공급 전압을 안정화하기 위한 장치의 도면이다.

2개의 4-코어 다이(100)를 갖는 8-코어 프로세서가 도시된다. 많은 실시예들에서, 프로세서(200)는 2개의 사이트, 즉 사이트 0(302) 및 사이트 1(304)을 포함한다. 두 사이트는 공통 전압 평면(306)에 연결된다. 사이트 0(302)은 4개의 프로세서 코어, 즉 코어 0(308), 코어 1(310), 코어 2(312) 및 코어 3(314)을 포함한다. 사이트 1(304)은 또한 4개의 프로세서 코어, 즉 코어 4(316), 코어 5(318), 코어 6(320) 및 코어 7(322)을 포함한다. 각각의 코어는 명령어들을 실행하기 위한 로직을 포함한다. 따라서, 2개의 사이트는 결합하여 총 8개의 코어를 가지며, 그러므로 프로세서는 2개의 4-코어 다이를 갖는 8-코어 프로세서이다. 각각의 사이트는 클럭 신호를 생성하는 것을 돕기 위해, PLL 피드백 루프 회로, 즉 사이트 0(302)을 위한 PLL(324) 및 사이트 1(304)을 위한 PLL(326)을 포함한다. 각각의 PLL은 각각의 개별 사이트에 위치된 코어가 기준 클럭으로서 이용할 수 있는 클럭 신호를 생성할 수 있다. 또한, 각각의 PLL은 재잠금 프로세스를 통해 클럭 신호의 주파수를 변경할 수 있다.

많은 실시예들에서, 전력 관리 링크(PMLink)(328)는 사이트 0과 사이트 1을 통신 연결한다. PMLink(328) 및 각 사이트에 대한 그것의 인터페이스의 구체적인 상세는 위에서 도 1을 참조하여 논의되었다. 많은 실시예들에서, 전압 평면(306)에 공급되는 전압 레벨을 제어하는 것에 관련하여 마스터 사이트 및 슬레이브 사이트가 존재한다.

많은 실시예들에서, 사이트 0(302) 내의 로직은 전압 평면(306)에 공급되는 전압 레벨을 제어할 수 있다. 전압 제어 프로세스는 전압 정정으로 칭해질 수 있다. 많은 실시예들에서, 사이트 0(302) 내의 로직은 VID(voltage identification) 값(332)을 프로세서 외부의 전압 조정기(334)에 보낸다. 전압 조정기(334)는 VID 값을 해석하고, 그 정보에 기초하여, 프로세서(300)로의 공급 전압(336)을 조정한다. VStable 신호 어써트 로직은 또한 위에서 도 1을 참조하여 설명된다.

도 4는 일부 실시예들에 따라 클럭 신호 주파수 잠금 프로세스 동안 공급 전압을 안정화하기 위한 컴퓨터 시스템을 도시하고 있다.

컴퓨터 시스템은 멀티코어 프로세서(MCP)(400)를 포함한다. MCP(400)는 2개의 사이트, 즉 사이트 0(402) 및 사이트 1(404)을 포함한다. 도 4에 도시된 실시예에서, 각각의 사이트는 단일 프로세서 코어, 즉 사이트 0(402) 내의 코어 0(406) 및 사이트 1(404) 내의 코어 1(408)을 포함한다. 도시되지 않은 다른 실시예들에서, 사이트당 코어의 수는 하나보다 많을 수 있다. 예를 들어, 다른 실시예들에서, 사이트당 2개 또는 4개의 코어 또는 그 이상이 존재할 수 있다.

마스터 사이트라고 칭해질 수 있는 사이트 0(402)은 전압 조정기(412)에 전압 정보(410)를 보냄으로써 프로세서에 공급되는 전압을 제어한다. 전압 조정기(412)는 전원(414)으로부터 공급되는 전력을 수신하고, 구체적으로 프로세서(416)에 공급되는 전압을 조정한다. 사이트 0(402) 내의 로직은 임의의 주어진 시간에 새로운 전압 정보(410)를 전압 조정기(412)에 보냄으로써 공급 전압(416)을 계속적으로 수정할 수 있다.

많은 실시예들에서, 사이트 1(404)을 사이트 0(402)에 연결하는 라인은 VStable 신호(418)를 전송할 수 있다. 사이트 1(404) 내의 로직이 신호를 어써트할 때, 사이트 0(402)은 프로세서(416)에 공급되는 전압을 수정하는 것을 중단할 것이다. 즉, 사이트 0(402) 내의 로직은 VStable 신호(418)가 어써트되었음을 알아차린 후에, 전압 조정기(412)에 수정된 전압 정보(410)를 보내는 것을 중단할 것이다. 이것은 시간 윈도우에 대한 안정화된 전압을 생성할 것이다. 많은 실시예들에서, 이 시간 윈도우는 VStable 신호(418)가 디어써트될 때까지 유지될 수 있다. 일부 실시예들에서, VStable 신호가 사이트 0(402)에 도달할 때, 사이트 0(402) 내의 로직은 타이머를 시작할 수 있고, VStable 신호가 타이머가 만료한 시간까지 디어써트되지 않은 경우, 전압 수정이 재개할 수 있다.

또한, 도 5에 도시된 시스템은 시스템 메모리(422)로의 액세스를 제어하기 위해 메모리 컨트롤러(420)를 포함할 수 있다. 시스템 메모리(422)는 DDR(double data rate) SDRAM(synchronous DRAM)의 형태와 같은 하나 이상의 유형의 DRAM(dynamic random access memory) 및/또는 플래시 기반 메모리와 같은 하나 이상의 유형의 NVM(non-volatile memory)을 포함할 수 있다.

또한, 시스템은 I/O(입력/출력) 컴플렉스(complex)(424)를 포함할 수 있다. I/O 컴플렉스는 대용량 저장 장치(426)(예를 들어, 하드 디스크 드라이브), NVM 저장 장치(428) 및 컴퓨터 시스템과 네트워크(432) 간의 액세스를 제공하는 네트워크 포트(430)와 같은 하나 이상의 주변 장치와 MCP(400) 간의 통신을 제어하기 위해 하나 이상의 통합된 I/O 호스트 제어기를 가질 수 있다. I/O 호스트 제어기(들)는 USB(Universal Serial Bus) 인터페이스, PCI(Peripheral Component Interconnect) Express® 인터페이스, IEEE (Institute of Electrical and Electronics Engineers) 1394 "Firewire" 인터페이스, 또는 하나 이상의 다른 I/O 인터페이스와 같은 하나 이상의 상이한 I/O 인터페이스를 이용할 수 있다.

도시되지 않은 많은 실시예들에서, GPU(graphics processing unit)는 사용자가 정보를 보도록 디스플레이 장치(예를 들어, 평판 모니터)에 정보를 제공하기 위해, MCP(400)에 연결되거나 MCP(400)에 통합될 수 있다.

도 5는 클럭 신호 주파수 잠금 이벤트 동안 공급 전압을 안정화하기 위한 프로세스의 실시예의 흐름도이다.

프로세스는 하드웨어(예를 들어, 범용 컴퓨터 시스템 내의 물리적 컴포넌트들)에 의해, 소프트웨어(예를 들어, 컴퓨터 시스템의 메모리 내에 저장된 프로그램 명령어들)에 의해, 또는 그 둘의 조합에 의해 수행될 수 있다. 도 5는 MCP 내의 슬레이브 사이트 및 MCP 내의 마스터 사이트 둘 다에서 수행되는 프로세스 단계들을 도시한 것이다. 사이트들은 도 5의 중간에서 점선으로 도시된다. 그러므로, 프로세싱 로직은 두 사이트 내에 있다. 또한, 프로세싱 로직의 결과는 위에서 도 1-4를 참조하여 논의한 것과 같은 VStable 신호의 어써트 및 디어써트이다.

이제 도 5로 되돌아오면, 슬레이브 사이트를 위한 프로세스는 슬레이브 사이트 내의 프로세싱 로직이 VStable 신호를 어써트하는 것으로 시작한다 (프로세싱 블록(500)). 많은 실시예들에서, 슬레이브 사이트 내의 프로세싱 로직은 (도 2를 참조하여 위에서 논의된 바와 같이) 전압 안정화 전이 기간을 카운트 다운하기 위해 타이머를 시작할 수 있다. 슬레이브 사이트 내의 프로세싱 로직은 전압 안정화 전이 기간이 경과되고, 안정화된 전압 윈도우에 도달했는지를 결정하기 위해 체크할 수 있다(프로세싱 블록(502)).

안정화된 전압 윈도우에 도달하지 않은 경우, 프로세싱 로직은 블록(502)으로 되돌아간다. 그렇지 않고서, 안정화된 전압 윈도우에 도달했으면, 프로세싱 로직은 클럭 신호 주파수 잠금 프로세스를 시작한다 (프로세싱 블록(504)). 다음으로, 슬레이브 사이트 내의 프로세싱 로직은 클럭 신호 주파수가 잠금되었는지를 보기 위해 체크한다 (프로세싱 블록(506)). 주파수가 잠금되지 않았으면, 프로세싱 로직은 블록(506)으로 되돌아간다. 그렇지 않고서, 주파수가 잠금되었으면, 슬레이브 사이트 내의 프로세싱 로직은 VStable 신호를 디어써트하고(프로세싱 블록(508)), 슬레이브 사이트 내에서 프로세스가 종료된다.

이제 마스터 사이트로 가서, 동일한 프로세스가 발생한다. 구체적으로, 마스터 사이트에 대한 프로세스는 마스터 사이트 내의 프로세싱 로직이 VStable 신호를 어써트하는 것으로 시작한다(프로세싱 블록(510)). 많은 실시예들에서, 마스터 사이트 내의 프로세싱 로직은 (위에서 도 2를 참조하여 논의된 것과 같은) 전압 안정화 전이 기간을 카운트 다운하기 위해 타이머를 시작할 수 있다. 마스터 사이트 내의 프로세싱 로직은 전압 안정화 전이 기간이 경과되고, 안정화된 전압 윈도우에 도달했는지를 결정하기 위해 체크할 수 있다 (프로세싱 블록(512)).

안정화된 전압 윈도우에 도달하지 않은 경우, 프로세싱 로직은 블록(512)으로 되돌아간다. 그렇지 않고서, 안정화된 전압 윈도우가 도달한 경우, 프로세싱 로직은 클록 신호 주파수 잠금 프로세스를 시작한다(프로세싱 블록(514)). 다음으로, 마스터 사이트 내의 프로세싱 로직은 클럭 신호 주파수가 잠금되는지를 보기 위해 체크한다 (프로세싱 블록(516)). 그렇지 않으면, 프로세싱 로직은 블록(516)으로 되돌아간다. 그렇지 않고서, 주파수가 잠금되었으면, 마스터 사이트 내의 프로세싱 로직은 VStable 신호를 디어써트하고(프로세싱 블록(508)), 마스터 사이트 내에서 프로세스가 종료된다.

슬레이브 사이트 및 마스터 사이트 둘다로부터의 점선은 VStable 신호를 어써트 및 디어써트하는 프로세싱 블록들을 도시한 것이다. 구체적으로, 슬레이브 사이트 어써트는 블록(500)에서 시작하고, 라인(520)을 통해 OR 게이트(524)에 어써트되며, 이 OR 게이트가 마스터 사이트 내에서 실제의 VStable 신호(526)를 어써트한다. 대안적으로, 마스터 사이트 어써트는 블록(510)에서 시작하고, 라인(522)을 통해 OR 게이트(524)에 어써트되며, 이 OR 게이트가 마스터 사이트 내에서 실제의 VStable 신호(526)를 어써트한다.

이와 같이, 클럭 신호 주파수 잠금 프로세스 동안 공급 전압을 안정화하기 위한 프로세서, 시스템 및 방법의 실시예들이 개시된다. 이러한 구현들은 그들의 구체적인 실시예들을 참조하여 설명되었다. 본 개시물의 혜택을 받는 자들은, 여기에 설명된 실시예들의 더 넓은 취지 및 범위를 벗어나지 않고서 이러한 실시예들에 다양한 수정 및 변경이 이루어질 수 있음을 분명히 알 것이다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 것으로 간주되어야 한다.

Claims

프로세서로서,
제1 사이트(site) 및 제2 사이트;
상기 제2 사이트로부터 상기 제1 사이트로 전압 안정화 신호를 송신하기 위한 링크;
상기 제1 사이트 및 상기 제2 사이트에 공급되는 전압을 동적으로 수정하기 위해 상기 링크에 연결된, 상기 제1 사이트 내의 전압 정정 로직; 및
상기 전압 안정화 신호를 어써트(assert)하기 위해 상기 링크에 연결된, 상기 제2 사이트 내의 로직
을 포함하고,
상기 제2 사이트는 상기 전압 안정화 신호를 어써트한 후에, 적어도, 상기 제2 사이트로의 공급 전압이 변화하지 않는 시간 윈도우를 승인받는 프로세서.
제1항에 있어서,
상기 제2 사이트에 대해 복수의 주파수 중 하나의 주파수에서 클럭 신호를 공급하기 위한, 상기 제2 사이트 내의 클럭 신호 생성 로직
을 더 포함하는 프로세서.
제2항에 있어서,
상기 클럭 신호 생성 로직은, 또한, 상기 제2 사이트로의 공급 전압이 변화하지 않는 시간 윈도우 동안, 상기 클럭 신호를 제1 주파수에서 잠금(lock)하는 프로세서.
제3항에 있어서,
상기 제2 사이트는, 상기 전압 안정화 신호를 어써트한 후에 상기 공급 전압이 안정화하는 동안 제1 기간을 기다리고, 상기 클럭 신호 생성 로직이 상기 제1 기간 후에 상기 클럭 신호를 상기 제1 주파수에서 잠금하기 시작하는 것을 허용하기 위한 로직을 포함하는 프로세서.
제4항에 있어서,
상기 제2 사이트는 상기 클럭 신호가 상기 제1 주파수에서 잠금된 때 상기 전압 안정화 신호를 디어써트(deassert)하기 위한 로직을 포함하는 프로세서.
제1항에 있어서,
각각의 사이트는 하나 이상의 프로세서 코어를 갖는 프로세서.
제1항에 있어서,
상기 제1 사이트 및 상기 제2 사이트 둘다 단일 전압 평면(voltage plane) 상에 상주하는 프로세서.
제1항에 있어서,
상기 전압 안정화 신호를 어써트하기 위한 상기 제1 사이트 내의 로직을 더 포함하고,
상기 제1 사이트는 상기 전압 안정화 신호를 어써트한 후에, 적어도, 상기 제1 사이트로의 공급 전압이 변화하지 않는 시간 윈도우를 승인받는 프로세서.
적어도 2개의 코어를 각각 갖는 멀티-사이트 프로세서;
상기 멀티-사이트 프로세서 내의 제2 사이트로부터의 전압 안정화 신호를 상기 멀티-사이트 프로세서 내의 제1 사이트로 송신하기 위한 링크;
상기 제1 사이트 및 상기 제2 사이트에 공급되는 전압을 동적으로 수정하기 위해 상기 링크에 연결된, 상기 제1 사이트 내의 전압 정정 로직; 및
상기 전압 안정화 신호를 어써트하기 위해 상기 링크에 연결된, 상기 제2 사이트 내의 로직
을 포함하고,
상기 제2 사이트는 상기 전압 안정화 신호를 어써트한 후에, 적어도, 상기 제2 사이트로의 공급 전압이 변화하지 않는 시간 윈도우를 승인받는 시스템.
제9항에 있어서,
상기 제2 사이트에 대하여 복수의 주파수 중 하나의 주파수에서 클럭 신호를 공급하기 위한, 상기 제2 사이트 내의 클럭 신호 생성 로직
을 더 포함하는 시스템.
제10항에 있어서,
상기 클럭 신호 생성 로직은, 또한, 상기 제2 사이트로의 공급 전압이 변화하지 않는 시간 윈도우 동안, 상기 클럭 신호를 제1 주파수에서 잠금하는 시스템.
제11항에 있어서,
상기 제2 사이트는, 상기 전압 안정화 신호를 어써트한 후에 상기 공급 전압이 안정화하는 동안 제1 기간을 기다리고, 상기 클럭 신호 생성 로직이 상기 제1 기간 후에 상기 클럭 신호를 상기 제1 주파수에서 잠금하기 시작하는 것을 허용하기 위한 로직을 포함하는 시스템.
제12항에 있어서,
상기 제2 사이트는 상기 클럭 신호가 상기 제1 주파수에서 잠금된 때 상기 전압 안정화 신호를 디어써트하기 위한 로직을 포함하는 시스템.
제9항에 있어서,
각각의 사이트는 하나 이상의 프로세서 코어를 갖는 시스템.
제9항에 있어서,
상기 제1 사이트 및 상기 제2 사이트 둘다 단일 전압 평면 상에 상주하는 시스템.
제9항에 있어서,
상기 전압 안정화 신호를 어써트하기 위한 상기 제1 사이트 내의 로직을 더 포함하고,
상기 제1 사이트는 상기 전압 안정화 신호를 어써트한 후에, 적어도, 상기 제1 사이트로의 공급 전압이 변화하지 않는 시간 윈도우를 승인받는 시스템.
전압 안정화 신호를 멀티-사이트 프로세서 상의 제2 사이트로부터 상기 멀티-사이트 프로세서 내의 제1 사이트로 송신하는 단계 - 상기 제1 사이트는 상기 제1 사이트 및 상기 제2 사이트에 공급되는 전압을 동적으로 수정함 -; 및
상기 제2 사이트에, 상기 전압 안정화 신호의 어써트 후에, 적어도, 상기 제2 사이트로의 공급 전압이 변화하지 않는 시간 윈도우를 승인하는 단계
를 포함하는 방법.
제17항에 있어서,
상기 제2 사이트에 대하여 복수의 주파수 중 하나의 주파수에서 클럭 신호를 공급하는 단계
를 더 포함하는 방법.
제18항에 있어서,
상기 제2 사이트로의 공급 전압이 변화하지 않는 시간 윈도우 동안, 상기 클럭 신호를 상기 복수의 주파수 중 제1 주파수에서 잠금하는 단계
를 더 포함하는 방법.
제19항에 있어서,
상기 전압 안정화 신호의 어써트 후에 상기 공급 전압이 안정화하는 동안 제1 기간을 기다리는 단계; 및
상기 제1 기간 후에 상기 클럭 신호가 상기 제1 주파수에서의 잠금 프로세스를 시작하는 것을 허용하는 단계
를 더 포함하는 방법.
제20항에 있어서,
상기 클럭 신호가 상기 제1 주파수에서의 잠금 프로세스를 완료한 때에 상기 전압 안정화 신호를 디어써트하는 단계
를 더 포함하는 방법.
제17항에 있어서,
각각의 사이트는 하나 이상의 프로세서 코어를 갖는 방법.
제17항에 있어서,
상기 제1 사이트 및 상기 제2 사이트 둘다 단일 전압 평면 상에 상주하는 방법.
제17항에 있어서,
상기 제1 사이트로부터의 상기 전압 안정화 신호를 어써트하는 단계를 더 포함하고,
상기 제1 사이트는 상기 전압 안정화 신호를 어써트한 후에, 적어도, 상기 제1 사이트로의 공급 전압이 변화하지 않는 시간 윈도우를 승인받는 방법.