KR101175261B1 - Memory device, non-volatile memory device and method for fabricating the same - Google Patents
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Abstract
본 기술은 메모리 소자, 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 비휘발성 메모리 소자에 있어서, 기판 내에 매립되며, 제1방향으로 평행하게 확장되어 활성영역을 정의하는 복수의 소자분리막; 및 상기 소자분리막을 가로지르면서, 적어도 두 개의 활성영역 상에 형성된 복수의 메모리 셀을 포함한다.The present technology relates to a memory device, a nonvolatile memory device and a method of manufacturing the same. A nonvolatile memory device includes: a plurality of device isolation layers embedded in a substrate and extending in parallel in a first direction to define an active region; And a plurality of memory cells formed on at least two active regions while crossing the device isolation layer.
본 기술에 따르면, 프로그램/소거 동작을 위한 활성영역과 리드 동작을 위한 활성영역을 분리함으로써, 리드 동작을 위한 제2활성영역 상에서의 전하 트랩을 방지할 수 있다. 따라서, 사이클링 횟수가 증가하더라도 전하 트랩에 의해 셀 전류 값이 감소하는 것을 방지할 수 있다. 즉, 메모리 소자의 사이클링 특성을 개선할 수 있다.According to the present technology, the charge trap on the second active region for the read operation can be prevented by separating the active region for the read operation from the active region for the program / erase operation. Therefore, even if the number of cycling increases, it is possible to prevent the cell current value from decreasing due to the charge trap. That is, the cycling characteristics of the memory device can be improved.
비휘발성 메모리 소자, 플로팅 게이트 전극 Nonvolatile Memory Devices, Floating Gate Electrodes
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 메모리 소자, 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a memory device, a nonvolatile memory device and a method of manufacturing the same.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로서, 기판 상에 터널 절연막, 플로팅 게이트 전극, 전하차단막 및 콘트롤 게이트 전극으로 이루어지는 게이트 패턴을 구비하며, 상기 플로팅 게이트 전극 내에 전하를 주입 및 방출하여 데이터를 저장한다.A nonvolatile memory device is a memory device in which stored data is maintained even when a power supply is cut off. The nonvolatile memory device includes a gate pattern including a tunnel insulating layer, a floating gate electrode, a charge blocking layer, and a control gate electrode on a substrate, and includes a charge in the floating gate electrode. Save your data by injecting and releasing it.
이하, 도면을 참조하여 종래기술에 따른 비휘발성 메모리 소자의 구조 및 그 문제점을 상세히 살펴보도록 한다.Hereinafter, a structure and a problem of a nonvolatile memory device according to the related art will be described in detail with reference to the accompanying drawings.
도 1a는 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도이다.1A is a layout diagram of a nonvolatile memory device according to the prior art.
도시된 바와 같이, 필드 영역에 형성된 라인 형태의 소자분리막(ISO)에 의해 활성 영역(ACTIVE)이 정의된다. 기판상에는 제1방향(I-I')으로 비트라인(BL)이 구비되고, 상기 제1방향과 교차하는 제2방향(II-II')으로 워드라인(WL)이 구비된다. As illustrated, the active region ACTIVE is defined by the device isolation layer ISO formed in a line region. The bit line BL is provided in the first direction I-I 'on the substrate, and the word line WL is provided in the second direction II-II' crossing the first direction.
여기서, 비트라인(BL)과 워드라인(LW)이 교차하는 활성 영역(ACTIVE) 상에 섬 형태의 복수의 플로팅 게이트 전극(FG)이 형성되는데, 이와 같은 구조에 따르면, 복수의 메모리 셀들은 각각 하나의 비트라인(BL)과 연결된다.Here, a plurality of island-like floating gate electrodes FG are formed on the active region ACTIVE where the bit line BL and the word line LW intersect. In this structure, each of the plurality of memory cells It is connected to one bit line BL.
도 1b는 종래기술에 따른 비휘발성 메모리 소자의 평면도이다.1B is a plan view of a nonvolatile memory device according to the prior art.
도시된 바와 같이, 비휘발성 메모리 소자는 기판(10)상에 형성된 터널절연막(11), 플로팅 게이트 전극(12), 전하차단막(13) 및 콘트롤 게이트 전극(14)으로 이루어지는 게이트 패턴을 포함한다. 또한, 게이트 패턴의 양 측벽에는 스페이서(15)가 구비되며, 게이트 패턴 양 측의 기판(10) 내에는 소스/드레인 영역(16)이 구비된다.As illustrated, the nonvolatile memory device includes a gate pattern including a
터널절절연막(11)은 전하의 터널링에 따른 에너지 장벽막으로서 제공되며, 일반적으로 산화막으로 이루어진다. The tunnel
플로팅 게이트 전극(12)은 전하를 저장하기 위한 데이터 저장소로서 제공되며, F-N 터널링(Fowler-Nordheim tunneling)에 의해 전하가 주입/방출됨으로써 데이터가 저장/소거된다. 플로팅 게이트 전극(12)은 일반적으로 폴리실리콘막으로 이루어진다.The floating
전하차단막(13)은 전하가 플로팅 게이트 전극(12)을 통과하여 콘트롤 게이트 전극(14) 방향으로 이동하는 것을 방지하기 위한 것으로서, 일반적으로 산화막, 질 화막 및 산화막이 적층된 ONO막으로 이루어진다.The charge blocking
전술한 바와 같은 종래기술에 따르면, 사이클링 횟수가 증가할수록 신뢰성이 저하되는 문제점이 발생된다. 이를 보다 상세히 살펴보면 다음과 같다.According to the prior art as described above, there is a problem that the reliability decreases as the number of cycling increases. Looking at this in more detail as follows.
F-N 터널링에 의한 프로그램/소거 동작을 반복하는 과정에서 터널절연막(11) 및 터널절연막(11)과 기판(10) 간의 계면에 전하가 트랩될 수 있다(도 1b의 도면 부호 "①" 참조). 특히, 사이클링 횟수가 증가할수록 트랩된 전하의 양이 증가하게 되며, 그에 따라, 소스/드레인 영역(16)이 옆으로 밀려(도면 부호 "②" 참조) 메모리 셀과 소스/드레인 영역(16)의 오버랩된 영역이 감소하게 된다. 따라서, 메모리 셀의 문턱 전압이 증가되며, 그에 따라, 셀 전류(cell current)가 감소되는 문제점이 유발된다.In the process of repeating the program / erase operation by F-N tunneling, electric charges may be trapped at the interface between the
또한, 셀 전류가 감소할 경우, 리드 동작시 종래의 턴온 전압으로는 셀 트랜지스터를 턴온시킬 수 없게 된다. 따라서, 메모리 소자의 사이클링 특성이 저하되는 문제점이 유발된다.In addition, when the cell current decreases, the cell transistor cannot be turned on by the conventional turn-on voltage during the read operation. Thus, a problem arises in that the cycling characteristics of the memory device are degraded.
도 1c는 사이클링 횟수 증가에 따른 문턱 전압의 변동값을 나타내는 그래프이다. 여기서, X축은 사이클링 횟수를 나타내며, Y축은 문턱 전압의 변동값을 나타낸다.FIG. 1C is a graph illustrating a variation of threshold voltages as the number of cycling increases. FIG. Here, the X axis represents the number of cycling, and the Y axis represents the variation value of the threshold voltage.
그래프를 통해, 사이클링 횟수가 증가할수록 문턱 전압(Vt) 값이 증가함을 알 수 있다. 앞서 설명한 바와 같이, 프로그램/소거 동작을 수행하는 과정에서 터 널절연막(11) 및 터널절연막(11)과 기판(10) 간의 계면에 전하가 트랩될 수 있는데, 사이클링 횟수가 증가할수록 트랩된 전하의 양이 증가함에 따라 문턱 전압 값 또한 증가하게 된다.Through the graph, it can be seen that as the number of cycling increases, the threshold voltage Vt increases. As described above, charges may be trapped at the interface between the
도 1d는 사이클링 횟수 증가에 따른 문턱 전압 및 셀 전류의 변동값을 나타내는 그래프이다. 여기서, X축은 문턱전압 값을 나타내며, Y축은 셀 전류의 값을 나타낸다.FIG. 1D is a graph showing variation of threshold voltage and cell current as the number of cycling increases. FIG. Here, the X axis represents a threshold voltage value and the Y axis represents a cell current value.
그래프에 도시된 바와 같이, 문턱전압 값이 증가함에 따라 셀 전류 값이 증가하며 소정 값에서 포화(saturation)된다. 그러나, 사이클링 횟수가 증가할수록 셀 전류 값이 감소됨을 알 수 있다. 즉, 사이클링 횟수가 증가할수록 문턱 전압 값이 증가하며, 그에 따라, 셀 전류 값이 감소된다. As shown in the graph, as the threshold voltage increases, the cell current value increases and saturates at a predetermined value. However, it can be seen that the cell current value decreases as the number of cycling increases. That is, as the number of cycling increases, the threshold voltage value increases, and accordingly, the cell current value decreases.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 적어도 두 개의 활성영역 상에 형성된 메모리 셀을 포함하는 메모리 소자, 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.The present invention has been proposed to solve the above problems, and an object thereof is to provide a memory device, a nonvolatile memory device, and a method of manufacturing the same, including memory cells formed on at least two active regions.
상기 목적을 달성하기 위해 제안된 본 발명은 비휘발성 메모리 소자에 있어서, 기판 내에 매립되며 제1방향으로 평행하게 확장되어 활성영역을 정의하는 복수의 소자분리막; 및 상기 소자분리막을 가로지르면서 적어도 두 개의 활성영역 상에 형성된 복수의 메모리 셀을 포함하는 것을 일 특징으로 한다.According to an aspect of the present invention, there is provided a nonvolatile memory device, comprising: a plurality of device isolation layers embedded in a substrate and extending in parallel in a first direction to define an active region; And a plurality of memory cells formed on at least two active regions while crossing the device isolation layer.
또한, 본 발명은 비휘발성 메모리 소자 제조 방법에 있어서, 기판 내에, 제1방향으로 평행하게 확장되며 활성영역을 정의하는 복수의 소자분리막을 형성하는 단계; 및 상기 소자분리막을 가로지르면서, 적어도 두 개의 활성영역 상에 형성된 복수의 메모리 셀을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.In addition, the present invention provides a method of manufacturing a nonvolatile memory device, comprising: forming a plurality of device isolation films in a substrate extending in parallel in a first direction and defining active regions; And forming a plurality of memory cells formed on at least two active regions while crossing the device isolation layer.
또한, 본 발명은 메모리 소자에 있어서, 데이터를 저장하는 메모리 셀; 상기 메모리 셀에 연결되어 상기 메모리 셀에 대해 프로그램 동작을 수행하기 위한 제1비트라인; 및 상기 메모리 셀에 연결되어 상기 메모리 셀에 저장된 데이터를 리드하기 위한 제2비트라인을 포함하는 것을 다른 특징으로 한다.The present invention also provides a memory device comprising: a memory cell for storing data; A first bit line connected to the memory cell to perform a program operation on the memory cell; And a second bit line connected to the memory cell for reading data stored in the memory cell.
본 발명에 따르면, 적어도 두 개의 활성영역 상에 메모리 셀을 형성한다. 특히, 프로그램 동작과 소거 동작을 수행하기 위한 제1활성영역 및 리드 동작을 수행하기 위한 제2활성영역 상에 메모리 셀을 형성한다. 이와 같이, 프로그램/소거 동작을 위한 활성영역과 리드 동작을 위한 활성영역을 분리함으로써, 리드 동작을 위한 제2활성영역 상에서의 전하 트랩을 방지할 수 있다. 따라서, 사이클링 횟수가 증가하더라도 전하 트랩으로 인한 셀 전류 값 감소를 방지할 수 있다. 즉, 메모리 소자의 사이클링 특성을 개선할 수 있다.According to the present invention, memory cells are formed on at least two active regions. In particular, a memory cell is formed on a first active region for performing a program operation and an erase operation and a second active region for performing a read operation. In this manner, by separating the active region for the read operation from the active region for the program / erase operation, the charge trap on the second active region for the read operation can be prevented. Therefore, even if the number of cycling increases, it is possible to prevent the cell current value decrease due to the charge trap. That is, the cycling characteristics of the memory device can be improved.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.In the following, the most preferred embodiment of the present invention is described. In the drawings, thicknesses and intervals are expressed for convenience of description and may be shown to be processed compared to actual physical thicknesses. In describing the present invention, well-known structures irrelevant to the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible, even if displayed on different drawings.
도 2a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이아웃도를 나타내며, 도 2b는 비휘발성 메모리 소자의 회로도를 나타낸다.2A illustrates a layout diagram of a nonvolatile memory device according to an embodiment of the present invention, and FIG. 2B illustrates a circuit diagram of the nonvolatile memory device.
도 2a에 도시된 바와 같이, 필드 영역에 형성된 라인 형태의 소자분리 막(ISO)에 의해 활성 영역(ACTIVE)이 정의된다. 기판상에는 제1방향(I-I')으로 복수의 비트라인이 구비되고, 상기 제1방향과 교차하는 제2방향(II-II')으로 복수의 워드라인(WL)이 구비된다. As shown in FIG. 2A, the active region ACTIVE is defined by the device isolation layer ISO formed in a line form in the field region. A plurality of bit lines are provided in the first direction I-I 'on the substrate, and a plurality of word lines WL are provided in the second direction II-II' crossing the first direction.
여기서, 메모리 셀은 소자분리막(ISO)을 가로지르면서 적어도 두 개의 활성 영역(ACTIVE) 상에 형성되는데, 예를 들어, 플로팅 게이트 전극(FG)은 제1활성영역(A1) 및 제2활성영역(A2) 상에 형성된다. 이와 같은 구조에 따르면, 복수의 메모리 셀들 각각은 적어도 두 개의 비트라인(BL1,BL2)과 연결된다.The memory cell may be formed on at least two active regions ACTIVE while crossing the device isolation layer ISO. For example, the floating gate electrode FG may be formed of a first active region A1 and a second active region. It is formed on (A2). According to this structure, each of the plurality of memory cells is connected to at least two bit lines BL1 and BL2.
하나의 메모리 셀에 포함된 복수의 활성영역(ACTIVE)들은 그 역할이 구분되는데, 예를 들어, 제1활성영역(A1)은 메모리 셀의 프로그램 동작과 소거 동작을 수행하는데 이용되고, 제2활성영역(A2)은 메모리 셀의 리드 동작을 수행하는데 이용될 수 있다. 즉, 제1활성영역(A1)은 프로그램 동작과 소거 동작을 수행하기 위한 제1비트라인(BL1)과 연결되고, 제2활성영역(A2)은 리드 동작을 수행하기 위한 제2비트라인(BL2)과 연결되는 것이 바람직하다. The plurality of active areas ACTIVE included in one memory cell may be distinguished from each other. For example, the first active area A1 may be used to perform a program operation and an erase operation of a memory cell. The area A2 may be used to perform a read operation of the memory cell. That is, the first active region A1 is connected to the first bit line BL1 for performing the program operation and the erase operation, and the second active region A2 is the second bit line BL2 for performing the read operation. It is preferable to connect with).
물론, 제2활성영역(A2)은 검증(verify) 동작 수행시에도 이용될 수 있다. 여기서, 검증 동작은 프로그램 동작 또는 소거 동작의 완료 여부를 확인하기 위해 메모리 셀에 저장된 데이터를 리드하는 동작으로서 일반적으로 리드 동작과 동일한 방법에 의해 수행된다. 따라서, 제1활성영역(A1)은 프로그램/소거 동작을 수행하는데 이용되고, 제2활성영역(A2)은 리드/검증 동작을 수행하는데 이용될 수 있다.Of course, the second active region A2 may also be used when performing a verify operation. Here, the verify operation is an operation of reading data stored in a memory cell to confirm whether a program operation or an erase operation is completed. In general, the verify operation is performed by the same method as the read operation. Accordingly, the first active area A1 may be used to perform a program / erase operation, and the second active area A2 may be used to perform a read / verify operation.
이와 같이, 하나의 메모리 셀의 활성영역(A1,A2)을 프로그램/소거 동작을 수행하는 제1활성영역(A1)과 리드 동작을 수행하는 제2활성영역(A2)으로 분리하는 경 우, 리드 동작을 위한 제2활성영역(A2) 상에서 전하가 트랩되는 것을 방지할 수 있다. 즉, F-N 터널링 과정에서 터널절연막 또는 터널절연막과 기판 간의 계면에 전하가 트랩되더라도, 이는 프로그램/소거 동작을 수행하는 제1활성영역(A1)에 국한되므로, 제2활성영역(A2)에서는 트랩된 전하 없이 프레시(fresh)한 상태를 유지할 수 있다.As described above, when the active regions A1 and A2 of one memory cell are separated into a first active region A1 performing a program / erase operation and a second active region A2 performing a read operation, reads are performed. The trapping of charges on the second active region A2 for operation can be prevented. That is, even when charge is trapped at the interface between the tunnel insulating film or the tunnel insulating film and the substrate in the FN tunneling process, the charge is trapped in the second active area A2 because it is limited to the first active area A1 performing the program / erase operation. It can be kept fresh without charge.
즉, 리드 동작을 수행하기 위한 제2활성영역(A2) 상에서의 전하 트랩을 방지하여 이로 인한 셀 전류 감소를 방지할 수 있으며, 이를 통해, 메모리 소자의 사이클링 특성을 개선할 수 있다.That is, the charge trap on the second active region A2 for performing the read operation may be prevented, thereby reducing the cell current, thereby improving the cycling characteristics of the memory device.
이하, 도 2b를 참조하여, 본 발명의 일 실시예로서 하나의 메모리 셀이 두 개의 비트라인과 연결되는 경우의 비휘발성 메모리 소자의 동작 방법을 살펴보도록 한다. 특히, 메모리 셀이 프로그램 동작과 소거 동작을 수행하기 위한 제1활성영역(A1) 및 리드 동작을 수행하기 위한 제2활성영역(A2)상에 형성되며, 제1활성영역(A1)에 제1비트라인(BL1)이 연결되고, 제2활성영역(A2)에 제2비트라인(BL2)이 연결된 경우에 대해 살펴보도록 한다.Hereinafter, referring to FIG. 2B, a method of operating a nonvolatile memory device when one memory cell is connected to two bit lines will be described. In particular, a memory cell is formed on a first active region A1 for performing a program operation and an erase operation and a second active region A2 for performing a read operation, and has a first active region A1 in the first active region A1. The case where the bit line BL1 is connected and the second bit line BL2 is connected to the second active region A2 will be described.
첫째, 리드 동작을 수행하는 경우, 제2비트라인(BL2)에 흐르는 전류를 센싱한다. 즉, 하나의 메모리 셀에 연결된 복수의 비트라인들 중, 리드 동작을 수행하기 위한 비트라인을 선택하여 리드 동작을 수행한다. 이러한 경우, 제2비트라인(BL2)을 선택하여 제2활성영역(A2)을 이용하여 리드 동작을 수행하므로, 사이클링 횟수가 증가하더라도 전하 트랩으로 인한 셀 전류 감소가 유발되지 않는다.First, when the read operation is performed, a current flowing through the second bit line BL2 is sensed. That is, among the plurality of bit lines connected to one memory cell, a read operation is performed by selecting a bit line for performing a read operation. In this case, since the read operation is performed using the second active region A2 by selecting the second bit line BL2, even if the number of cycling increases, the cell current decrease due to the charge trap is not induced.
둘째, 프로그램 동작을 수행하는 경우, 해당 워드라인(WL)에 프로그램 전압(VPGM)을 인가하고, 제1비트라인(BL1)에 접지 전압을 인가하고, 제2비트라인(BL2)에 동작 전압(Vcc)을 인가한다. 이러한 경우, 제1활성영역(A1)상에서는 F-N 터널링에 의해 플로팅 게이트 전극으로 전하가 주입되어 프로그램 동작이 수행되며, 제2활성영역(A2)은 부스팅(boosting)되어 프로그램 동작이 수행되지 않는다. 즉, 제2활성영역(A2)상에서는 전하가 트랩되지 않는다.Second, when performing a program operation, the program voltage V PGM is applied to the corresponding word line WL, the ground voltage is applied to the first bit line BL1, and the operating voltage is applied to the second bit line BL2. Apply (Vcc). In this case, a charge is injected into the floating gate electrode by the FN tunneling on the first active region A1 to perform a program operation, and the second active region A2 is boosted so that the program operation is not performed. That is, no charge is trapped on the second active region A2.
셋째, 소거 동작을 수행하는 경우, 워드라인에 접지 전압을 인가하고, 벌크에 양의 소거 전압(VERS)을 인가한다. 이러한 경우, 플로팅 게이트 전극에 저장된 전하가 F-N 터널링에 의해 채널로 방출된다. 물론, 제1활성영역(A1) 및 제2활성영역(A2)이 모두 벌크로 연결되어 있기 때문에 제2활성영역(A2)으로도 전하가 방출될 가능성이 있지만, 제2활성영역(A2)상에 제1활성영역(A1)보다 두꺼운 두께로 터널절연막을 형성함으로써 제1활성영역(A1)에 한해 소거 동작이 수행되도록 할 수 있다.Third, in the case of performing the erase operation, the ground voltage is applied to the word line, and the positive erase voltage V ERS is applied to the bulk. In this case, the charge stored in the floating gate electrode is released into the channel by FN tunneling. Of course, since both of the first active region A1 and the second active region A2 are connected in bulk, charges may be emitted to the second active region A2, but the second active region A2 is on the second active region A2. By forming a tunnel insulating film thicker than the first active region A1, the erase operation may be performed only in the first active region A1.
또는, 워드라인에 음의 소거 전압(VERS)을 인가하고, 제1비트라인(BL1)에 접지전압을 인가하고, 제2비트라인(BL2)에 동작 전압을 인가하거나 플로팅(floating)시킨다. 이러한 경우, 제1활성영역(A1)에 한해서만 F-N터널링에 의해 플로팅 게이트 전극에 저장된 전하가 방출되며, 제2활성영역(A2)에서는 소거 동작이 수행되지 않는다. 즉, 제2활성영역(A2)상에서는 전하가 트랩되지 않는다.Alternatively, a negative erase voltage V ERS is applied to the word line, a ground voltage is applied to the first bit line BL1, and an operating voltage is applied or floated to the second bit line BL2. In this case, the charge stored in the floating gate electrode is released only by the FN tunneling only in the first active region A1, and the erase operation is not performed in the second active region A2. That is, no charge is trapped on the second active region A2.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제 조 방법을 설명하기 위한 공정 사시도를 나타낸다.3A to 3C are perspective views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.
도 3a에 도시된 바와 같이, 기판(30)상에 패드산화막(31) 및 하드마스크층(32)을 형성한 후, 하드마스크층(32)상에 소자분리용 포토레지스트 패턴(미도시됨)을 형성한다.As shown in FIG. 3A, after the
이어서, 소자분리용 포토레지스트 패턴을 마스크로 하드마스크층(32) 및 패드산화막(31)을 식각한 후, 기판(30)을 소정 깊이 식각하여 제1방향(I-I')으로 평행하게 확장되는 복수의 소자분리용 트렌치를 형성한다.Subsequently, the
이어서, 소자분리용 트렌치가 형성된 결과물 상에 소자분리막용 절연막을 형성한 후, 하드마스크층(32)의 표면이 노출될 때까지 평탄화 공정을 수행하여, 제1방향(I-I')으로 평행하게 확장되는 복수의 소자분리막(33)을 형성한다.Subsequently, after forming an isolation layer for the isolation layer on the resultant device isolation trench is formed, the planarization process is performed until the surface of the
이로써, 제1방향(I-I')으로 평행하게 확장되는 복수의 활성영역(A1,A2)이 정의된다. 본 명세서에서는 설명의 편의를 위하여 복수의 활성영역(A1,A2)을 교대로 제1활성영역(A1) 및 제2활성영역(A2)로 정의하며, 앞서 설명한 바와 같이, 제1활성영역(A1)은 프로그램/소거 동작시 사용되고, 제2활성영역(A2)은 리드 동작시 사용될 수 있다.As a result, a plurality of active regions A1 and A2 extending in parallel in the first direction I-I 'are defined. In the present specification, for convenience of description, the plurality of active areas A1 and A2 are alternately defined as the first active area A1 and the second active area A2. As described above, the first active area A1 is defined. ) May be used in the program / erase operation, and the second active region A2 may be used in the read operation.
여기서, 복수의 소자분리막(33)들은 제1폭(W1)의 소자분리막(33)과 제2폭(W2)의 소자분리막(33)이 교대로 형성되는 것이 바람직하다. 즉, 후속 공정에 의해 형성되는 메모리 셀은 제2폭(W2)의 소자분리막(33)을 가로지르면서 제2폭(W2)의 소자분리막(33)에 인접한 제1활성영역(A1) 및 제2활성영역(A2)상에 형성되는 것이 바람직하다.Here, the plurality of device isolation layers 33 may be formed such that the
특히, 제1폭(W1)과 제2폭(W2)의 비율은 1:1 내지 2:1인 것이 바람직하다. 이와 같이 메모리 셀 간의 간격 즉, 제1폭(W1)보다 하나의 메모리 셀에 포함된 활성영역들(A1,A2) 간의 간격 즉, 제2폭(W2)이 상대적으로 작은 값을 갖도록 형성함으로써, 메모리 소자의 집적도를 보다 향상시킬 수 있다.In particular, the ratio of the first width W1 and the second width W2 is preferably 1: 1 to 2: 1. As such, the interval between the memory cells, that is, the interval between the active regions A1 and A2 included in one memory cell than the first width W1, that is, the second width W2 is formed to have a relatively smaller value. The degree of integration of the memory device can be further improved.
도 3b에 도시된 바와 같이, 활성영역(A1,A2) 상에 잔류하는 하드마스크층(32) 및 패드산화막(31)을 제거한다. 이때, 하드마스크층(32) 및 패드산화막(31)을 제거하는 과정에서, 소자분리막(33A)의 표면이 소정 두께 함께 제거될 수 있다.As shown in FIG. 3B, the
이어서, 산화 공정을 수행하여 활성영역(A1,A2)의 표면에 터널절연막(34)을 형성한다. Subsequently, an oxidation process is performed to form the
여기서, 리드 동작을 수행하기 위한 제2활성영역(A2)상에 형성되는 터널절연막(34)이 프로그램 동작과 소거 동작을 수행하기 위한 제1활성영역(A1)상에 형성되는 터널절연막(34)보다 두꺼운 두께를 갖는 것이 바람직하며, 10 내지 20% 더 두꺼운 두께로 형성되는 것이 바람직하다. Here, the
예를 들어, 제2활성영역(A2)상에 형성하고자하는 터널절연막(34)의 두께에 맞춰 터널절연막(34)을 형성한 후, 제2활성영역(A2)상에 마스크 패턴을 형성한다. 이어서, 마스크 패턴을 식각베리어로 제1활성영역(A2)상에 형성된 터널절연막(34)을 일부 두께 식각함으로써, 제2활성영역(A2)상에 상대적으로 두꺼운 두께의 터널절연막(34)을 형성할 수 있다.For example, after forming the
또는, 제1활성영역(A1)상에 형성하고자하는 터널절연막(34)의 두께에 맞춰 터널절연막(34)을 형성한 후, 결과물 상에 보호막을 형성한다. 여기서, 보호막은 질화막을 포함하는 것이 바람직하다. 이어서, 제2활성영역(A2)상에 형성된 보호막을 선택적으로 제거한 후, 노출된 제2활성영역(A2) 상의 터널절연막(34)을 추가로 성장시킴으로써, 제2활성영역(A2)상에 상대적으로 두꺼운 두께의 터널절연막(34)을 형성할 수 있다.Alternatively, after forming the
이어서, 터널절연막(34)이 형성된 결과물 상에 플로팅 게이트 전극용 도전막을 형성한 후, 플로팅 게이트 전극용 도전막을 패터닝하여 제1방향(I-I')으로 평행하게 확장되는 복수의 플로팅 게이트 패턴(35)을 형성한다.Subsequently, after forming the conductive film for the floating gate electrode on the resultant product in which the
여기서, 플로팅 게이트 패턴(35)은 적어도 두 개의 활성영역(A1,A2)을 덮으면서 제1방향(I-I')으로 확장된다. 예를 들어, 플로팅 게이트 패턴(35)은 인접한 제1활성영역(A1)과 제2활성영역(A2) 및 제1활성영역(A1)과 제2활성영역(A2) 사이에 위치하는 소자분리막(33A)을 함께 덮도록 형성된다.Here, the floating
도 3c에 도시된 바와 같이, 플로팅 게이트 패턴(35)이 형성된 결과물 상에 전하차단막용 물질막 및 워드라인용 도전막을 형성한다. 여기서, 전하차단막용 물질막은 ONO막을 포함하는 것이 바람직하며, 워드라인용 도전막은 폴리실리콘막 또는 금속막을 포함하는 것이 바람직하다.As shown in FIG. 3C, a material film for a charge blocking film and a conductive film for a word line are formed on the resultant formed with the floating
이어서, 워드라인용 포토레지스트 패턴(미도시됨)을 형성한 후, 워드라인용 포토레지스트 패턴을 식각 베리어로 워드라인용 도전막, 전하차단용 물질막 및 플로팅 게이트 패턴(35)을 식각한다. 이로써, 제2방향(II-II')으로 평행하게 확장되는 복수의 워드라인(37) 및 전하차단막(36)이 형성되며, 소자분리막(33A)을 가로지르면서 제1활성영역(A1) 및 제2활성영역(A2)을 덮는 복수의 섬 형태의 플로팅 게이 트 전극(35A)이 형성된다.Subsequently, after the word line photoresist pattern (not shown) is formed, the word line conductive layer, the charge blocking material layer, and the floating
이로써, 적어도 두 개의 활성영역(A1,A2) 상에 메모리 셀이 형성되며, 하나의 메모리 셀은 적어도 두 개의 비트라인과 연결된다. 즉, 프로그램과 소거 동작을 수행하기 위한 제1활성영역(A1) 및 리드 동작을 수행하기 위한 제2활성영역(A20상에 메모리 셀이 형성되며, 하나의 메모리 셀은 두 개의 비트라인(BL1,BL2)과 연결된다.As a result, memory cells are formed on at least two active regions A1 and A2, and one memory cell is connected to at least two bit lines. That is, memory cells are formed on the first active region A1 for performing program and erase operations and the second active region A20 for performing read operations, and one memory cell includes two bit lines BL1, Connected to BL2).
본 명세서에서는 일 예로서 비휘발성 메모리 소자의 구조 및 제조 방법에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 메모리 셀 및 비트라인을 포함하는 모든 메모리 소자에 적용 가능하며, 하나의 메모리 셀을 적어도 두 개의 비트라인과 연결시킴으로써, 메모리 소자의 특성을 향상시킬 수 있다.In the present specification, as an example, a structure and a manufacturing method of a nonvolatile memory device have been described. However, the present invention is not limited thereto. The present invention is applicable to all memory devices including memory cells and bit lines, and by connecting one memory cell with at least two bit lines, the characteristics of the memory device can be improved.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
도 1a는 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도1A is a layout diagram of a nonvolatile memory device according to the prior art.
도 1b는 종래기술에 따른 비휘발성 메모리 소자의 평면도1B is a plan view of a nonvolatile memory device according to the prior art.
도 1c는 사이클링 횟수 증가에 따른 문턱 전압의 변동값을 나타내는 그래프Figure 1c is a graph showing the variation of the threshold voltage with increasing number of cycling
도 1d는 문턱 전압에 따른 셀 전류의 변동값을 나타내는 그래프1D is a graph showing variation of cell current according to a threshold voltage
도 2a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이아웃도2A is a layout diagram of a nonvolatile memory device according to an embodiment of the present invention.
도 2b는 비휘발성 메모리 소자의 회로도2B is a circuit diagram of a nonvolatile memory device
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 사시도3A to 3C are perspective views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.
[도면의 주요 부분에 대한 부호의 설명][Description of Symbols for Main Parts of Drawing]
A1: 제1활성영역 A2: 제2활성영역A1: first active region A2: second active region
BL1: 제1비트라인 B2: 제2비트라인BL1: first bit line B2: second bit line
30: 기판 31: 패드산화막30
32: 하드마스크층 33: 소자분리막32: hard mask layer 33: device isolation film
34: 터널절연막 35: 플로팅 게이트 패턴34: tunnel insulation layer 35: floating gate pattern
35A: 플로팅 게이트 전극 36: 전하차단막35A: floating gate electrode 36: charge blocking film
37: 워드라인37: Wordline
Claims (15)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090104672A KR101175261B1 (en) | 2009-10-30 | 2009-10-30 | Memory device, non-volatile memory device and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090104672A KR101175261B1 (en) | 2009-10-30 | 2009-10-30 | Memory device, non-volatile memory device and method for fabricating the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110047876A KR20110047876A (en) | 2011-05-09 |
KR101175261B1 true KR101175261B1 (en) | 2012-08-21 |
Family
ID=44239096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090104672A KR101175261B1 (en) | 2009-10-30 | 2009-10-30 | Memory device, non-volatile memory device and method for fabricating the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101175261B1 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101733197B1 (en) * | 2015-08-12 | 2017-05-08 | 삼성디스플레이 주식회사 | Multi optic vision device |
-
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- 2009-10-30 KR KR1020090104672A patent/KR101175261B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20110047876A (en) | 2011-05-09 |
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