KR101162118B1 - 발광 칩이 실장된 칩 온 보드 및 발광 칩이 실장될 수 있는 칩 온 보드 - Google Patents

발광 칩이 실장된 칩 온 보드 및 발광 칩이 실장될 수 있는 칩 온 보드 Download PDF

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Abstract

발광 칩이 실장된 칩 온 보드 및 발광 칩이 실장될 수 있는 칩 온 보드가 제공된다. 발광 칩이 실장된 칩 온 보드의 제1안착부에는 제1발광 칩이 구비되고, 제2안착부에는 제2발광 칩이 구비되며, 제1발광 칩의 제1-1전극은 전극 레이어의 제1파트로 연결되고, 제1발광 칩의 제1-2전극은 전극 레이어의 제2파트로 연결되며, 제2발광 칩의 제2-1전극은 제2파트로 연결되고, 제2발광 칩의 제2-2전극은 전극 레이어의 제3파트로 연결되며, 제1내지 제3파트는 서로 전기적으로 절연되어 있다.

Description

발광 칩이 실장된 칩 온 보드 및 발광 칩이 실장될 수 있는 칩 온 보드{Chip On Board having Light-Emitting Chip and Chip On Board capable of having Light-Emitting Chip}
본 발명은 발광 칩이 실장된 칩 온 보드 및 발광 칩이 실장될 수 있는 칩 온 보드에 관한 것으로, 보다 상세하게는 원하는 형태로 발광 패키지들을 커팅할 수 있는 발광 칩이 실장된 칩 온 보드 및 발광 칩이 실장될 수 있는 칩 온 보드에 관한 것이다.
적어도 하나의 발광 다이오드(LED: Light Emitting Diode)로 이루어진 발광 칩은 전압을 가하면 전자와 정공의 결합으로 반도체의 밴드갭에 해당하는 에너지를 빛의 형태로 방출한다. LED 기술이 발달함에 따라 한 개 이상의 발광 칩을 리드 프레임에 실장하고 봉지재를 주입한 LED 패키지에 대한 연구가 진행되고 있으며, LED 패키지들의 조합은 고휘도 광원, 액정 디스플레이의 후 광원(Back Light), 전광판용 광원, 조명 및 스위치 조명 광원 등 다양한 분야에서 사용된다.
한편, LED 패키지를 기판에 본딩하는 방식 중 하나로 COB(Chip On Board) 방식이 있다. COB 방식은, PCB(Printed Circuit Board) 기판 위에 패키징되지 않은 LED 패키지들을 직접 본딩하여 조명용 모듈을 제조하는 방식으로서, 열 전달률이 우수하다. 그러나, 발광을 위한 제품이 수십개 이상의 LED 패키지를 필요로 하는 경우, LED 패키지들을 각각 PCB 기판에 본딩하고 와이어를 연결하여야 한다. 따라서, LED 패키지들을 이용하여 하나의 모듈을 제조하기까지 상당한 시간을 필요로 한다. 또한, 기존에는 COB 타입의 LED 패키지들을 수평선상으로 배열하는 단일 구조로만 형성이 가능하며, 이로써 간섭으로 인해 광 추출 효율이 저하된다.
본 발명은 발광 패키지들을 일일이 본딩 및 조합하여 원하는 조명용 모듈을 제작하지 않고, 칩온보드 상의 발광 패키지들을 원하는 형태로 커팅하여 원하는 조명용 모듈을 손쉽게 제작할 수 있도록 하는 발광 칩이 실장된 칩 온 보드 및 발광 칩이 실장될 수 있는 칩 온 보드를 제공함을 목적으로 한다.
본 발명의 일 실시예에 따르면, 발광 칩이 실장된 칩 온 보드는, 제1발광 칩이 구비되는 제1안착부; 제2발광 칩이 구비되는 제2안착부; 및 전극 레이어;를 포함하며, 상기 제1발광 칩의 제1-1전극은 상기 전극 레이어의 제1파트로 연결되고, 상기 제1발광 칩의 제1-2전극은 상기 전극 레이어의 제2파트로 연결되며, 상기 제2발광 칩의 제2-1전극은 상기 제2파트로 연결되고, 상기 제2발광 칩의 제2-2전극은 상기 전극 레이어의 제3파트로 연결되며, 상기 제1내지 제3파트는 서로 전기적으로 절연되어 있다.
제3발광 칩이 구비되는 제3안착부;를 더 포함하며, 상기 제3발광 칩의 제3-1전극은 상기 제1파트로 연결되고, 상기 제3발광 칩의 제3-2전극과 상기 제2파트는 전기적으로 연결된다.
제4발광 칩이 위치되는 제4안착부;를 더 포함하며, 상기 제4발광 칩의 제4-1 전극은 상기 제2파트로 연결되고, 상기 제4발광 칩의 제4-2 전극은 상기 제3파트로 연결된다.
상기 제1 및 제2안착부들은 전도형 재질로 구성되고, 상기 제1 및 제2발광 칩이 안착될 수 있도록 하부가 폐쇄된 원통형상을 갖는다.
상기 제1 및 제2안착부들과 열적으로 연결되는 방열 기판;을 더 포함한다.
상기 제1 및 제2안착부들이 각각 삽입되는 홀을 가지는 제1비전도성 레이어;를 더 포함하며, 상기 전극 레이어는 상기 제1비전도성 레이어 상에 위치한다.
상기 제1비전도성 레이어와 상기 제1파트는 각각 내부가 전도성 물질로 코팅된 비아 홀을 구비하며, 상기 제1비전도성 레이어의 비아 홀과 상기 제1파트의 비아 홀은 전기적으로 도통가능하도록 연결된다.
상기 전극 레이어 상에 위치하며, 봉지재가 형성될 수 있는 홀을 가지는 제2비전도성 레이어;를 더 포함한다.
상기 제2비전도성 레이어와 상기 제1파트는 각각 내부가 전도성 물질로 코팅된 비아 홀을 구비하며, 상기 제2 비전도성 레이어의 비아 홀과 상기 제1파트의 비아 홀은 전기적으로 도통가능하도록 연결된다.
한편, 본 발명의 다른 실시예에 따르면, 발광 칩이 실장될 수 있는 칩 온 보드는, 제1발광 칩이 구비될 수 있는 제1안착부; 제2발광 칩이 구비될 수 있는 제2안착부; 상기 제1 및 제2안착부들이 각각 삽입되는 홀을 가지는 제1비전도성 레이어; 및 상기 제1비전도성 레이어 상에 위치하는 전극 레이어;를 포함하며, 상기 전극 레이어는 제1파트, 제2파트 및 제3파트를 포함하며, 상기 제1 내지 제3파트는 상호 전기적으로 도통되지 않도록 분리되어 있다.
제3발광 칩이 위치될 수 있는 제3안착부;를 더 포함하며, 상기 제1비전도성 레이어는 상기 제3안착부가 삽입되는 홀을 더 포함한다.
제4발광 칩이 위치될 수 있는 제4안착부;를 더 포함하며, 상기 제1비전도성 레이어는 상기 제4안착부가 삽입되는 홀을 더 포함한다.
상기 제1 및 제2안착부들은 전도형 재질로 구성되고, 상기 제1 및 제2발광 칩이 안착될 수 있도록 하부가 폐쇄된 원통형상을 갖는다.
상기 전극 레이어 상에 위치하며, 봉지재가 형성될 수 있는 홀을 가지는 제2비전도성 레이어;를 더 포함한다.
본 발명의 실시예에 따르면, 발광 패키지들을 일일이 본딩 및 조합하는 조명용 모듈을 제작하지 않고, 칩온보드 상의 발광 패키지들을 원하는 형태로 커팅하여 원하는 조명용 모듈을 손쉽게 제작할 수 있다.
또한, 본 발명의 실시예에 따르면, COB 타입의 발광 패키지들을 배열하는 형태를 수평선상으로 한정하지 않고, 고객의 요구에 따라 다양한 형태로 배열이 가능하며, 소비 전력을 쉽게 조절할 수 있다.
또한, 본 발명의 실시예에 따르면, COB 타입의 발광 패키지들을 배열하는 형태를 수평선상으로 한정하지 않음으로써, 발광 칩들 간의 간섭을 제거하거나 최소화할 수 있으며, 따라서, 광 추출 효율을 높일 수 있다.
또한, 본 발명의 실시예에 따르면 COB 타입의 발광 패키지에 멀티 발광 칩들이 실장될 수 있으며, 이는, 단일 발광 칩이 실장되는 경우보다 또는 기존의 방식에 비해 향상된 광효율을 가질 수 있다.
도 1은 본 발명의 실시예에 따른 발광 칩이 실장된 칩온보드의 사시도,
도 2는 본 발명의 실시예에 따른 칩온보드를 커팅하는 실시예들을 설명하기 위한 도면,
도 3은 본 발명의 실시예에 따른 칩온보드를 형성하는 레이어들을 도시한 도면,
도 4는 본 발명의 실시예에 따른 칩온보드 중 일부인 기준블록의 구성도,
도 5는 도 4를 참조하여 설명한 복수 개의 발광 패키지들을 포함하는 기준 블록의 사시도,
도 6은 기준 블록의 평면도,
도 7은 본 발명의 실시예에 따른 기준 블록의 단면도, 그리고,
도 8은 본 발명의 다른 실시예에 따른 기준 블록의 사시도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다. 아래의 특정 실시예들을 기술하는데 있어서, 여러 가지의 특정적인 내용들은 발명을 더 구체적으로 설명하고 이해를 돕기 위해 작성되었다. 하지만 본 발명을 이해할 수 있을 정도로 이 분야의 지식을 갖고 있는 독자는 이러한 여러 가지의 특정적인 내용들이 없어도 사용될 수 있다는 것을 인지할 수 있다. 어떤 경우에는, 발명을 기술하는 데 있어서 흔히 알려졌으면서 발명과 크게 관련 없는 부분들은 본 발명을 설명하는 데 있어 별 이유 없이 혼돈이 오는 것을 막기 위해 기술하지 않음을 미리 언급해 둔다.
도 1은 본 발명의 실시예에 따른 발광 칩이 실장된 칩온보드(COB: Chip On Board)의 사시도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 칩온보드(10)에는 방열 기판 상에 복수 개의 레이어들이 형성되고, 복수 개의 레이어들에는 홀(hole)(11), 비아 홀(미도시) 또는 홈이 마련될 수 있다. 홀(11) 또는 홈의 중심점은 일치하며, 적어도 한 개의 발광 칩이 홈의 바닥에 안착될 수 있다. 발광 칩은 LED와 같은 발광 소자이다. 각 발광용 패키지(20)에는 소형의 발광 칩이 1개 이상 실장될 수 있다. 발광 칩이 복수 개 실장되는 경우, 광효율은 단일 발광 칩이 실장되는 경우에 비해 향상된다. 예를 들어, 멀티 발광 칩이 실장되는 경우, 광효율은 단일 발광칩에 비해 또는 기존의 멀티 칩에 비해 최소 20%이상 향상될 수 있다.
도 1에 도시된 칩온보드(10)에서 점선방향을 따라 커팅된 하나의 블록을 하나의 발광용 패키지(20)라 할 수 있다. 따라서, 칩온보드(10)에는 복수 개의 발광용 패키지들이 (m×n)의 매트릭스 형태로 배열될 수 있으며, 이는 일 예로서, 배열 형태는 설계자에 따라 변경가능하다.
한편, 본 발명의 실시예에 따르면, 발광용 패키지들 또는 발광용 칩들은 행방향을 기준으로 전기적으로 도통가능하도록 설계될 수 있다. 따라서, 칩온보드(10)의 발광용 패키지들을 이용하여 원하는 조명 모듈을 제조하려는 경우, 설계자 또는 사용자는 칩온보드(10)를 원하는 디자인에 따라 커팅하여 원하는 형태를 획득할 수 있다.
도 2는 본 발명의 실시예에 따른 칩온보드를 커팅하는 실시예들을 설명하기 위한 도면이다.
도 2를 참조하면, 굵은 실선은 커팅되는 선을 의미하는 가상선으로서, 실시예에 따라 변경가능하다. A~D는 커팅에 의해 획득된 발광용 패키지들을 포함하는 블록이다. 발광용 패키지가 (2×2) 형태로 배열된 블록을 기준 블록이라고 하는 경우, 칩온보드(10)를 십자 형태로 커팅하여 획득된 블록(A)는 5개의 기준 블록, 즉, 20개의 발광용 패키지로 이루어져 있으며, 블록(B)는 1개의 기준 블록으로 이루어져 있다. 예를 들어, 블록(A)의 경우, 20개의 발광용 패키지는 전기적으로 도통가능하도록 이미 각 구성요소들이 실장 또는 배선되어 있다. 따라서, 기존에는 십자 형태의 블록(A)을 획득하기 위하여, 사용자는 20개의 발광용 패키지를 각각 와이어를 이용하여 연결하고, 실장하는 작업을 필요로 하였으나, 본 발명에서는 20개의 발광용 패키지를 다시 연결하는 작업을 수행하지 않고도 블록(A)를 획득할 수 있다.
한편, 상술한 기준 블록의 크기는 변경가능하다. 예를 들어, 발광용 패키지가 (1×2) 형태로 배열된 블록을 기준 블록이라고 하는 경우, 블록(C)은 8개의 기준 블록으로 이루어져 있으며, 블록(D)는 12개의 기준 블록으로 이루어져 있다. 이하에서는 기준 블록으로서 2×2 형태를 예로 들어 설명한다.
도 3은 본 발명의 실시예에 따른 칩온보드를 형성하는 레이어들을 도시한 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 칩온보드(10)는 방열 기판(100), 제1비전도성 레이어(200), 전극 레이어(300) 및 제2비전도성 레이어(400)를 포함할 수 있다.
방열 기판(100)은 발광 칩들로부터 방출되는 열을 안착부들(250)을 통해 전달받아 열을 발산하는 방열 역할을 하며, 이를 위하여, 안착부들(250)과 열적으로 연결된다. 안착부들(250)은 도 4의 제1 내지 제4안착부들(251, 252, 253, 254)을 포함할 수 있다. 방열 기판(100)은 방열 효율이 뛰어난 소재로 만들어지며, 예를 들어, 구리 기판일 수 있다.
방열 기판(100)에는 복수 개의 비아 홀들이 마련되며, 비아 홀들은 기준 블록의 우측과 좌측에 마련될 수 있다. 예를 들어, 복수 개의 비아 홀들은 식별번호 '101, 102, 103, 104'를 가지는 홀들을 포함하며, 비아 홀들(101, 102)는 도 4에서 설명할 제3기판(303)에 마련된 비아 홀들(313, 314)일 수 있다. 식별번호 '105'는 사용자가 원하는 형태로 칩온보드(10)를 커팅하는 경우, 커팅되는 위치를 나타내는 것으로서, '105'위치에서 커팅이 될 수도 있고, 되지 않을 수도 있다.
제1비전도성 레이어(200)는 전기가 통하지 않는 레이어로서, 플라스틱과 같은 비전도성 소재로 만들어진다. 따라서, 제1비전도성 레이어(200)는 방열 기판(100)과 전극 레이어(300) 사이에서 절연 역할을 할 수 있다. 제1비전도성 레이어(200)에는 안착부들(250)이 삽입되는 복수 개의 홀들과 복수 개의 비아 홀들이 마련될 수 있다.
식별번호 '201'은 복수 개의 홀들 중 하나이며, 복수 개의 홀들 각각에는 안착부들(250)이 삽입된다. 안착부들(250)은 전도형 재질로 구성되고, 발광 칩이 안착될 수 있도록 하부가 폐쇄된 원통형상을 가질 수 있다. 또한, 안착부들(250)의 높이는 제1비전도성 레이어(200)의 홀들의 높이와 동일하거나, 또는 안착부들(250)의 높이가 설정된 값만큼 더 높을 수 있다.
제1비전도성 레이어(200)의 비아 홀들은 기준 블록의 우측과 좌측에 마련될 수 있다. 또한, 방열 기판(100)의 비아 홀들과 제1비전도성 레이어(200)의 비아 홀들은 전기적으로 도통하는 위치에 마련된다. 예를 들어, 방열 기판(100)의 비아 홀(a, b, c, d)과 제1비전도성 레이어(200)의 비아 홀(a', b', c', d')은 서로 대향하는 위치 또는 서로 대응하는 위치에 마련된다.
전극 레이어(300)는 제1비전도성 레이어(200) 상에 위치하며, 복수 개의 파트들로 구분될 수 있다. 복수 개의 파트들은 구리와 같은 전도성 소재로 만들어지며, 칩온보드(10)에 전류가 흐르게 되면, 각 파트들은 교번적으로 +전극, -전극을 갖는다. 예를 들어, 1번째 파트에 전류가 공급되면, 1번째 파트는 +전극, 2번째 파트는 -전극, 3번째 파트는 +전극을 갖게 될 수 있으며, 마지막 파트의 비아홀은 접지로서 동작할 수 있다.
또한, 복수 개의 파트들 중 연속하는 3개의 파트들을 하나로 그룹핑하는 경우, 하나의 그룹에 속하는 파트들은 전기적으로 절연되도록 물리적으로 이격되어 있으며, 하나의 그룹은 예를 들어, 도 4에 도시된 제1 내지 제3파트들(301, 302, 303)일 수 있다.
또한, 복수 개의 파트들 중 k번째(k=1, 3, 4, 6, 7, 9, 10, …)에 위치하는 파트들의 우측 또는 좌측에는 비아 홀들이 마련될 수 있다. 또한, 전극 레이어(300)의 비아 홀들과 제1비전도성 레이어(200)의 비아 홀들은 전기적으로 도통하는 위치에 마련된다. 이를 위해, 전극 레이어(300)의 비아 홀(a", b", c", d")과 제1비전도성 레이어(200)의 비아 홀(a', b', c', d')의 내부는 전도성 물질로 코팅되어 있으며, 전극 레이어(300)의 비아 홀(a", b", c", d")과 제1비전도성 레이어(200)의 비아 홀(a', b', c', d')은 서로 대향하는 위치 또는 서로 대응하는 위치에 마련된다.
제2비전도성 레이어(400)는 전극 레이어(300) 상에 위치하며, 봉지재들(50)이 형성될 수 있는 복수 개의 홀들을 가질 수 있다. 식별번호 '401'은 제2비전도성 레이어(400)에 마련되는 복수 개의 홀들 중 하나이며, 봉지재들(50)은 제2비전도성 레이어(400) 상에는 미형성될 수 있다. 발광 칩(예를 들어, 21)은 제2비전도성 레이어(400)의 홀과 복수 개의 파트들 사이에 형성되는 공간을 통해 안착부(예를 들어, 251)의 저면에 안착되며, 발광 칩(예를 들어, 21)이 안착되면, 봉지재(예를 들어, 51)가 상부에 형성될 수 있다.
봉지재들(50)에는 광학적 특성을 위한 확산제가 포함되거나, 백색광을 발생시키기 위한 형광체 또는 발광 칩의 발광 파장과 다른 파장의 광을 발광하기 위한 형광체가 주입될 수 있다. 봉지재들(50)은 볼록형, 오목형 또는 평면형 등 다양한 형태로 형성될 수 있다.
또한, 제2비전도성 레이어(400)에는 복수 개의 비아 홀들(미도시)이 마련될 수 있다. 제2비전도성 레이어(400)의 비아 홀들은 기준 블록의 우측과 좌측에 마련되며, 전극 레이어(300)의 비아 홀들과 전기적으로 도통하는 위치에 마련될 수 있다. 전기가 전극 레이어(300)의 비아 홀들과 제1비전도성 레이어(200)의 비아 홀들을 통해 도통되는 경우, 제2비전도성 레이어(400)의 비아 홀들은 선택적으로 구비될 수 있다. 반대로, 전기가 전극 레이어(300)의 비아 홀들과 제2비전도성 레이어(400)의 비아 홀들을 통해 도통되는 경우, 제1비전도성 레이어(200)의 비아 홀들은 선택적으로 구비될 수 있다.
상술한 도 3에 의하면, 칩온보드(10)의 제조를 위하여, 안착부들(250)을 방열 기판(100)에 실장하여 PCB를 만든 후, 발광 칩들을 안착부들(250)에 올려놓음으로써 발광 패키지 공정을 진행할 수 있다.
도 4는 본 발명의 실시예에 따른 칩온보드 중 일부인 기준블록의 구성도이다.
우선, 도 4의 구성요소들에 참조번호를 부여함에 있어서, 동일한 구성요소들에 있어서는 비록 다른 도면상에 표시되거나, 그 크기 또는 표시되는 위치가 다르더라도 동일한 번호를 가지도록 한다.
도 4를 참조하면, 칩온보드(10)의 기준 블록(10')은 4개의 발광 패키지를 포함하며, 발광 패키지들은 2×2 형태로 배열되어 있으나, 이는 일 예로서, m×n 형태도 가능하다. m과 n은 양수이다.
본 발명의 실시예에 따른 기준 블록(10')은 방열 기판(100), 제1비전도성 레이어(200), 전극 레이어(300) 및 제2비전도성 레이어(400)를 포함할 수 있다. 도 4에 도시된 제1비전도성 레이어(200), 전극 레이어(300) 및 제2비전도성 레이어(400)는 도 3에 도시된 제1비전도성 레이어(200), 전극 레이어(300) 및 제2비전도성 레이어(400)의 일부이다.
방열 기판(100)은 제1 내지 제4안착부들(251, 252, 253, 254)과 열적으로 연결된다. 따라서, 방열 기판(100)은 제1 내지 제4발광 칩들(21, 22, 23, 24)로부터 방출되는 열을 각각 제1 내지 제4안착부들(251, 252, 253, 254)을 통해 전달받아 열을 발산한다.
방열 기판(100)의 제1기판(115)에는 제1 및 제2비아 홀들(111, 112)이 마련되고, 제2기판(116)에는 제3 및 제4비아 홀들(113, 114)이 마련된다. 제1기판(115)과 제2기판(116)은 기준 블록(10')의 우측과 좌측에 대응하는 위치이므로, 제1 내지 제4비아 홀들(111, 112, 113, 114)은 기준 블록(10')의 우측과 좌측에 마련될 수 있다.
또한, 방열 기판(100)의 제3기판(117) 상에는 제1비전도성 레이어(200) 중 제1 내지 제4홀들(201, 202, 203, 204)을 포함하는 부분이 위치한다. 방열 기판(100)의 제1 내지 제4홀들(201, 202, 203, 204)은 선택사양으로서, 구비되지 않을 수도 있다.
제1비전도성 레이어(200)는 전기가 통하지 않는 레이어이며, 제1 내지 제4홀들(201, 202, 203, 204)과 제1 내지 제4비아 홀들(211, 212, 213, 214)이 마련될 수 있다.
제1 내지 제4비아 홀들(211, 212, 213, 214)은 기준 블록(10')의 우측과 좌측에 마련되며, 제1 내지 제4비아 홀들(111, 112, 113, 114)과 전기적으로 도통할 수 있는 위치에 마련된다. 제1비전도성 레이어(200)의 제1 내지 제4비아 홀들(211, 212, 213, 214)은 선택사양으로서, 실시예에 따라 구비되지 않을 수도 있다.
제1 내지 제4홀들(201, 202, 203, 204) 각각에는 제1 내지 제4안착부들(251, 252, 253, 254)이 삽입될 수 있다. 제1 내지 제4안착부들(251, 252, 253, 254)은 전도성 재질로 형성되어, 제1 내지 제4발광 칩들(21, 22, 23, 24)로부터 발산되는 열을 방열 기판(100)으로 전도시킬 수 있다. 또한, 제1 내지 제4안착부들(251, 252, 253, 254)의 내면은 은도금으로 코팅될 수 있다. 은도금으로 코팅된 내면은 제1 내지 제4발광 칩들(21, 22, 23, 24)로부터 방출되는 빛을 반사시켜, 반사된 빛이 상향하도록 할 수 있다.
제1 내지 제4안착부들(251, 252, 253, 254)의 저면에는 각각 제1 내지 제4발광 칩들(21, 22, 23, 24)이 안착되며, 이를 위해, 제1 내지 제4안착부들(251, 252, 253, 254)은 하부가 폐쇄된 원통형상을 갖는다. 본 발명의 실시예에 따르면, 제1 내지 제4안착부들(251, 252, 253, 254)의 높이(h)와 제1 내지 제4홀들(201, 202, 203, 204)의 높이(h')는 동일하거나, h>h'일 수 있다. 또한, 제1 내지 제4안착부들(251, 252, 253, 254)의 원지름(r)와 제1 내지 제4홀들(201, 202, 203, 204)의 원지름(r')는 동일하거나, r'>r일 수 있다. 이에 의해, 제1 내지 제4안착부들(251, 252, 253, 254)은 제1 내지 제4홀들(201, 202, 203, 204)에 삽입될 수 있다.
한편, 전극 레이어(300)는 제1비전도성 레이어(200) 상에 위치하며, 전도성 소재로 만들어진 제1 내지 제3파트들(301, 302, 303)로 구분될 수 있다. 제1 내지 제3파트들(301, 302, 303)은 전기적으로 절연되도록 물리적으로 이격되어 있으며, 제3파트(303) 옆에 위치하는, 제4파트(미도시)는 제3파트(303)와 이격되지 않고 접촉되도록 구비되어 전기적으로 도통될 수 있다.
제1발광 칩(21)이 제1안착부(251)에 안착되면, 제1발광 칩(21)의 제1-1전극은 제1파트(301)와 제1-1와이어(21a)에 의해 전기적으로 연결될 수 있고, 제1발광 칩(21)의 제1-2전극은 제2파트(302)와 제1-2와이어(21b)에 의해 전기적으로 연결될 수 있다. 또한, 제2발광 칩(22)이 제2안착부(252)에 안착되면, 제2발광 칩(22)의 제2-1전극은 제1파트(301)와 제2-1와이어(22a)에 의해 전기적으로 연결될 수 있고, 제2발광 칩(22)의 제2-2전극은 제2파트(302)와 제2-2와이어(22b)에 의해 전기적으로 연결될 수 있다.
또한, 제3발광 칩(23)이 제3안착부(253)에 안착되면, 제3발광 칩(23)의 제3-1전극은 제2파트(302)와 제3-1와이어(23a)에 의해 전기적으로 연결될 수 있고, 제3발광 칩의 제3-2전극은 제3파트(303)와 제3-2와이어(23b)에 의해 전기적으로 연결될 수 있다. 또한, 제4발광 칩(24)의 제4-1전극은 제2파트(302)와 제4-1와이어(24a)에 의해 전기적으로 연결될 수 있고, 제4발광 칩(24)의 제4-2전극은 제3파트(303)와 제4-2와이어(24b)에 의해 전기적으로 연결될 수 있다.
또한, 제1파트(301)에는 제1 및 제2비아 홀들(311, 312)이 마련되며, 제3파트(303)에는 제3 및 제4비아 홀들(313, 314)이 마련될 수 있다. 제1파트(301)의 제1 및 제2비아 홀들(311, 312)은 제1비전도성 레이어(200)의 제1 및 제2비아 홀들(211, 212)과 전기적으로 도통가능한 위치에 마련되고, 제3 및 제4비아 홀들(313, 314)은 제1비전도성 레이어(200)의 제3 및 제4비아 홀들(213, 214)과 전기적으로 도통가능한 위치에 마련된다. 따라서, 와이어들(21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b)을 통해 흐르는 전류는 전기적으로 제1 내지 제4비아 홀들(311, 312, 313, 314)을 통해 지속적으로 도통될 수 있다.
한편, 제2비전도성 레이어(400)는 전극 레이어(300) 상에 위치하며, 제1 내지 제4봉지재들(51, 52, 53, 54)이 형성될 수 있는 제1 내지 제4비아 홀들(411, 412, 413, 414)을 가질 수 있다. 제1 내지 제4발광 칩들(21, 22, 23, 24)은 각각 제1 내지 제4비아 홀들(411, 412, 413, 414), 제1 내지 제3파트들(301, 302, 303) 사이에 형성되는 공간을 통해 제1 내지 제4안착부들(251, 252, 253, 254)의 저면에 안착되며, 제1 내지 제4발광 칩들(21, 22, 23, 24)이 안착되면, 상부에 제1 내지 제4봉지재들(51, 52, 53, 54)이 형성될 수 있다.
또한, 제2비전도성 레이어(400)의 우측과 좌측에는 제1 내지 제4비아 홀들(411, 412, 413, 414)이 마련될 수 있다. 제1파트(301)의 제1 및 제2비아 홀들(311, 312)은 제2비전도성 레이어(400)의 제1 및 제2비아 홀들(411, 412)과 전기적으로 도통가능한 위치에 마련되고, 제3 및 제4비아 홀들(313, 314)은 제2비전도성 레이어(400)의 제3 및 제4비아 홀들(413, 414)과 전기적으로 도통가능한 위치에 마련된다. 따라서, 와이어들(21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b)을 통해 흐르는 전류는 전기적으로 제1 내지 제4비아 홀들(411, 412, 413, 414)을 통해 지속적으로 도통될 수 있다.
상술한 실시예들에서, 비아 홀은 1)방열 기판(100), 제1비전도성 레이어(200), 전극 레이어(300) 및 제2비전도성 레이어(400)에 모두 형성되거나, 2)전극 레이어(300) 및 제2비전도성 레이어(400)에만 형성되거나, 3)방열 기판(100), 제1비전도성 레이어(200) 및 전극 레이어(300)에만 형성되거나, 4)제1비전도성 레이어(200), 전극 레이어(300) 및 제2비전도성 레이어(400)형성될 수 있다.
도 5는 도 4를 참조하여 설명한 복수 개의 발광 패키지들을 포함하는 기준 블록의 사시도, 도 6은 기준 블록의 평면도이다.
도 4 내지 도 6을 참조하면, 본 발명의 실시예에 따른 기준 블록(10')의 제2비전도성 레이어(400)에 마련된 제1비아 홀(411)의 원지름이 가장 크고, 제1비전도성 레이어(200)에 마련된 제1비아 홀(211) 또는 제1안착부(251)의 원지름이 가장 작음을 알 수 있다. 따라서, 제1 내지 제4봉지재들(51, 52, 53, 54)이 형성되기 전 기준 블록(10')을 위에서 바라볼 경우, 제2비전도성 레이어(400), 제1 내지 제4비아 홀들(411, 412, 413, 414), 제1 내지 제3파트들(301, 302, 303)의 일부, 제1비전도성 레이어(200)의 일부, 제1 내지 제4안착부들(251, 252, 253, 254)의 상부와 하면 및 제1 내지 제4발광 칩들(21, 22, 23, 24)이 보여질 수 있다. 도 5 및 도 6에는 제1 내지 제4봉지재들(51, 52, 53, 54)이 도시되지 않았다.
도 7은 본 발명의 실시예에 따른 기준 블록의 단면도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 기준 블록(10') 중 제1 및 제3발광 칩들(21, 23)의 단면이 도시된다. 제1발광 칩(21)의 제1-1전극은 제1-1와이어(21a)에 의해 제1파트(301)과 전기적으로 연결될 수 있으며, 제1-2전극은 제1-2와이어(21b)에 의해 제2파트(302)와 전기적으로 연결될 수 있다. 제1봉지재(51)는 제1발광 칩(21)을 중심으로 형성되며, 제2비전도성 레이어(400)의 상부에는 미형성된다.
또한, 제3발광 칩(23)의 제3-1전극은 제3-1와이어(23a)에 의해 제2파트(302)과 전기적으로 연결될 수 있으며, 제3-2전극은 제3-2와이어(23b)에 의해 제3파트(303)와 전기적으로 연결될 수 있다. 제3봉지재(53)는 제3발광 칩(23)을 중심으로 형성되며, 제2비전도성 레이어(400)의 상부에는 미형성된다.
도 5 내지 도 7을 참조하여 설명한 본 발명의 실시예에서는, 예를 들어, 제2발광 칩(22)과 제4발광 칩(24)이 내부적으로 제2파트(302)를 통해서 전기적으로 연결되어 있고, 제1발광 칩(21)과 제3발광 칩(23)도 내부적으로 제2파트(302)를 통해서 전기적으로 연결되어 있다. 또한, m×n개의 내부 발광 칩들은 전극 레이어(200)의 파트들에 의해 전기적으로 연결되어 있으며, 필요에 따라 도 2에 도시된 실시예 또는 다른 실시예에 따라 커팅이 되도록 연결되어 있다. 또한, 전극 레이어(200)를 구성하는 복수개의 파트들 중 서로 다른 극성을 가지는 파트는 이격되어 있을 수 있다. 제1 내지 제3파트들(301, 302, 303)의 경우, 제1파트(301)와 제3파트(303)가 + 극성이면, 서로 동일한 극성을 가지므로 제1파트(301)와 제3파트(303)는 이격되어 있다.
도 8은 본 발명의 다른 실시예에 따른 기준 블록의 사시도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 기준 블록(10")은 도 5를 참조하여 설명한 기준 블록(10')과 거의 동일한 형태를 갖는다. 다만, 기준 블록(10")에는 제1 내지 제4비아 홀들(111~114, 211~214, 311~314, 411~414)이 마련되지 않는다. 다만, 제2비전도성 레이어(400)의 우측과 좌측 가장자리에 제1 및 제2홈들(400a, 400b)이 마련될 수 있다. 제1홈(400a)은 제2비전도성 레이어(400)의 높이만큼 절삭되며, 가장자리까지 절삭될 수 있다. 또는, 제1홈(400a)은 홀 형태로 제2비전도성 레이어(400)의 높이만큼 절삭될 수도 있다. 이로써, 예를 들어, 제1파트(301)로 도달한 전류는 절연되지 않고 다른 발광 칩으로 흐를 수 있게 된다.
상기와 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 칩온보드 11: 홀(hole)
20: 발광용 패키지 100: 방열 기판
200: 제1비전도성 레이어 300: 전극 레이어
400: 제2비전도성 레이어

Claims (14)

  1. 발광 칩이 실장된 칩 온 보드에 있어서,
    제1발광 칩이 구비되는 제1안착부;
    제2발광 칩이 구비되는 제2안착부;
    제3발광 칩이 구비되는 제3안착부;
    제4발광 칩이 위치되는 제4안착부; 및
    전극 레이어;를 포함하며,
    상기 제1발광 칩의 제1-1전극은 상기 전극 레이어의 제1파트로 연결되고, 상기 제1발광 칩의 제1-2전극은 상기 전극 레이어의 제2파트로 연결되며,
    상기 제2발광 칩의 제2-1전극은 상기 제2파트로 연결되고, 상기 제2발광 칩의 제2-2전극은 상기 전극 레이어의 제3파트로 연결되며,
    상기 제3발광 칩의 제3-1전극은 상기 제1파트로 연결되고, 상기 제3발광 칩의 제3-2전극과 상기 제2파트는 전기적으로 연결되며,
    상기 제4발광 칩의 제4-1 전극은 상기 제2파트로 연결되고, 상기 제4발광 칩의 제4-2 전극은 상기 제3파트로 연결되며, 그리고
    상기 제1내지 제3파트는 서로 전기적으로 절연되어 있는 것을 특징으로 하는 발광 칩이 실장된 칩 온 보드.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 안착부, 제2 안착부, 제3 안착부 및 제4 안착부들은 각각 전도형 재질로 구성되고, 상기 제1발광 칩, 제2발광 칩, 제3발광 칩, 및 제4발광 칩이 안착될 수 있도록 하부가 폐쇄된 원통형상을 가지는 것을 특징으로 하는 발광 칩이 실장된 칩 온 보드.
  5. 제1항에 있어서,
    상기 제1 안착부, 제2 안착부, 제3 안착부 및 제4 안착부들과 열적으로 연결되는 방열 기판;을 더 포함하는 것을 특징으로 하는 발광 칩이 실장된 칩 온 보드.
  6. 제1항에 있어서,
    상기 제1 안착부, 제2 안착부, 제3 안착부 및 제4 안착부가 각각 삽입되는 홀을 가지는 제1비전도성 레이어;를 더 포함하며,
    상기 전극 레이어는 상기 제1비전도성 레이어 상에 위치하는 것을 특징으로 하는 발광 칩이 실장된 칩 온 보드.
  7. 제6항에 있어서,
    상기 제1비전도성 레이어와 상기 제1파트는 각각 내부가 전도성 물질로 코팅된 비아 홀을 구비하며, 상기 제1비전도성 레이어의 비아 홀과 상기 제1파트의 비아 홀은 전기적으로 도통가능하도록 연결된 것을 특징으로 하는 발광 칩이 실장된 칩 온 보드.
  8. 제6항에 있어서,
    상기 전극 레이어 상에 위치하며, 봉지재가 형성될 수 있는 홀을 가지는 제2비전도성 레이어;를 더 포함하는 것을 특징으로 하는 발광 칩이 실장된 칩 온 보드.
  9. 제8항에 있어서,
    상기 제2비전도성 레이어와 상기 제1파트는 각각 내부가 전도성 물질로 코팅된 비아 홀을 구비하며, 상기 제2 비전도성 레이어의 비아 홀과 상기 제1파트의 비아 홀은 전기적으로 도통가능하도록 연결된 것을 특징으로 하는 발광 칩이 실장된 칩 온 보드.
  10. 삭제
  11. 삭제
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  13. 삭제
  14. 삭제
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