KR101161482B1 - Polishing slurry composition having improved etch selectivity of silicon oxide to poly silicon and method for fabricating semiconductor device using the same - Google Patents
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Abstract
폴리 실리콘 대비 실리콘 산화물에 대한 식각 선택비가 향상된 연마 슬러리 조성물 및 이를 사용한 반도체 소자 제조방법을 제공한다. 상기 제조방법은 기판 상에 폴리 실리콘 패턴을 형성하는 것을 포함한다. 상기 폴리 실리콘 패턴들의 상부 및 상기 폴리 실리콘 패턴들 사이에 제1 매립 산화막을 형성한다. 연마제 및 음이온성 불소계 계면활성제를 함유하는 연마 슬러리 조성물을 사용하여 상기 폴리 실리콘막이 노출될 때까지 상기 제1 매립 산화막을 화학기계적 연마한다. 상기 연마 슬러리 조성물은 0.5 내지 10wt%의 연마제, 0.0001 내지 ~ 10.0 wt%의 분산제, 0.0001 내지 10wt%의 음이온성 불소계 계면활성제, 및 잔량의 용매를 함유할 수 있다.The present invention provides a polishing slurry composition having an improved etching selectivity to silicon oxide compared to polysilicon and a method of manufacturing a semiconductor device using the same. The manufacturing method includes forming a polysilicon pattern on a substrate. A first buried oxide layer is formed between the polysilicon patterns and the polysilicon patterns. The first buried oxide film is chemical mechanically polished until the polysilicon film is exposed using a polishing slurry composition containing an abrasive and an anionic fluorine-based surfactant. The polishing slurry composition may contain 0.5 to 10 wt% of abrasive, 0.0001 to 10.0 wt% of dispersant, 0.0001 to 10 wt% of anionic fluorine-based surfactant, and residual amount of solvent.
Description
본 발명은 연마 슬러리 조성물에 관한 것으로, 보다 상세하게는 산화막 연마용(oxide abrasive) 슬러리 조성물 및 이를 사용한 반도체 소자 제조방법에 관한 것이다.The present invention relates to a polishing slurry composition, and more particularly, to an oxide abrasive slurry composition and a method for manufacturing a semiconductor device using the same.
반도체 소자는 고성능, 고집적화를 통해 ULSI에 이르고 있다. 이러한 ULSI에서는 최소 선폭이 서브마이크론 사이즈를 가질 뿐 아니라, 다층의 배선을 상호 연결시킬 필요가 대두되었다. 매우 작은 선폭을 갖는 배선을 다층으로 형성하는 경우, 상부층으로 갈수록 리소그래피 마진을 확보하기 어려울 수 있다. 따라서, 리소그래피 마진을 확보하기 위해서 각 층을 전면적으로 평탄화시키는 것이 필수적이다. 이를 위해, 화학적 기계적 연마법(Chemical Mechanical Polishing; CMP)이 개발되기에 이르렀다.Semiconductor devices are reaching ULSI through high performance and high integration. In such ULSI, not only the minimum line width has a submicron size, but there is a need for interconnecting multilayer wiring. In the case where the wiring having a very small line width is formed in multiple layers, it may be difficult to secure a lithography margin toward the upper layer. Therefore, it is essential to planarize each layer entirely in order to secure lithography margins. To this end, chemical mechanical polishing (CMP) has been developed.
특히, 플래쉬 메모리 소자의 소자분리공정에 있어서, 공정 단순화를 위해서 는 폴리 실리콘막을 연마정지막으로 사용하여 실리콘 산화막을 화학기계적 연마하는 공정이 요구되고 있으나, 현재 폴리 실리콘막에 대한 실리콘 산화막의 연마 선택비가 높은 슬러리의 개발이 미미하여 상기 공정을 효과적으로 실행할 수 없는 상황이다.In particular, in the device isolation process of a flash memory device, in order to simplify the process, a process of chemical mechanical polishing of a silicon oxide film using a polysilicon film as a polishing stop film is required. The development of slurry having high ratio is insignificant and the process cannot be effectively executed.
본 발명이 해결하고자 하는 기술적 과제는 폴리 실리콘 대비 실리콘 산화물에 대한 식각 선택비가 향상된 연마 슬러리 조성물을 제공하고, 이를 사용하여 공정이 단순화된 반도체 소자 제조방법을 제공함에 있다.The technical problem to be solved by the present invention is to provide a polishing slurry composition with improved etching selectivity to silicon oxide compared to polysilicon, and to provide a method for manufacturing a semiconductor device using the same process is simplified.
상기 기술적 과제를 이루기 위하여 본 발명은 연마 슬러리 조성물을 제공한다. 상기 연마 슬러리 조성물은 0.5 내지 10wt%의 연마제, 0.0001 내지 ~ 10.0 wt%의 분산제, 0.0001 내지 10wt%의 음이온성 불소계 계면활성제, 및 잔량의 용매를 함유한다. 나아가, 상기 음이온성 불소계 계면활성제는 0.01 내지 1wt%로 함유될 수 있다. 상기 음이온성 불소계 계면활성제는 인산 에스테르 불소계 계면활성제일 수 있다.In order to achieve the above technical problem, the present invention provides a polishing slurry composition. The polishing slurry composition contains 0.5 to 10 wt% abrasive, 0.0001 to 10.0 wt% dispersant, 0.0001 to 10 wt% anionic fluorine-based surfactant, and the remaining amount of solvent. Further, the anionic fluorine-based surfactant may be contained in 0.01 to 1wt%. The anionic fluorine-based surfactant may be a phosphate ester fluorine-based surfactant.
상기 기술적 과제를 이루기 위하여 본 발명은 반도체 소자 제조방법을 제공한다. 먼저, 기판 상에 폴리 실리콘 패턴을 형성한다. 상기 폴리 실리콘 패턴들의 상부 및 상기 폴리 실리콘 패턴들 사이에 제1 매립 산화막을 형성한다. 연마제 및 음이온성 불소계 계면활성제를 함유하는 연마 슬러리 조성물을 사용하여 상기 폴리 실리콘막이 노출될 때까지 상기 제1 매립 산화막을 화학기계적 연마한다.The present invention provides a method for manufacturing a semiconductor device to achieve the above technical problem. First, a polysilicon pattern is formed on a substrate. A first buried oxide layer is formed between the polysilicon patterns and the polysilicon patterns. The first buried oxide film is chemical mechanically polished until the polysilicon film is exposed using a polishing slurry composition containing an abrasive and an anionic fluorine-based surfactant.
상기 음이온성 불소계 계면활성제는 인산 에스테르 불소계 계면활성제일 수 있다. 상기 연마 슬러리 조성물은 0.5 내지 10wt%의 연마제, 0.0001 내지 ~ 10.0 wt%의 분산제, 0.0001 내지 10wt%의 음이온성 불소계 계면활성제, 및 잔량의 용매를 함유할 수 있다. 나아가, 상기 음이온성 불소계 계면활성제는 0.01 내지 1wt%로 함유될 수 있다. The anionic fluorine-based surfactant may be a phosphate ester fluorine-based surfactant. The polishing slurry composition may contain 0.5 to 10 wt% of abrasive, 0.0001 to 10.0 wt% of dispersant, 0.0001 to 10 wt% of anionic fluorine-based surfactant, and residual amount of solvent. Further, the anionic fluorine-based surfactant may be contained in 0.01 to 1wt%.
상기 폴리 실리콘 패턴을 형성함과 동시에 상기 기판 내에 상기 폴리 실리콘 패턴에 자기 정렬된 트렌치를 형성하고, 상기 실리콘 산화막은 상기 트렌치 내에도 형성될 수 있다. While forming the polysilicon pattern, a trench self-aligned with the polysilicon pattern is formed in the substrate, and the silicon oxide layer may be formed in the trench.
상기 연마된 제1 매립 산화막을 에치백하여 상기 제1 매립 산화막의 상부면의 레벨을 상기 폴리 실리콘 패턴 보다 낮게 위치시킬 수 있다. 상기 제1 매립 산화막 및 상기 폴리 실리콘 패턴 상에 제2 매립 산화막을 적층할 수 있다. 연마제 및 음이온성 불소계 계면활성제를 함유하는 연마 슬러리 조성물을 사용하여 상기 폴리 실리콘막이 노출될 때까지 상기 제2 매립 산화막을 화학기계적 연마할 수 있다. 이 때, 상기 제1 매립 산화막은 USG막이고, 상기 제2 매립 산화막은 HDP-CVD막일 수 있다.The polished first buried oxide film may be etched back so that the level of the top surface of the first buried oxide film is lower than the polysilicon pattern. A second buried oxide film may be stacked on the first buried oxide film and the polysilicon pattern. A polishing slurry composition containing an abrasive and an anionic fluorine-based surfactant may be used to chemically polish the second buried oxide film until the polysilicon film is exposed. In this case, the first buried oxide film may be a USG film, and the second buried oxide film may be an HDP-CVD film.
상술한 바와 같이 본 발명에 따르면, 연마제 및 음이온성 불소계 계면활성제를 함유하는 연마 슬러리 조성물을 사용하여 화학기계적 연마를 수행한다. 상기 연마 슬러리 조성물 내에 함유된 음이온성 불소계 계면활성제는 실리콘 산화막의 식각은 촉진하되, 폴리 실리콘막 상에는 패시베이션막을 형성하여 상기 폴리 실리콘막이 연마되는 것을 막을 수 있다. 그 결과, 상기 폴리 실리콘막이 과식각(overpolish)되지 않으면서 상기 폴리 실리콘막 상에서 연마가 정지될 수 있다.As described above, according to the present invention, chemical mechanical polishing is performed using an abrasive slurry composition containing an abrasive and an anionic fluorine-based surfactant. The anionic fluorine-based surfactant contained in the polishing slurry composition may promote etching of the silicon oxide film, but may form a passivation film on the polysilicon film to prevent the polysilicon film from being polished. As a result, polishing can be stopped on the polysilicon film without overpolyhing the polysilicon film.
따라서, 플래쉬 메모리 소자의 부유 게이트들 형성 공정에서 부유 게이트들 즉, 폴리 실리콘막 상에 연마 정지막으로 주로 사용되던 실리콘 질화막의 형성공정 및 이의 제거공정을 생략할 수 있어 공정 단순화를 이룰 수 있다.Therefore, in the process of forming the floating gates of the flash memory device, the process of forming the silicon nitride film and the removing process thereof, which are mainly used as the polishing stop film on the floating silicon, that is, the polysilicon film, can be omitted, thereby simplifying the process.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.
본 발명의 일 실시예에 따른 연마 슬러리 조성물은 연마제, 분산제, 음이온성 불소계 계면활성제, 및 잔량의 용매를 함유한다.The polishing slurry composition according to one embodiment of the present invention contains an abrasive, a dispersant, an anionic fluorine-based surfactant, and a residual amount of solvent.
상기 연마제는 실리카(silica), 세리아(ceria), 알루미나(alumina), 티타니아(titania), 지르코니아(zirconia) 및 게르마니아(germania)로 이루어진 군에서 선택되는 금속산화물일 수 있다. 바람직하게는, 상기 연마제는 폴리 실리콘막에 대한 실리콘 산화막의 연마 선택비가 높은 세리아일 수 있다. 상기 연마제는 상기 연마 슬러리 조성물 내에 0.5 내지 10wt%로 함유될 수 있다.The abrasive may be a metal oxide selected from the group consisting of silica, ceria, alumina, titania, zirconia, and germania. Preferably, the abrasive may be ceria having a high polishing selectivity of the silicon oxide film to the polysilicon film. The abrasive may be contained in 0.5 to 10wt% in the polishing slurry composition.
상기 연마제는 1차 입자들이 다수 개 회합하여 형성된 다수 개의 2차 입자들일 수 있다. 상기 1차 입자는 다수 개의 결정립들을 구비할 수 있다. 이 때, 상기 결정립의 크기는 10 nm 내지 150 nm일 수 있고, 상기 1차 입자의 크기는 10 nm 내지 450 nm일 수 있고, 상기 2차 입자의 크기는 10 nm 내지 900 nm일 수 있다.The abrasive may be a plurality of secondary particles formed by associating a plurality of primary particles. The primary particle may have a plurality of grains. In this case, the size of the crystal grains may be 10 nm to 150 nm, the size of the primary particles may be 10 nm to 450 nm, the size of the secondary particles may be 10 nm to 900 nm.
상기 분산제는 상기 연마제의 응집을 억제할 수 있는 물질로서, 일 예로서 폴리메타크릴산, 폴리아크릴산, 암모늄 폴리메타크릴레이트, 암모늄 폴리카르복실레이트, 또는 카르복실-아크릴 폴리머일 수 있다. 상기 분산제는 상기 연마 슬러리 조성물 내에 0.0001 내지 ~ 10.0 wt%로 함유될 수 있다.The dispersant may be a material capable of inhibiting aggregation of the abrasive, and may be, for example, polymethacrylic acid, polyacrylic acid, ammonium polymethacrylate, ammonium polycarboxylate, or carboxyl-acrylic polymer. The dispersant may be contained in 0.0001 to 10.0 wt% in the polishing slurry composition.
상기 음이온성 불소계 계면활성제는 술폰산 나트륨 불소계 계면활성제 (sodium sulfonate fluorosurfactant), 인산 에스테르 불소계 계면활성제 (phosphate ester fluorosurfactant), 산화 아민 불소계 계면활성제 (amine oxide fluorosurfactant), 베타인 불소계 계면활성제 (betaine fluorosurfactant), 카르복시산 암모늄 불소계 계면활성제(ammonium carboxylate fluorosurfactant), 스테아르산 에스테르 불소계 계면활성제(stearate ester fluorosurfactant), 4급 암모늄 불소계 계면활성제(quaternary ammonium fluorosurfactant), 및 폴리옥시에틸렌 불소계 계면활성제(polyoxyethylene fluorosurfactant)로 이루어진 군에서 선택되는 하나 이상의 계면활성제일 수 있다. 바람직하게는 상기 음이온성 불소계 계면활성제는 인산 에스테르 불소계 계면활성제일 수 있다.The anionic fluorine-based surfactants include sodium sulfonate fluorosurfactant, phosphate ester fluorosurfactant, amine oxide fluorosurfactant, betaine fluorosurfactant, Ammonium carboxylate fluorosurfactant, stearic ester fluorosurfactant, quaternary ammonium fluorosurfactant, and polyoxyethylene fluorosurfactant It may be one or more surfactants selected. Preferably, the anionic fluorine-based surfactant may be a phosphate ester fluorine-based surfactant.
상기 음이온성 불소계 계면활성제는 폴리 실리콘에 대한 실리콘 산화물의 연마 선택비를 고려하면 상기 연마 슬러리 조성물 내에 0.0001 내지 10wt%로 함유될 수 있다. 나아가, 연마 선택비와 함께 상기 음이온성 불소계 계면활성제의 분산 용이성을 고려하면 상기 음이온성 불소계 계면활성제는 상기 연마 슬러리 조성물 내에 0.01 내지 1wt%로, 더 구체적으로는 0.01 내지 0.5wt%로 함유될 수 있다. The anionic fluorine-based surfactant may be contained in 0.0001 to 10wt% in the polishing slurry composition in consideration of the polishing selectivity of silicon oxide to polysilicon. Furthermore, in consideration of the ease of dispersion of the anionic fluorine-based surfactant together with the polishing selectivity, the anionic fluorine-based surfactant may be contained in the polishing slurry composition at 0.01 to 1 wt%, more specifically at 0.01 to 0.5 wt%. have.
상기 용매는 물, 바람직하게는 탈이온수(DeIonized Water)일 수 있다.The solvent may be water, preferably deionized water.
상기 연마 슬러리 조성물의 pH는 중성 구체적으로 약 6일 수 있다. 그러나, 이에 한정되지 않고 상기 연마 슬러리 조성물의 pH는 4 내지 10일 수 있다. 이를 위해, 상기 연마 슬러리 조성물은 약산 또는 약염기인 pH 조절제를 더 함유할 수 있다.The pH of the polishing slurry composition may be neutral specifically about 6. However, the present invention is not limited thereto, and the polishing slurry composition may have a pH of 4 to 10. To this end, the polishing slurry composition may further contain a pH adjuster which is a weak acid or weak base.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자 제조방법을 나타낸 단면도들이다.1A through 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 셀 영역 및 페리 영역(peripherial region)을 구비하는 기판(100)을 제공한다. 상기 기판(100)은 실리콘 단결정 기판 또는 SOI(silicon on insulator)기판일 수 있다.Referring to FIG. 1A, a
상기 기판(100) 상에 터널링 절연막(110)을 형성할 수 있다. 상기 터널링 절연막(110)은 실리콘 산화막일 수 있다. 상기 터널링 절연막(110) 상에 부유 게이트 도전막인 폴리 실리콘막을 형성할 수 있다. A tunneling insulating
상기 폴리 실리콘막 상에 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 마스크로 하여 상기 폴리 실리콘막, 상기 터널링 절연막(110) 및 상기 기판(100)을 차례로 식각하여, 상기 기판(100) 내에 셀 트렌치(100a)와 페리 트렌치(100b)를 형성한 후, 상기 포토레지스트 패턴을 제거할 수 있다. 이 때, 상기 트렌치들(100a, 100b)에 자기 정렬된 부유 게이트들인 폴리 실리콘 패턴들(120)이 형성될 수 있다. 상기 페리 트렌치(100b)는 상기 셀 트렌치(100a)에 비해 더 깊게 형성할 수 있다. 이를 위해, 페리 영역을 더 식각하는 포토리소그라피 공정을 추가적으로 진행할 수도 있다.After forming a photoresist pattern (not shown) on the polysilicon layer, the polysilicon layer, the tunneling insulating
도 1b를 참조하면, 상기 트렌치들(100a, 100b) 내에 산화막 라이너(131)를 형성할 수 있다. 상기 산화막 라이너(131)는 MTO(Middle Temperature Oxide) 또는 HTO(High Temperature Oxide)일 수 있다. 상기 산화막 라이너(131) 상에 제1 매립 산화막(133)을 형성한다. 그 결과, 상기 폴리 실리콘 패턴들(120)의 상부, 상기 폴리 실리콘 패턴들(120) 사이 및 상기 트렌치들(100a, 100b) 내에 제1 매립 산화막(133)이 형성된다. 상기 제1 매립 산화막(133)은 USG(Undoped Silica Glass)막일 수 있다. 상기 제1 매립 산화막(133)은 하부층(133a)과 상부층(133b)의 두층으로 형성할 수도 있다.Referring to FIG. 1B, an
도 1c를 참조하면, 상기 제1 매립 산화막(133)이 형성된 기판을 CMP 장비(chemical mechanical polisher) 내로 로딩하고, 상기 제1 매립 산화막(133)상에 앞서 설명한 연마 슬러리 조성물(미도시) 즉, 연마제 및 음이온성 불소계 계면활성제를 함유하는 연마 슬러리 조성물과 연마패드(미도시)를 제공하여 상기 제1 매립 산화막(133)을 화학기계적 연마한다.Referring to FIG. 1C, a substrate on which the first
상기 제1 매립 산화막(133)이 연마됨에 따라 폴리 실리콘 패턴들(120)이 노 출된다. 이 때, 상기 연마 슬러리 조성물 내에 함유된 음이온성 불소계 계면활성제는 상기 매립 산화막(133)의 식각은 촉진하되, 상기 폴리 실리콘 패턴들(120) 상에 패시베이션막을 형성하여 상기 폴리 실리콘 패턴들(120)이 연마되는 것을 막을 수 있다. 그 결과, 상기 폴리 실리콘 패턴들(120)이 과식각(overpolish)되지 않으면서 상기 폴리 실리콘 패턴들(120) 상에서 연마가 정지될 수 있다.As the first
도 1d를 참조하면, 연마된 제1 매립 산화막(133) 및 상기 산화막 라이너(131)를 에치백(etch back)하여 상기 제1 매립 산화막(133)의 상부면의 레벨을 상기 폴리 실리콘 패턴들(120)의 상부면, 바람직하게는 상기 기판(100)의 상부면 보다 낮게 위치시킬 수 있다. 그 결과, 상기 에치백된 제1 매립 산화막(133) 상에 트렌치들(100a, 100b)의 상부영역이 노출될 수 있다. 그 후, 상기 트렌치들(100a, 100b)의 상부영역 내에 제2 매립 산화막(135)을 적층할 수 있다. 그 결과, 상기 제1 매립 산화막(133) 및 상기 폴리 실리콘 패턴(120) 상에 제2 매립 산화막(135)이 적층될 수 있다. 상기 제2 매립 산화막(135)은 HDP-CVD(High Density Plasma - Chemical Vapor Deposition)막일 수 있다.Referring to FIG. 1D, the polished first
도 1e를 참조하면, 상기 제2 매립 산화막(135)이 형성된 기판을 CMP 장비(chemical mechanical polisher) 내로 로딩하고, 상기 제2 매립 산화막(135)상에 앞서 설명한 연마 슬러리 조성물(미도시) 즉, 연마제 및 음이온성 불소계 계면활성제를 함유하는 연마 슬러리 조성물과 연마패드(미도시)를 제공하면서 상기 제2 매립 산화막(135)을 연마한다.Referring to FIG. 1E, the substrate on which the second
상기 제2 매립 산화막(135)이 연마됨에 따라 폴리 실리콘 패턴들(120)이 노 출된다. 이 때, 상기 연마 슬러리 조성물 내에 함유된 음이온성 불소계 계면활성제는 상기 매립 산화막(135)의 식각은 촉진하되, 상기 폴리 실리콘 패턴들(120) 상에 패시베이션막을 형성하여 상기 폴리 실리콘 패턴들(120)이 연마되는 것을 막을 수 있다. 그 결과, 상기 폴리 실리콘 패턴들(120)이 과식각(overpolish)되지 않으면서 상기 폴리 실리콘 패턴들(120) 상에서 연마가 정지될 수 있다.As the second
이 후, 상기 폴리 실리콘 패턴들(120) 즉, 부유 게이트들 상에 게이트층간 절연막(미도시) 및 컨트롤 게이트(미도시)를 더 형성할 수 있다. 그 결과, 플래쉬 메모리 소자의 게이트 패턴을 형성할 수 있다. Thereafter, a gate interlayer insulating film (not shown) and a control gate (not shown) may be further formed on the
이와 같이, 폴리 실리콘 대비 실리콘 산화물에 대한 식각 선택비가 향상된 연마 슬러리 조성물을 사용함으로써, 폴리 실리콘을 연마 정지막으로 사용할 수 있다. 따라서, 플래쉬 메모리 소자의 부유 게이트들 형성 공정에서 부유 게이트들 즉, 폴리 실리콘막 상에 연마 정지막으로 주로 사용되던 실리콘 질화막의 형성공정 및 이의 제거공정을 생략할 수 있어 공정 단순화를 이룰 수 있다.As such, by using the polishing slurry composition having improved etching selectivity to silicon oxide relative to polysilicon, polysilicon may be used as the polishing stop film. Therefore, in the process of forming the floating gates of the flash memory device, the process of forming the silicon nitride film and the removing process thereof, which are mainly used as the polishing stop film on the floating silicon, that is, the polysilicon film, can be omitted, thereby simplifying the process.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.Hereinafter, preferred examples are provided to aid the understanding of the present invention. However, the following experimental examples are only for helping understanding of the present invention, and the present invention is not limited to the following experimental examples.
<연마 슬러리 조성물 제조예 1><Polishing Slurry Composition Preparation Example 1>
인산 에스테르 불소계 계면활성제인 Zonyl FSP(Dupont 사) 2g과 탈이온수 600g을 혼합한 후 교반하여 첨가제 용액을 제조한 후, 상기 첨가제 용액 내에 세리 아 5g과 분산제 0.2g을 함유하는 세리아 서스펜션 100g을 혼합한 후 교반하였다. 그 결과, FSP 0.04wt%, 세리아 연마제 0.7 wt%, 분산제 0.003 wt%, 및 잔량의 물을 함유하는 연마 슬러리 조성물을 제조하였다. 상기 연마 슬러리 조성물은 pH 6을 나타냈다.2 g of Zonyl FSP (Dupont), a phosphate ester fluorine-based surfactant, and 600 g of deionized water were mixed and stirred to prepare an additive solution, and then 100 g of ceria suspension containing 0.2 g of ceria and 0.2 g of a dispersant was mixed in the additive solution. After stirring. As a result, a polishing slurry composition containing 0.04 wt% FSP, 0.7 wt% ceria abrasive, 0.003 wt% dispersant, and residual amount of water was prepared. The polishing slurry composition exhibited a pH of 6.
<연마 슬러리 조성물 제조예 2><Polishing Slurry Composition Preparation Example 2>
인산 에스테르 불소계 계면활성제인 Zonyl FSP(Dupont 사) 4g과 탈이온수 600g을 혼합한 후 교반하여 첨가제 용액을 제조한 후, 상기 첨가제 용액 내에 세리아 5g과 분산제 0.2g을 함유하는 세리아 서스펜션 100g을 혼합한 후 교반하였다. 그 결과, FSP 0.08wt%, 세리아 연마제 0.7 wt%, 분산제 0.003 wt%, 및 잔량의 물을 함유하는 연마 슬러리 조성물을 제조하였다. 상기 연마 슬러리 조성물은 pH 6을 나타냈다. After mixing 4 g of Zonyl FSP (Dupont), a phosphate ester fluorine-based surfactant, and 600 g of deionized water, the mixture was stirred to prepare an additive solution, followed by mixing ceria suspension 100 g containing 5 g of ceria and 0.2 g of a dispersant in the additive solution Stirred. As a result, a polishing slurry composition containing 0.08 wt% FSP, 0.7 wt% ceria abrasive, 0.003 wt% dispersant, and residual amount of water was prepared. The polishing slurry composition exhibited a pH of 6.
<연마 슬러리 조성물 제조예 3><Polishing Slurry Composition Preparation Example 3>
인산 에스테르 불소계 계면활성제인 Zonyl FSP(Dupont 사) 10g과 탈이온수 600g을 혼합한 후 교반하여 첨가제 용액을 제조한 후, 상기 첨가제 용액 내에 세리아 5g과 분산제 0.2g을 함유하는 세리아 서스펜션 100g을 혼합한 후 교반하였다. 그 결과, FSP 0.2wt%, 세리아 연마제 0.7 wt%, 분산제 0.003 wt%, 및 잔량의 물을 함유하는 연마 슬러리 조성물을 제조하였다. 상기 연마 슬러리 조성물은 pH 6을 나타냈다.After mixing 10 g of Zonyl FSP (Dupont), which is a phosphate ester fluorine-based surfactant, and 600 g of deionized water, the mixture is stirred to prepare an additive solution. Stirred. As a result, a polishing slurry composition containing 0.2 wt% FSP, 0.7 wt% ceria abrasive, 0.003 wt% dispersant, and residual amount of water was prepared. The polishing slurry composition exhibited a pH of 6.
<연마 슬러리 조성물 제조예 4><Polishing Slurry Composition Preparation Example 4>
인산 에스테르 불소계 계면활성제인 Zonyl FSP(Dupont 사) 20g과 탈이온수 600g을 혼합한 후 교반하여 첨가제 용액을 제조한 후, 상기 첨가제 용액 내에 세리아 5g과 분산제 0.2g을 함유하는 세리아 서스펜션 100g을 혼합한 후 교반하였다. 그 결과, FSP 0.4wt%, 세리아 연마제 0.7 wt%, 분산제 0.003 wt%, 및 잔량의 물을 함유하는 연마 슬러리 조성물을 제조하였다. 상기 연마 슬러리 조성물은 pH 6을 나타냈다.20 g of Zonyl FSP (Dupont), a phosphate ester fluorine-based surfactant, and 600 g of deionized water are mixed and stirred to prepare an additive solution, and then ceria suspension 100 g containing 5 g of ceria and 0.2 g of a dispersant is mixed in the additive solution. Stirred. As a result, a polishing slurry composition containing 0.4 wt% of FSP, 0.7 wt% of ceria abrasive, 0.003 wt% of dispersant, and residual amount of water was prepared. The polishing slurry composition exhibited a pH of 6.
<연마 슬러리 조성물 비교예><Polishing slurry composition comparative example>
세리아 5g과 분산제 0.2g을 함유하는 세리아 서스펜션 100g과 탈이온수 600g을 혼합한 후 교반하였다. 그 결과, 세리아 연마제 0.7 wt%, 분산제 0.003 wt%, 및 잔량의 물을 함유하는 연마 슬러리 조성물을 제조하였다. 상기 연마 슬러리 조성물은 pH 6을 나타냈다.5 g of ceria, 100 g of ceria suspension containing 0.2 g of a dispersant, and 600 g of deionized water were mixed and stirred. As a result, an abrasive slurry composition containing 0.7 wt% of ceria abrasive, 0.003 wt% of dispersant, and residual amount of water was prepared. The polishing slurry composition exhibited a pH of 6.
<접촉각 측정예><Contact angle measurement example>
제조예들 1 내지 4 및 비교예에 따른 연마 슬러리 조성물을 폴리실리콘막과 실리콘 산화막 상에 떨어뜨린 후, 폴리실리콘막과 실리콘 산화막 상에서의 접촉각을 측정하였다. 상기 실리콘 산화막은 HDP 막이었다.After the polishing slurry compositions according to Production Examples 1 to 4 and Comparative Examples were dropped on the polysilicon film and the silicon oxide film, the contact angles on the polysilicon film and the silicon oxide film were measured. The silicon oxide film was an HDP film.
도 2는 폴리 실리콘막과 실리콘 산화막에 대한 연마 슬러리 조성물의 FSP 함량에 따른 접촉각을 나타낸 그래프이다.2 is a graph showing the contact angle according to the FSP content of the polishing slurry composition for the polysilicon film and the silicon oxide film.
도 2를 참조하면, 실리콘 산화막 상에서의 접촉각은 연마 슬러리 조성물의 FSP의 존재 유무 또는 함량의 증가에 크게 영향을 받지 않음을 알 수 있다. 그러나, 폴리 실리콘막 상에서의 접촉각은 연마 슬러리 조성물 내에 FSP가 함유되는 경우 급격하게 감소함을 알 수 있다.Referring to FIG. 2, it can be seen that the contact angle on the silicon oxide film is not significantly affected by the presence or the increase of the content of the FSP in the polishing slurry composition. However, it can be seen that the contact angle on the polysilicon film is drastically reduced when FSP is contained in the polishing slurry composition.
이러한 결과로부터, 연마 슬러리 조성물 내에 인산 에스테르 불소계 계면활성제를 추가하는 경우에 폴리 실리콘막 상에 패시베이션막을 형성할 수 있을 것으로 예측되었다.From these results, it was predicted that the passivation film could be formed on the polysilicon film when the phosphate ester fluorine-based surfactant was added to the polishing slurry composition.
<연마 제거율 측정예><Abrasive removal rate measurement example>
제조예들 1 내지 4 및 비교예에 따른 연마 슬러리 조성물을 사용하여 폴리실리콘막과 실리콘 산화막을 연마하면서 연마 제거율(removal rate; R/R)을 측정하였다. 상기 실리콘 산화막은 HDP 막이었다. CMP 장비는 6EC Laboratory Planarizer (Strasbaugh사)이고, 연마 패드는 IC1000K-GRV/SUBA4 (Rodel사)이고, 막두께는 Nanospec 180(Nanometrics사)와 Ellipsometer를 사용하여 측정하였고, 하향력(down force)는 5psi였고, 배압(back pressure)는 0psi였고, 스핀들 속도(spindle speed)는 70rpm였고, 테이블 속도(table speed)는 70rpm였고, 슬러리 흐름 속도(slurry flow rate)는 100ml/min이었으며, 연마시간은 30초이었다.Polishing removal rate (R / R) was measured while polishing the polysilicon film and the silicon oxide film using the polishing slurry compositions according to Preparation Examples 1 to 4 and Comparative Examples. The silicon oxide film was an HDP film. CMP equipment was 6EC Laboratory Planarizer (Strasbaugh), polishing pad was IC1000K-GRV / SUBA4 (Rodel), and the film thickness was measured using Nanospec 180 (Nanometrics) and Ellipsometer, and the down force was 5 psi, back
하기 표 1에 연마 슬러리 조성물의 FSP 함량에 따른 폴리 실리콘막과 실리콘 산화막의 연마 제거율 및 연마 선택비를 나타내었다.Table 1 shows the polishing removal rate and polishing selectivity of the polysilicon film and the silicon oxide film according to the FSP content of the polishing slurry composition.
(wt%) FSP content
(wt%)
연마 제거율
(Å/min) Silicon oxide
Removal rate
(Å / min)
연마 제거율
(Å/min) Poly Silicon film
Removal rate
(Å / min)
실리콘 silicon
산화막의Oxide
연마선택비
표 1을 참조하면, 폴리 실리콘막에 대한 실리콘 산화막의 연마 선택비는 FSP 함량의 증가에 따라 증가함을 알 수 있다.Referring to Table 1, it can be seen that the polishing selectivity of the silicon oxide film to the polysilicon film increases with increasing FSP content.
이는 도 2를 참조하여 설명한 바와 같이, FSP가 폴리 실리콘막 상에 형성된 패시베이션막을 형성하였고 이러한 패시베이션막으로 인해 폴리 실리콘막의 연마 제거율이 급격하게 감소한 것에 기인하는 것으로 예측되었다.This was predicted to be due to the sharp removal of the removal rate of the polysilicon film due to the passivation film formed on the polysilicon film as described with reference to FIG. 2.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the spirit and scope of the present invention. You can change it.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자 제조방법을 나타낸 단면도들이다.1A through 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2는 폴리 실리콘막과 실리콘 산화막에 대한 연마 슬러리 조성물의 FSP 함량에 따른 접촉각을 나타낸 그래프이다.2 is a graph showing the contact angle according to the FSP content of the polishing slurry composition for the polysilicon film and the silicon oxide film.
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