KR101156073B1 - 칩 코팅 방법 및 칩 코팅 시스템 - Google Patents
칩 코팅 방법 및 칩 코팅 시스템 Download PDFInfo
- Publication number
- KR101156073B1 KR101156073B1 KR1020090093027A KR20090093027A KR101156073B1 KR 101156073 B1 KR101156073 B1 KR 101156073B1 KR 1020090093027 A KR1020090093027 A KR 1020090093027A KR 20090093027 A KR20090093027 A KR 20090093027A KR 101156073 B1 KR101156073 B1 KR 101156073B1
- Authority
- KR
- South Korea
- Prior art keywords
- chips
- coating layer
- photoresist
- flexible substrate
- light
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 69
- 238000000576 coating method Methods 0.000 title claims abstract description 40
- 239000011248 coating agent Substances 0.000 title claims description 11
- 239000011247 coating layer Substances 0.000 claims abstract description 108
- 239000000758 substrate Substances 0.000 claims abstract description 103
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 80
- 230000008859 change Effects 0.000 claims abstract description 12
- 230000008569 process Effects 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 21
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 15
- 238000001459 lithography Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 239000000853 adhesive Substances 0.000 claims description 4
- 230000001070 adhesive effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000009467 reduction Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000003086 colorant Substances 0.000 description 3
- 238000005286 illumination Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 239000002985 plastic film Substances 0.000 description 1
- 229920006255 plastic film Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5387—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
Abstract
칩 코팅 방법에 관한 기술이 개시(disclosure)된다. 일 실시 예에 있어서, 칩 코팅 방법은 유연성 기판 위에 배치된 복수의 칩들을 준비하는 과정, 상기 유연성 기판을 변형하여 상기 제1 배열을 제2 배열로 변경하는 과정, 상기 기판 및 상기 복수의 칩들 표면의 적어도 일부 영역 위에 포토레지스트를 형성하는 과정 및 상기 포토레지스트에 선택적으로 광을 노출하여, 상기 복수의 칩들 표면에 제1 코팅층을 형성하는 과정을 포함한다. 상기 복수의 칩들은 상기 기판 위에서 제1 배열을 가진다. 상기 제1 코팅층은 경화된 상기 포토레지스트이다.
Description
본 명세서는 대체로 칩 코팅 방법에 관한 것으로, 보다 구체적으로는 칩 코팅 방법 및 칩 코팅 시스템에 관한 것이다.
집적회로 산업에 있어서, 작은 칩들에 대한 비용 효율이 높은(cost effective) 패키징(예로서 코팅)은 매우 중요하다. 현재 상업적으로 생산되고 있는 RFID(radio frequency identification) 및 LED(light emitting devices)의 칩 크기는 200μm 이하이다. 픽앤플레이스(pick and place) 방식이 이러한 작은 칩의 생산에 사용되고 있다. 하나의 반도체 웨이퍼(semiconductor wafer) 상에서 제조되는 칩들의 개수가 증가함에 따라 픽앤플레이스 방식은 낮은 처리 속도, 낮은 생산성(throughput)과 높은 비용을 가진다. 따라서, 비용 효율이 높고 높은 처리 속도, 높은 생산성을 가지는 새로운 공정이 요구된다.
일 실시 예에 있어서, 칩 코팅 방법이 개시된다. 상기 칩 코팅 방법은 유연성 기판 위에 배치된 복수의 칩들을 준비하는 과정, 상기 유연성 기판을 변형하여 상기 제1 배열을 제2 배열로 변경하는 과정, 상기 기판 및 상기 복수의 칩들 표면의 적어도 일부 영역 위에 포토레지스트를 형성하는 과정 및 상기 포토레지스트에 선택적으로 광을 노출하여, 상기 복수의 칩들 표면에 제1 코팅층을 형성하는 과정을 포함한다. 상기 복수의 칩들은 상기 기판 위에서 제1 배열을 가진다. 상기 제1 코팅층은 경화된 상기 포토레지스트이다.
다른 실시 예에 있어서, 칩 코팅 시스템이 개시된다. 상기 칩 코팅 시스템은 제1 배열을 가지는 복수의 칩들이 일면에 배치된 유연성 기판, 상기 유연성 기판과 연결되며, 상기 유연성 기판을 변형하여 상기 제1 배열을 제2 배열로 변경할 수 있는 기구(fixture), 상기 기판 및 상기 복수의 칩들 표면의 적어도 일부 영역 위에 포토레지스트를 형성할 수 있는 제1 코터(coater) 및 상기 포토레지스트에 선택적으로 광을 노출하여 상기 복수의 칩들 표면에 코팅층을 형성할 수 있는 리소그래피 시스템을 포함한다. 상기 코팅층은 경화된 상기 포토레지스트이다.
전술한 내용은 이후 보다 자세하게 기술되는 사항에 대해 간략화된 형태로 선택적인 개념만을 제공한다. 본 내용은 특허 청구 범위의 주요 특징 또는 필수적 특징을 한정하거나, 특허청구범위의 범위를 제한할 의도로 제공되는 것은 아니다.
이하, 본 명세서에 개시된 실시 예들을 도면을 참조하여 상세하게 설명하고자 한다. 본문에서 달리 명시하지 않는 한, 도면의 유사한 참조번호들은 유사한 구성요소들을 나타낸다. 상세한 설명, 도면들 및 청구항들에서 상술하는 예시적인 실시 예들은 한정을 위한 것이 아니며, 다른 실시 예들이 이용될 수 있으며, 여기서 개시되는 기술의 사상이나 범주를 벗어나지 않는 한 다른 변경들도 가능하다. 당업자는 본 개시의 구성요소들, 즉 여기서 일반적으로 기술되고, 도면에 기재되는 구성요소들을 다양하게 다른 구성으로 배열, 구성, 결합, 도안할 수 있으며, 이것들의 모두는 명백하게 고안되어지며, 본 개시의 일부를 형성하고 있음을 용이하게 이해할 수 있을 것이다. 도면에서 여러 층(또는 막), 영역 및 형상을 명확하게 표현하기 위하여 구성요소의 폭, 길이, 두께 또는 형상 등은 과장되어 표현될 수도 있다.
일 구성요소가 다른 구성요소 "과(와) 연결" 이라고 언급되는 경우, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되는 경우는 물론, 이들 사이에 추가적인 구성요소가 개재되는 경우도 포함할 수 있다.
일 구성요소가 다른 구성요소 "에 배치" 또는 “에 형성” 이라고 언급되는 경우, 상기 일 구성요소가 상기 다른 구성요소에 직접 배치 또는 형성되는 경우는 물론, 이들 사이에 추가적인 구성요소가 개재되는 경우도 포함할 수 있다.
일 구성요소가 다른 구성요소 “위에” 이라고 언급되는 경우, 상기 일 구성요소가 상기 다른 구성요소 바로 위에 있는 경우는 물론, 이들 사이에 추가적인 구성요소가 개재되는 경우도 포함할 수 있다.
도 1은 일 실시 예에 따른 칩 코팅 방법을 설명하는 흐름도이다. 도 1을 참조하면, 칩 코팅 방법은 110 블록에서 시작된다. 110 블록에서, 유연성 기판 위에 배 치된 복수의 칩들을 준비한다. 상기 칩들은 상기 기판 위에서 제1 배열을 가진다. 일례로, 상기 유연성 기판 위에 배치된 상기 복수의 칩들은 상기 유연성 기판 위에 배치된 반도체 웨이퍼(semiconductor wafer)를 다이싱(dicing)하여 얻을 수 있다. 이 경우, 상기 복수의 칩들은 반도체 공정을 통하여 상기 반도체 웨이퍼 위에 형성된다. 다른 예로, 상기 유연성 기판 위에 배치된 상기 복수의 칩들은 반도체 공정 등 다양한 방법에 의하여 제조된 칩들을 상기 유연성 기판 위에 배치하여 얻을 수 있다. 상기 유연성 기판으로는 다양한 종류의 기판이 사용될 수 있다. 상기 유연성 기판은 예로서 플라스틱 기판, 플라스틱 필름 또는 유연성 PCB(printed circuit board)일 수 있다. 일 실시 예로서, 상기 유연성 기판의 일면에는 접착성이 있는 물질이 형성되어 있을 수 있다. 상기 복수의 칩들은 상기 유연성 기판의 상기 일면에 부착될 수 있다. 일 실시 예로서, 상기 유연성 기판의 상기 일면에 부착된 상기 복수의 칩들은 상기 유연성 기판의 상기 일면에 반도체 웨이퍼를 부착하고 이를 다이싱하여 얻을 수 있다. 이 경우, 상기 복수의 칩들은 반도체 공정을 통하여 상기 반도체 웨이퍼 위에서 제조된다. 일면에 상기 접착성이 있는 물질이 형성되어 있는 상기 유연성 기판은 예로서 다이싱 필름일 수 있다. 상기 복수의 칩들로서 다양한 칩들이 사용될 수 있다. 일례로, 상기 복수의 칩들은 마이크로칩일 수 있다. 상기 마이크로칩은 칩의 면적이 1mm2 미만인 칩일 수 있다. 상기 마이크로칩은 예로서 10㎛ × 10㎛ × 20㎛의 크기를 가질 수 있다. 다른 예로, 상기 복수의 칩들은 LED 칩, RFID 칩, CMOS(complementary metal-oxide semiconductor) 칩 및 이들의 조합 중에서 선택되는 칩일 수 있다. 상기 마이크로칩, 상기 LED 칩, 상기 RFID 칩, 상기 CMOS 칩 및 이들의 조합 중에서 선택되는 칩은 반도체 공정을 통하여 반도체 웨이퍼 위에서 제조될 수 있다.
120 블록에서, 상기 유연성 기판을 변형하여 상기 복수의 칩들의 배열을 변경한다. 상기 변형에 의하여 상기 복수의 칩들의 배열은 상기 제1 배열에서 제2 배열로 변경된다. 상기 유연성 기판은 다양한 방법에 의하여 변형될 수 있다. 일 실시 예로서, 상기 유연성 기판은 X축 방향, Y축 방향 및 이들의 조합 중에서 선택되는 적어도 어느 한 방향으로 인장력을 가하여 상기 유연성 기판을 늘림으로써 변형될 수 있다. 다른 실시 예로서, 상기 유연성 기판은 X축 방향, Y축 방향 및 이들의 조합 중에서 선택되는 적어도 어느 한 방향으로 압축력을 가하여 상기 유연성 기판을 압축함으로써 변형될 수 있다. 상기 압축력은 외부에서 가해지는 압축력 뿐만 아니라 상기 유연성 기판의 복원력일 수 있다. 상기 복원력은 상기 유연성 기판에 가해진 인장력에 대응하는 복원력일 수 있다. 상기의 예시는 이해를 위한 예시로서 이외에도 다양한 방법에 의하여 상기 유연성 기판을 변형할 수 있다.
130 블록에서, 상기 기판 및 상기 복수의 칩들 표면의 적어도 일부 영역 위에 포토레지스트를 형성한다. 상기 포토레지스트로서 다양한 종류의 포토레지스트가 사용될 수 있다. 상기 포토레지스트는 양성 레지스트(positive resist) 또는 음성 레지스트(negative resist)일 수 있다. 일례로, 상기 포토레지스트는 형광체를 포함하지 않을 수 있다. 이 경우, 경화된 상기 포토레지스트는 예로서 투명층 또는 몰딩 등으로 사용될 수 있다. 다른 예로, 상기 포토레지스트는 형광체를 포함할 수 있다. 이 경우, 경화된 상기 포토레지스트는 예로서 형광막으로 사용될 수 있다. 상기 형광체로서 다양한 종류의 형광체가 사용될 수 있다. 상기 형광체는 예로서 적색 형광체, 녹색 형광체, 청색 형광체, 황색 형광체 및 이들의 조합 중에서 선택될 수 있다. 상기 복수의 칩들로서 LED 칩을 사용하는 경우 상기 LED 칩의 광 파장, 상기 LED 칩의 광 세기, 상기 형광체의 종류 및 상기 형광체의 농도 등을 조절하면 다양한 색상을 가지는 빛 또는 다양한 색온도(color temperature)를 가지는 백색 광을 구현할 수 있다. 색온도는 발광되는 빛이 온도에 따라 색상이 달라지는 것을 흰색을 기준으로 절대온도 K(Kelvin)로 표시한 것을 말한다.
140 블록에서, 상기 포토레지스트에 선택적으로 광을 노출하여, 상기 복수의 칩들 표면에 제1 코팅층을 형성한다. 상기 제1 코팅층은 경화된 상기 포토레지스트이다. 일 실시 예로서, 상기 제1 코팅층을 형성하는 과정을 수행함에 있어서, 포토마스크를 사용하여 상기 포토레지스트에 선택적으로 광을 노출하여 상기 제1 코팅층을 형성할 수 있다. 다른 실시 예로서, 상기 제1 코팅층을 형성하는 과정을 수행함에 있어서, 포토마스크 없이 광 패턴의 프로그램이 가능한 리소그래피 시스템을 사용하여 상기 포토레지스트에 선택적으로 광을 노출하여 상기 제1 코팅층을 형성할 수 있다. 포토마스크 없이 상기 제1 코팅층을 형성하는 방법으로서 다양한 방법이 사용될 수 있다. 일 실시 예로서, 포토마스크 없이 상기 제1 코팅층을 형성하는 방법은 상기 포토레지스트로 도포된 상기 복수의 칩들의 영상을 촬영하는 과정, 촬영된 상기 복수의 칩들의 상기 영상에 따라 상기 제1 코팅층에 적합한 광의 모양을 결정하는 과정 및 결정된 상기 모양을 가지는 광을 상기 포토레지스트에 제공하는 과정을 포함할 수 있다.
몇몇 다른 실시 예들로서, 상기 130 블록 및 상기 140 블록의 과정은 반복적으로 수행될 수 있다. 이 경우, 상기 복수의 칩들 표면의 적어도 일부 영역 또는 상기 제1 코팅층 위에는 추가적인 제1 코팅층이 더 형성될 수 있다. 몇몇 또 다른 실시 예들로서, 상기 칩 코팅 방법은 상기 포토레지스트로 도포하는 과정(130 블록) 이전에 수행되며, 상기 복수의 칩들 표면의 적어도 일부 영역에 제2 코팅층을 형성하는 과정을 더 포함할 수 있다. 이 경우, 상기 칩 코팅 방법은 상기 제2 코팅층을 형성하는 과정 이후에 수행되며, 상기 제2 코팅층을 선택적으로 식각하여 패턴(pattern)을 형성하는 과정을 더 포함할 수 있다. 이 경우, 상기 제2 코팅층의 선택적 식각을 위한 에칭 마스크(etching mask)로서 상기 130 블록 및 상기 140 블록의 과정에 의하여 형성되는 코팅층이 사용될 수 있다. 상기 제2 코팅층을 식각하는 방식은 반도체 공정에서 일반적으로 사용되는 건식 식각(dry etch) 또는 습식 식각(wet etch) 방식일 수 있다. 상기 제2 코팅층으로서 다양한 재료가 사용될 수 있다. 일례로, 상기 제2 코팅층은 전도성막일 수 있다. 다른 예로, 상기 제2 코팅층은 절연막일 수 있다. 이하 도 2 내지 도 8을 참조하여, 일 실시 예에 따른 칩 코팅 방법을 상술하기로 한다.
도 2 내지 도 8은 일 실시 예에 따른 칩 코팅 방법의 각 공정을 나타내는 도면이다.
도 2를 참조하면, 먼저 유연성 기판(210) 위에 배치된 복수의 칩들(220)을 준비한다. 도 2의 (a) 및 (b)는 각각 평면도 및 단면도를 나타낸다. 도면의 단면도는 평면도의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
유연성 기판(210)은 도 1의 110 블록과 관련하여 상술한 유연성 기판과 실질적으로 동일하므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다.
복수의 칩들(220)은 유연성 기판(210) 위에 배치된다. 복수의 칩들(220)은 유연성 기판(210) 위에서 제1 배열을 가진다. 도면에는 유연성 기판(210) 위에 수평 간격 W1 및 수직 간격 H1으로 배열된 복수의 칩들(220)이 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리, 복수의 칩들(220) 중 적어도 둘 이상의 칩들은 서로 다른 수평 간격 또는 서로 다른 수직 간격을 유지하여 배치될 수 있다. 복수의 칩들(220)은 도 1의 110 블록과 관련하여 상술한 복수의 칩들과 실질적으로 동일하므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다.
도 3을 참조하면, 유연성 기판(210)을 변형하여 복수의 칩들(220)의 배열을 변경한다. 도 3의 (a)는 유연성 기판(210)에 가해지는 인장력을 나타내는 도면이다. 도 3의 (b)는 상기 인장력에 의하여 배열이 변경된 복수의 칩들(220)을 나타내는 도면이다. 상기 제1 배열을 가지는 복수의 칩들(220)은 상기 변형에 의하여 제2 배열을 가진다. 유연성 기판(210)은 도 1의 120 블록과 관련하여 상술한 다양한 방법에 의하여 변형될 수 있다. 유연성 기판(210)을 변형하는 방법은 도 1의 120 블록과 관련하여 상술한 방법과 실질적으로 동일하므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다. 도면에는 유연성 기판(210)에 가해지는 X축 방향 및 Y축 방향의 인장력에 의하여 수평 간격 W2 및 수직 간격 H2로 배열된 복수의 칩들(220)이 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리, 유연성 기판(210)에는 X축 방향 또는 Y축 방향 중 어느 한 방향의 인장력만이 가해질 수 있다. 또 다른 실시 예로서, 도면에 도시된 바와 달리, 복수의 칩들(220) 중 적어도 둘 이상의 칩들은 서로 다른 수평 간격 또는 서로 다른 수직 간격을 유지하여 배치될 수 있다.
도 4를 참조하면, 유연성 기판(210) 및 복수의 칩들(220) 표면의 적어도 일부 영역 위에 포토레지스트(230)를 형성한다. 도 4의 (a) 및 (b)는 각각 평면도 및 단면도를 나타낸다. 도면의 단면도는 평면도의 Ⅳ-Ⅳ' 선에 따른 단면도이다. 포토레지스트(230)는 도 1의 130 블록과 관련하여 상술한 포토레지스트와 실질적으로 동일하므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다. 도면에는 유연성 기판(210) 및 복수의 칩들(220) 경계면을 제외한 유연성 기판(210) 및 복수의 칩들(220) 표면 전체를 감싸는 포토레지스트(230)가 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리, 포토레지스트(230)는 유연성 기판(210) 및 복수의 칩들(220) 표면의 일부 영역 위에 형성될 수 있다. 포토레지스트(230)는 다양한 방법에 의하여 유연성 기판(210) 및 복수의 칩들(220) 표면의 적어도 일부 영역 위에 형성될 수 있다. 포토레지스트(230)는 예로서 스핀 코팅(spin coating) 또는 스프레이 코팅(spray coating)에 의하여 유연성 기판(210) 및 복수의 칩들(220) 표면의 적어도 일부 영역 위에 형성될 수 있다. 상기의 예시는 이해를 위한 예시로서 이외에도 다양한 방법에 의하여 포토레지스트(230)를 형성할 수 있다.
도 5를 참조하면, 포토레지스트(230)에 선택적으로 광을 노출하여, 복수의 칩 들(220) 표면에 제1 코팅층(232)을 형성한다. 도 5의 (a) 및 (b)는 각각 평면도 및 단면도를 나타낸다. 도면의 단면도는 평면도의 Ⅴ-Ⅴ' 선에 따른 단면도이다. 제1 코팅층(232)은 경화된 포토레지스트(230)이다. 복수의 칩들(220) 각각의 상면 중 본딩 와이어와의 접촉을 위하여 필요한 일부 영역(240)은 제1 코팅층(232)에 의하여 덮이지 아니할 수 있다. 도면에는 본딩 와이어와의 접촉을 위하여 필요한 일부 영역(240)으로서 동일한 형태의 두 개의 영역이 예로서 표현되어 있다. 다른 실시 예로서, 본딩 와이어와의 접촉을 위하여 필요한 일부 영역(240)은 다양한 개수 또는 형태를 가질 수 있다.
도 6 및 도 7은 도 5와 관련하여 상술한 포토레지스트(230)에 선택적으로 광을 노출하여, 복수의 칩들(220) 표면에 제1 코팅층(232)을 형성하는 과정을 설명하기 위한 도면이다.
도 6은 포토마스크(photo-mask, 250)를 사용하여 포토레지스트(230)에 선택적으로 광을 노출하여 복수의 칩들(220) 표면에 제1 코팅층(232)을 형성하는 과정을 설명하기 위한 도면이다.
도 6의 (a)를 참조하면, 포토레지스트(230)가 형성된 유연성 기판(210) 및 복수의 칩들(220)을 준비한다. 도 4와 관련하여 상술한 바와 같이, 포토레지스트(230)는 유연성 기판(210) 및 복수의 칩들(220) 표면의 적어도 일부 영역 위에 형성될 수 있다. 포토마스크(250)를 사용하여 포토레지스트(230)에 선택적으로 광을 노출한다. 상기 광으로서 다양한 광을 사용할 수 있다. 상기 광은 예로서 UV 광일 수 있다.
도 6의 (b)를 참조하면, 포토마스크(250)에 의하여 선택적으로 광이 노출된 포토레지스트(230)를 현상(development)하여 복수의 칩들(220) 표면에 제1 코팅층(232)을 형성한다. 제1 코팅층(232)은 안정화하기 위하여 베이크(bake) 과정을 거칠 수 있다. 제1 코팅층(232)은 경화된 포토레지스트(230)이다. 복수의 칩들(220) 각각의 상면 중 본딩 와이어와의 접촉을 위하여 필요한 일부 영역(240)은 제1 코팅층(232)에 의하여 덮이지 아니할 수 있다. 다른 실시 예로서, 도면에 도시된 바와 달리, 복수의 칩들(220) 각각의 상면이 본딩 와이어와의 접촉될 필요가 없을 경우 본딩 와이어와의 접촉을 위하여 필요한 일부 영역(240)은 제1 코팅층(232)으로서 대체될 수 있다.
도 6을 다시 참조하면, 도면에는 포토레지스트(230)로서 양성 레지스트가 사용된 경우가 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리, 포토레지스트(230)로서 음성 레지스트가 사용될 수 있다. 이 경우, 포토마스크(250)는 도면에 도시된 패턴의 반전 패턴(inverse masking pattern)을 가진다.
도 7은 포토마스크 없이 광 패턴의 프로그램이 가능한 리소그래피 시스템(lithography system)을 사용하여 포토레지스트(230)에 선택적으로 광을 노출하여, 복수의 칩들(220) 표면에 제1 코팅층(232)을 형성하는 과정을 설명하기 위한 도면이다.
도 7의 (a)를 참조하면, 포토레지스트(230)가 형성된 유연성 기판(210) 및 복수의 칩들(220)을 준비한다. 도 4와 관련하여 상술한 바와 같이, 포토레지스트(230)는 유연성 기판(210) 및 복수의 칩들(220) 표면의 적어도 일부 영역 위에 형성될 수 있다. 상기 리소그래피 시스템을 사용하여 포토레지스트(230)에 선택적으로 광을 노출한다.
상기 리소그래피 시스템은 카메라(camera, 260), 처리기(processor, 270) 및 광 투영 장치(light projection apparatus, 280)를 포함할 수 있다. 몇몇 다른 실시 예들에 있어서, 상기 리소그래피 시스템은 선택적으로(optionally) 빔 분리기(beam splitter, 290), 축소 렌즈(demagnification lens, 292) 및 조명기(illuminator, 294)를 더 포함할 수 있다.
카메라(260)는 유연성 기판(210) 위에 배치된 복수의 칩들(220)을 촬영한다. 카메라(260)는 촬영된 영상에 대응하는 전기적인 신호를 처리기(270)에 제공한다. 카메라(260)는 예로서 이미지 렌즈(imaging lens, 262) 및 이미지 센서(image sensor, 264)를 포함할 수 있다. 이미지 렌즈(262)는 빔 분리기(290)로부터 광을 전달받아 이를 이미지 센서(264)에 전달하며, 이미지 센서(264)에 상이 맺히도록 하는 기능을 수행한다. 이미지 센서(264)는 입사되는 광에 대응하는 상기 전기적인 신호를 형성하는 기능을 수행한다.
처리기(270)는 카메라(260)에서 촬영된 영상에 따라 제1 코팅층(232) 형성에 적합한 광의 모양을 결정한다. 처리기(270)은 예로서 PC(personal computer) 또는 노트북일 수 있다.
광 투영 장치(280)는 결정된 상기 모양을 가지는 광을 유연성 기판(210)에 제공한다. 광 투영 장치(280)은 예로서 광원(282) 및 공간 광 변조기(284)를 포함할 수 있다. 광원(282)은 예로서 자외선 광원(ultraviolet light source) 또는 가 시광선 광원(visible light source)일 수도 있다. 광원(282)은 예로서 자외선 광원 시준기(ultraviolet light source collimator, 286) 및 자외선 필터(ultraviolet filter, 288)를 포함할 수 있다. 자외선 광원 시준기(286)은 평행 자외선 광을 출력하는 기능을 수행한다. 자외선 광원 시준기(286)은 일례로 200W UV 램프(미도시)와 섬유기반의 도광 시스템(fiber-based light guiding system, 미도시)을 구비할 수 있다. 자외선 필터(288)는 자외선 광원 시준기(286)에서 제공되는 광 중에서 자외선을 선택적으로 공간 광 변조기(284)에 제공하는 기능을 수행한다. 공간 광 변조기(284)는 처리기(270)에서 제공되는 신호에 따라 광원(282)에서 제공되는 광을 변조하는 기능을 수행한다. 공간 광 변조기(284)는 일례로 도면과 같이 2차원 어레이 형태로 제작된 디지털 마이크로미러 어레이(digital micromirror array)일 수 있다. 공간 광 변조기(284)는 도면과 달리 1차원 어레이 형태로 제작될 수도 있으며, 마이크로미러가 아닌 LCD(liquid crystal display) 등 다른 방식을 이용하여 제작될 수도 있다. 공간 광 변조기(284)에서 광 변조는 프로그램 가능하다. 즉, 공간 광 변조기(284)는 공간 광 변조기(284)에 포함된 화소들 중 원하는 화소의 입사된 광을 원하는 시간에 선택적으로 유연성 기판(210)에 전달할 수 있다.
축소 렌즈(292)는 광 투영 장치(280)에서 제공되는 광을 축소하여 유연성 기판(210)에 제공하는 기능을 수행한다. 축소 렌즈(292)로는 2x, 4x, 10x, 20x, 40x, 60x 등과 같은 다양한 배율을 갖는 현미경 대물 렌즈가 사용될 수 있다. 일례로, 축소 렌즈(292)로서 광 투영 장치(280)의 상을 최종 객체 평면(object plane)에 대략 5의 축소율(demagnification factor)로 투사하기 위하여 10x 현미경 대물 렌즈 가 사용될 수 있다.
빔 분리기(290)는 광 투영 장치(280)로부터 제공되는 변조된 광을 축소 렌즈(292)를 경유하여 유연성 기판(210)로 전달하는 기능을 수행한다. 또한, 빔 분리기(290)는 유연성 기판(210)으로부터 축소 렌즈(292)를 경유하여 전달된 이미지를 카메라(260)로 전달하는 기능을 수행한다. 빔 분리기(290)는 일례로 도면과 같이 하프미러(half mirror)일 수 있다.
조명기(illuminator, 294)는 카메라(260)가 유연성 기판(210)의 영상을 확보할 수 있도록 조명을 제공하는 기능을 수행한다. 경화된(cured) 포토레지스트(232) 및 경화되지 아니한(uncured) 포토레지스트(230)는 굴절률에서 작은 차이만을 가지므로, 경화된 포토레지스트(232)를 보이게 하기 위하여 비축(off-axis) 조명(illumination)을 사용함이 바람직하다.
도 7의 (b)를 참조하면, 상기 리소그래피 시스템에 의하여 선택적으로 광이 노출된 포토레지스트(230)를 현상(development)하여 복수의 칩들(220) 표면에 제1 코팅층(232)을 형성한다. 제1 코팅층(232)은 안정화하기 위하여 베이크(bake) 과정을 거칠 수 있다. 제1 코팅층(232)은 경화된 포토레지스트(230)이다. 복수의 칩들(220) 각각의 상면 중 본딩 와이어와의 접촉을 위하여 필요한 일부 영역(240)은 제1 코팅층(232)에 의하여 덮이지 아니할 수 있다. 다른 실시 예로서, 도면에 도시된 바와 달리, 복수의 칩들(220) 각각의 상면이 본딩 와이어와의 접촉될 필요가 없을 경우 본딩 와이어와의 접촉을 위하여 필요한 일부 영역(240)은 제1 코팅층(232)으로 대체될 수 있다.
도 7을 다시 참조하면, 도면에는 포토레지스트(230)로서 양성 레지스트가 사용된 경우가 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리, 포토레지스트(230)로서 음성 레지스트가 사용될 수 있다. 이 경우, 상기 리소그래피 시스템에 의하여 제공되는 광 패턴은 도면에 도시된 패턴의 반전 패턴을 가진다.
도 8은 도 7과 관련하여 상술한 처리기(270)의 동작을 설명하기 위한 도면이다. 도 8의 (a)는 처리기(270)로 제공되는 촬영된 복수의 칩들(220)의 영상을 나타내는 도면이고, 도 8의 (b)는 처리기(270)에서 결정된 제1 코팅층(232)에 적합한 광의 모양을 나타내는 도면이다. 도 8을 참조하면, 처리기(270)는 복수의 칩들(220)에 해당하는 영역(220A)을 소정 범위 확장하여 얻은 모양(232A)을 제1 코팅층(232)에 적합한 광의 모양으로서 사용할 수 있다.
도 9는 도 1 내지 도 8과 관련하여 상술한 칩 코팅 방법에 의하여 형성된 코팅층을 포함하는 복수의 칩들을 나타내는 도면이다. 도 9의 (a) 및 (b)는 각각 단면도이다.
도 9의 (a)는 상술한 칩 코팅 방법에 의하여 형성된 제1 코팅층(232)이 표면에 형성된 복수의 칩들(220)을 나타낸다. 복수의 칩들(220) 각각의 상면 중 본딩 와이어와의 접촉을 위하여 필요한 일부 영역(240)은 제1 코팅층(232)에 의하여 덮이지 아니할 수 있다. 제1 코팅층(232)은 경화된 포토레지스트에 해당한다. 일례로, 제1 코팅층(232)은 형광체를 포함하지 않을 수 있다. 이 경우, 제1 코팅층(232)은 예로서 투명층 또는 몰딩 등으로 사용될 수 있다. 다른 예로, 제1 코팅 층(232)은 형광체를 포함할 수 있다. 이 경우, 제1 코팅층(232)은 예로서 형광막으로 사용될 수 있다. 복수의 칩들(220)로서 LED 칩을 사용하는 경우 상기 LED 칩의 광 파장, 상기 LED 칩의 광 세기, 상기 형광체의 종류 및 상기 형광체의 농도 등을 조절하면 다양한 색상을 가지는 빛 또는 다양한 색온도(color temperature)를 가지는 백색 광을 구현할 수 있다.
도 9의 (b)는 상술한 칩 코팅 방법에 의하여 형성된 제1 코팅층(232) 및 제2 코팅층(234)이 표면에 형성된 복수의 칩들(220)을 나타낸다. 복수의 칩들(220) 각각의 상면 중 본딩 와이어와의 접촉을 위하여 필요한 일부 영역(240)은 제1 코팅층(232) 및 제2 코팅층(234)에 의하여 덮이지 아니할 수 있다. 제2 코팅층(234)으로서 다양한 재료가 사용될 수 있다. 일례로, 제2 코팅층(234)은 전도성막일 수 있다. 다른 예로, 제2 코팅층(234)은 절연막일 수 있다.
도면에는 제2 코팅층(234)으로서 상술한 칩 코팅 방법에 의하여 형성된 경화된 포토레지스트가 예로서 표현되어 있다. 일례로, 제2 코팅층(234)은 형광체를 포함할 수 있다. 이 경우, 제2 코팅층(234)은 예로서 형광막으로 사용될 수 있다. 복수의 칩들(220)로서 LED 칩을 사용하는 경우 형광체를 포함하는 제2 코팅층(234)은 형광체를 포함하는 제1 코팅층(232)과 함께 다양한 색상을 가지는 빛 또는 다양한 색온도(color temperature)를 가지는 백색 광을 구현할 수 있다. 다른 예로, 제2 코팅층(234)은 형광체를 포함하지 않을 수 있다. 이 경우, 제2 코팅층(234)은 예로서 보호층 등으로 사용될 수 있다. 상기 보호층은 복수의 칩들(220) 및 제2 코팅층(234) 사이에 적절한 공간을 형성할 수 있다. 복수의 칩들(220)로서 LED 칩을 사 용하고, 제1 코팅층(232)을 형광막으로 사용하는 경우 상기 공간은 상기 LED 칩에서 발생하는 높은 열의 영향으로부터 제2 코팅층(234)을 보호하는 기능을 수행할 수 있다.
다른 실시 예로서, 도면에 도시된 바와 달리, 제2 코팅층(234)은 상술한 칩 코팅 방법에 의하여 패터닝된 코팅층일 수 있다. 제2 코팅층(234)은 도면에 도시된 바와 달리 다양한 형태 또는 기능을 가질 수 있다. 일례로, 제2 코팅층(234)은 전기적 연결을 위한 배선일 수 있다. 다른 예로, 제2 코팅층(234)은 상기 본딩 와이어와의 접촉을 위한 컨택(contact) 패드(pad)일 수 있다. 상기의 예시는 이해를 위한 예시로서 제2 코팅층(234)은 이외에도 다양한 형태 또는 기능을 가질 수 있다. 상기 칩 코팅 방법은 상기 코팅층을 형성하는 과정 이후에 수행되며, 상기 칩 코팅 방법에 의하여 형성된 패턴을 이용하여 상기 코팅층을 선택적으로 식각하여 제2 코팅층(234)을 형성할 수 있다. 상기 코팅층을 선택적으로 식각하여 제2 코팅층(234)를 형성하는 방법으로서 다양한 방법을 사용할 수 있다. 이는 일반적인 반도체 공정으로서 본 개시가 속하는 분야에서 통상의 지식을 가지는 자에게는 자명하다 할 것이므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다. 상기 패턴은 상기 칩 코팅 방법에 의하여 얻어지는 경화된 포토레지스트에 해당한다. 일례로, 상기 코팅층은 전도성막일 수 있다. 다른 예로, 상기 코팅층은 절연막일 수 있다. 상기 코팅층은 다양한 방법에 의하여 복수의 칩들(220) 표면의 적어도 일부 영역에 형성될 수 있다. 상기 코팅층은 예로서 스핀 코팅, 스프레이 코팅, 프린팅 등에 의하여 복수의 칩들(220) 표면의 적어도 일부 영역에 형성될 수 있다. 다르게는 상기 코팅층 은 물리적 기상 증착법(physical vapor deposition), 화학적 기상 증착법(chemical vapor deposition), 도금(electroplating) 등에 의하여 복수의 칩들(220) 표면의 적어도 일부 영역에 형성될 수 있다. 상기의 예시는 이해를 위한 예시로서 이외에도 다양한 방법에 의하여 상기 코팅층을 형성할 수 있다.
도 2 내지 도 9를 다시 참조하면, 유연성 기판(210)을 변형하여 유연성 기판(210) 위에 배치된 복수의 칩들(220)의 배열을 변경할 수 있다. 상기 변형은 유연성 기판(210)에 인가되는 인장력에 기인할 수 있다. 상기 인장력에 의하여 유연성 기판(210) 위에 배치된 복수의 칩들(220) 사이의 간격을 넓힐 수 있다. 이를 통하여 유연성 기판(210) 위에 배치된 복수의 칩들(220)을 코팅하기 위한 충분한 공간을 확보할 수 있다. 일 실시 예로서, 유연성 기판(210) 위에 배치된 복수의 칩들(220)은 유연성 기판(210) 위에 배치된 반도체 웨이퍼를 다이싱하여 얻을 수 있다. 이 경우, 복수의 칩들(220) 사이의 간격은 복수의 칩들(220) 표면에 코팅층을 형성하기에는 좁은 간격일 수 있다. 본 개시의 개시된 방법에 의하면, 복수의 칩들(220) 사이의 간격이 코팅층을 형성하기에 부족한 경우 복수의 칩들(220)을 충분한 간격으로 재배치할 필요가 없다. 유연성 기판(210)에 인장력을 가함으로써 복수의 칩들(220) 사이의 간격을 코팅층을 형성하기에는 충분토록 조절할 수 있다. 따라서 코팅층 형성을 위한 공간을 확보하기 위하여 복수의 칩들(220)을 픽앤플레이스 방식과 같이 재배열하는 과정을 생략할 수 있다. 이를 통하여 비용 효율이 높은(cost effective) 패키징이 가능하게 된다. 또한, 유연성 기판(210)은 쉽게 구부러질 수 있으므로, 복수의 칩들(220)은 다양한 표면 굴곡 또는 표면 단차를 가지는 회로 기판 또는 IC 패키지(integrated circuit package)에 용이하게 조립될 수 있다.
도 10은 일 실시 예에 따른 칩 코팅 시스템을 나타내는 도면이다. 도 10을 참조하면, 칩 코팅 시스템은 유연성 기판(1010), 복수의 칩들(1020), 기구(fixture, 1030), 제1 코터(1st coater, 1040) 및 리소그래피 시스템(1050)을 포함한다. 몇몇 다른 실시 예들에 있어서, 상기 칩 코팅 시스템은 선택적으로(optionally) 제2 코터(2nd coater, 1060)를 더 포함할 수 있다.
유연성 기판(1010)의 일면에는 제1 배열을 가지는 복수의 칩들(1020)이 배치될 수 있다. 유연성 기판(1010) 및 복수의 칩들(1020)은 도 1 내지 도 9와 관련하여 상술한 유연성 기판(210) 및 복수의 칩들(220)과 실질적으로 동일하므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다.
기구(1030)는 유연성 기판(1010)과 연결되며, 유연성 기판(1010)을 변형하여 복수의 칩들(1020)의 상기 제1 배열을 제2 배열로 변경할 수 있다. 일 실시 예로서, 기구(1030)는 유연성 기판(1010)을 X축 방향, Y축 방향 및 이들의 조합 중에서 선택되는 적어도 어느 한 방향으로 늘리거나 압축하여 상기 제1 배열을 상기 제2 배열로 변경할 수 있다. 도면에는 상기 제1 배열을 상기 제2 배열로 변형하기 위해 유연성 기판(1010)에 X축 방향 및 Y축 방향으로 각각 F1 및 F2의 인장력을 가하여 예가 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리, 유연성 기판(1010)에 X축 방향 또는 Y축 방향 중 어느 한 방향으로 인장력이 가해질 수 있 다. 상기의 예시는 이해를 위한 예시로서 이외에도 다양한 방법에 의하여 유연성 기판(1010)을 변형할 수 있다. 기구(1030)로서 다양한 장치가 사용될 수 있다. 기구(1030)는 예로서 인장장치 또는 압축장치일 수 있다. 기구(1030)는 복수의 칩들(1020)의 배치를 감지하여 유연성 기판(1010)의 상기 변형의 정도를 조절하는 제어기(controller, 미도시)를 더 포함할 수 있다. 상기 제어기는 예로서 복수의 칩들(1020)의 배치를 감지하는 센서 및 상기 센서의 신호를 피드백 받아 감지된 유연성 기판(1010)의 상기 변형의 정도를 판단하는 프로세서(processor)를 더 포함할 수 있다.
제1 코터(1st coater, 1040)는 유연성 기판(1010) 및 복수의 칩들(1020) 표면의 적어도 일부 영역 위에 포토레지스트(미도시)를 형성할 수 있다. 제1 코터(1040)로서 다양한 장치가 사용될 수 있다. 제1 코터(1040)는 예로서 스핀 코터(spin coater), 스프레이 코터(spray coater) 등일 수 있다. 상기의 예시는 이해를 위한 예시로서 이외에도 다양한 장치가 사용될 수 있다. 상기 포토레지스트는 도 1 내지 도 9와 관련하여 상술한 포토레지스트(230)와 실질적으로 동일하므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다.
리소그래피 시스템(1050)은 상기 포토레지스트에 선택적으로 광을 노출하여 복수의 칩들(1020) 표면에 코팅층(미도시)을 형성할 수 있다. 상기 코팅층은 경화된 상기 포토레지스트이다. 리소그래피 시스템(1050)은 예로서 포토마스크를 사용하는 방식 또는 포토마스크를 사용하지 아니하는 방식일 수 있다. 상기 포토마스크를 사용하는 리소그래피 시스템(1050)은 반도체 공정에서 사용되는 일반적인 장치 이므로 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자라면 잘 알고 있는 사항이므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다. 포토마스크를 사용하지 아니하는 리소그래피 시스템(1050)은 도 7과 관련하여 상술한 리소그래피 시스템과 실질적으로 동일하므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다.
제2 코터(1060)는 유연성 기판(1010) 및 복수의 칩들(1020) 표면의 적어도 일부 영역 위에 전도성막 또는 절연막을 형성할 수 있다. 제2 코터(1060)로서 다양한 장치가 사용될 수 있다. 제2 코터(1060)는 예로서 스핀 코터, 스프레이 코터, PVD((physical vapor deposition) 장비, CVD(chemical vapor deposition), 도금 장비 등일 수 있다. 상기의 예시는 이해를 위한 예시로서 이외에도 다양한 장치가 사용될 수 있다. 몇몇 다른 실시 예들에 있어서, 상기 포토레지스트만을 사용하는 경우에는 제2 코터(1060)는 생략될 수 있다.
상기로부터, 본 개시의 다양한 실시 예들이 예시를 위해 기술되었으며, 아울러 본 개시의 범주 및 사상으로부터 벗어나지 않고 가능한 다양한 변형 예들이 존재함을 이해할 수 있을 것이다. 그리고, 개시되고 있는 상기 다양한 실시 예들은 본 개시된 사상을 한정하기 위한 것이 아니며, 진정한 사상 및 범주는 하기의 청구항으로부터 제시될 것이다.
도 1은 일 실시 예에 따른 칩 코팅 방법을 설명하는 흐름도이다.
도 2 내지 도 8은 일 실시 예에 따른 칩 코팅 방법의 각 공정을 나타내는 도면이다.
도 9는 도 1 내지 도 8과 관련하여 상술한 칩 코팅 방법에 의하여 형성된 코팅층을 포함하는 복수의 칩들을 나타내는 도면이다.
도 10은 일 실시 예에 따른 칩 코팅 시스템을 나타내는 도면이다.
Claims (23)
- 유연성 기판 위에 배치된 복수의 칩들-상기 복수의 칩들은 상기 기판 위에서 제1 배열을 가짐-을 준비하는 과정;상기 유연성 기판을 변형하여 상기 제1 배열을 제2 배열로 변경하는 과정;상기 기판 및 상기 복수의 칩들 표면의 적어도 일부 영역 위에 포토레지스트를 형성하는 과정; 및상기 포토레지스트에 선택적으로 광을 노출하여, 상기 복수의 칩들 표면에 제1 코팅층-상기 제1 코팅층은 경화된 상기 포토레지스트임-을 형성하는 과정을 포함하되,상기 제1 코팅층을 형성하는 과정은 포토마스크 없이 광패턴의 프로그램이 가능한 리소그래피 시스템을 사용하여 수행되고,상기 제1 코팅층을 형성하는 과정은상기 포토레지스트로 도포된 상기 복수의 칩들의 영상을 촬영하는 과정;촬영된 상기 복수의 칩들의 상기 영상에 따라 상기 제1 코팅층에 적용되는 광의 모양을 결정하는 과정; 및결정된 상기 모양을 가지는 광을 상기 포토레지스트에 제공하는 과정을 포함하는 칩 코팅 방법.
- 제1항에 있어서,상기 유연성 기판의 일면에는 접착성이 있는 물질이 형성되어 있는 칩 코팅 방법.
- 제1항에 있어서,상기 복수의 칩들을 준비하는 과정을 수행함에 있어서, 상기 유연성 기판 위에 배치된 반도체 웨이퍼-상기 반도체 웨이퍼 위에는 반도체 공정을 통하여 제조된 상기 복수의 칩들이 형성됨-를 다이싱하여 상기 복수의 칩들을 준비하는 칩 코팅 방법.
- 제1항에 있어서,상기 제2 배열로 변경하는 과정을 수행함에 있어서, 상기 유연성 기판을 X축 방향, Y축 방향 및 이들의 조합 중에서 선택되는 적어도 어느 한 방향으로 늘리거나 압축하여 상기 제1 배열을 상기 제2 배열로 변경하는 칩 코팅 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 포토레지스트를 형성하는 과정 이전에 수행되며, 상기 복수의 칩들 표면의 적어도 일부 영역에 제2 코팅층을 형성하는 과정을 더 포함하는 칩 코팅 방법.
- 제5항에 있어서,상기 제2 코팅층을 형성하는 과정 이후에 수행되며, 상기 제2 코팅층을 선택적으로 식각하여 패턴(pattern)을 형성하는 과정을 더 포함하는 칩 코팅 방법.
- 제6항에 있어서,상기 제2 코팅층은 전도성막을 포함하는 칩 코팅 방법.
- 제6항에 있어서,상기 제2 코팅층은 절연막을 포함하는 칩 코팅 방법.
- 삭제
- 삭제
- 삭제
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 복수의 칩들은 마이크로칩인 칩 코팅 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 복수의 칩들은 LED 칩, RFID 칩, CMOS 칩 및 이들의 조합 중에서 선택되는 칩 코팅 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 포토레지스트는 형광체를 포함하는 칩 코팅 방법.
- 제14항에 있어서,상기 형광체는 적색 형광체, 녹색 형광체, 청색 형광체, 황색 형광체 및 이들의 조합 중에서 선택되는 칩 코팅 방법.
- 칩 코팅 시스템에 있어서,제1 배열을 가지는 복수의 칩들이 일면에 배치된 유연성 기판;상기 유연성 기판과 연결되며, 상기 유연성 기판을 변형하여 상기 제1 배열을 제2 배열로 변경할 수 있는 기구(fixture);상기 기판 및 상기 복수의 칩들 표면의 적어도 일부 영역 위에 포토레지스트를 형성할 수 있는 제1 코터(coater); 및상기 포토레지스트에 선택적으로 광을 노출하여 상기 복수의 칩들 표면에 코팅층-상기 코팅층은 경화된 상기 포토레지스트임-을 형성할 수 있는 리소그래피 시 스템을 포함하는 칩 코팅 시스템.
- 제 16항에 있어서,상기 복수의 칩들은 LED를 포함하는 칩 코팅 시스템.
- 제16항 또는 제17항에 있어서,상기 포토레지스트는 형광체를 포함하는 칩 코팅 시스템.
- 제 16항에 있어서,상기 유연성 기판의 상기 일면은 접착성을 가지며, 상기 복수의 칩들은 상기 일면에 부착된 반도체 웨이퍼를 다이싱하여 얻어지되,상기 반도체 웨이퍼 위에는 반도체 공정에 의하여 제조된 상기 복수의 칩들이 위치하는 칩 코팅 시스템.
- 제 16항에 있어서,상기 기구는 상기 유연성 기판을 X축 방향, Y축 방향 및 이들의 조합 중에서 선택되는 적어도 어느 한 방향으로 늘리거나 압축하여 상기 제1 배열을 상기 제2 배열로 변경하는 칩 코팅 시스템.
- 제 16항에 있어서,상기 리소그래피 시스템은상기 복수의 칩들을 촬영하는 카메라;상기 복수의 칩들 표면에 코팅층-상기 코팅층은 경화된 상기 포토레지스트임-을 형성하기 위해 상기 카메라에서 촬영된 상기 복수의 칩들의 영상에 따라 광의 모양을 결정하는 처리기; 및결정된 상기 모양을 가지는 광을 상기 포토레지스트에 제공하는 광 투영 장치를 포함하는 칩 코팅 시스템.
- 제 21항에 있어서,상기 광 투영 장치는광원; 및상기 처리기에서 제공되는 신호에 따라 상기 광원에서 제공되는 광을 변조하는 공간 광 변조기를 포함하는 칩 코팅 시스템.
- 제 16항에 있어서,상기 기판 및 상기 복수의 칩들 표면의 적어도 일부 영역 위에 전도성막 또는 절연막을 형성할 수 있는 제2 코터(coater)를 더 포함하는 칩 코팅 시스템.
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090093027A KR101156073B1 (ko) | 2009-09-30 | 2009-09-30 | 칩 코팅 방법 및 칩 코팅 시스템 |
| PCT/KR2010/006602 WO2011040745A2 (ko) | 2009-09-30 | 2010-09-29 | 영상 처리 기반 리소그래피 시스템 및 표적물 코팅 방법 |
| CN201080043931.XA CN102668024B (zh) | 2009-09-30 | 2010-09-29 | 基于图像处理的光刻系统和目标对象涂覆方法 |
| EP10820818.2A EP2485247B1 (en) | 2009-09-30 | 2010-09-29 | Image processing-based lithography system and target object coating method |
| EP16152367.5A EP3073322B1 (en) | 2009-09-30 | 2010-09-29 | Image processing-based lithography system and target object coating method |
| CN201410758476.1A CN104360583B (zh) | 2009-09-30 | 2010-09-29 | 基于图像处理的光刻系统和目标对象涂覆方法 |
| TW099133175A TWI439818B (zh) | 2009-09-30 | 2010-09-30 | 塗佈目標物體之影像處理型光微影系統及方法 |
| US13/433,938 US9323159B2 (en) | 2009-09-30 | 2012-03-29 | Image processing-based lithography system and method of coating target object |
| US15/008,995 US9856564B2 (en) | 2009-09-30 | 2016-01-28 | Image processing-based lithography system and method of coating target object |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090093027A KR101156073B1 (ko) | 2009-09-30 | 2009-09-30 | 칩 코팅 방법 및 칩 코팅 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110035355A KR20110035355A (ko) | 2011-04-06 |
| KR101156073B1 true KR101156073B1 (ko) | 2012-06-20 |
Family
ID=44043717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090093027A KR101156073B1 (ko) | 2009-09-30 | 2009-09-30 | 칩 코팅 방법 및 칩 코팅 시스템 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101156073B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101244673B1 (ko) * | 2011-04-12 | 2013-03-18 | 한국광기술원 | 형광체 코팅 장치 및 방법 |
| KR101367157B1 (ko) * | 2012-10-29 | 2014-02-27 | 케이맥(주) | Dna 칩 제조장치 및 이를 이용한 dna 칩 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080080883A (ko) * | 2007-03-02 | 2008-09-05 | 삼성전자주식회사 | 확장 링을 이용한 반도체 소자의 제조방법 |
| KR100875900B1 (ko) * | 2007-06-08 | 2008-12-26 | 재단법인서울대학교산학협력재단 | 마스크를 사용하지 아니하는 광유체적 리소그래피 시스템 |
| KR20090076101A (ko) * | 2008-01-07 | 2009-07-13 | 서울대학교산학협력단 | 발광 다이오드 코팅 방법 |
-
2009
- 2009-09-30 KR KR1020090093027A patent/KR101156073B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080080883A (ko) * | 2007-03-02 | 2008-09-05 | 삼성전자주식회사 | 확장 링을 이용한 반도체 소자의 제조방법 |
| KR100875900B1 (ko) * | 2007-06-08 | 2008-12-26 | 재단법인서울대학교산학협력재단 | 마스크를 사용하지 아니하는 광유체적 리소그래피 시스템 |
| KR20090076101A (ko) * | 2008-01-07 | 2009-07-13 | 서울대학교산학협력단 | 발광 다이오드 코팅 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110035355A (ko) | 2011-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20180119931A1 (en) | Led optical components | |
| US10009523B2 (en) | Electronic module and method of manufacturing the same | |
| EP2175233A1 (en) | Apparatus and method for measuring three-dimensional shape by using multi-wavelength patterns | |
| US10310321B2 (en) | Optical element, manufacturing method of optical element, and optical device | |
| JP2004080039A (ja) | Ｃｍｏｓイメージセンサ構造体及びこれを用いたカメラモジュールを製作する為のプロセス | |
| US8492072B2 (en) | Method for marking objects | |
| JP2008514027A5 (ko) | ||
| JP2002083506A (ja) | Ｌｅｄ照明装置およびその製造方法 | |
| JP2007300536A (ja) | 画像読取装置、およびその製造方法 | |
| US20130210179A1 (en) | Printing phosphor on led wafer using dry film lithography | |
| TWI608309B (zh) | 曝光用光源模組單元及具備該光源模組單元的曝光裝置 | |
| JP2007027713A (ja) | 透明カバーが付着されている光学装置の製造方法及びそれを利用した光学装置モジュールの製造方法 | |
| TWI660493B (zh) | 影像感測器及其製造方法 | |
| US9856564B2 (en) | Image processing-based lithography system and method of coating target object | |
| KR101156073B1 (ko) | 칩 코팅 방법 및 칩 코팅 시스템 | |
| US20120019741A1 (en) | Light emitting device package and image display device comprising the same | |
| KR101949412B1 (ko) | 감광막 패턴 및 그 제조 방법 | |
| TWI766854B (zh) | 曝光用光源模組單元及具備該光源模組單元的曝光裝置 | |
| TWI536610B (zh) | 發光二極體模組之製造方法 | |
| KR101101315B1 (ko) | 영상 처리 기반 리소그래피 시스템 및 표적물 코팅 방법 | |
| TW201713105A (zh) | 攝像模組及其製造方法 | |
| JP2019046929A (ja) | 基板の製造方法と発光装置の製造方法 | |
| JP2004056002A (ja) | 露光装置 | |
| US20220320401A1 (en) | Light-emitting diode circuit substrate and manufacturing method thereof | |
| CN117790524A (zh) | 显示装置以及显示装置的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150601 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160204 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170524 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180521 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190708 Year of fee payment: 8 |