KR101152820B1 - Semiconductor device and method manufacturing the same - Google Patents

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Abstract

반도체 소자 및 그의 제조방법은, 다수의 활성영역을 갖는 실리콘기판 상에 두 개의 트랜지스터가 하나의 활성영역을 공유하도록 형성되고, 각 트랜지스터와 개별 연결되게 캐패시터가 형성된 반도체 소자에 있어서, 상기 하나의 활성영역을 공유하는 두 개의 트랜지스터와 각각 연결되게 형성되는 두 개의 캐패시터 중에서 어느 하나는 실리콘 기판 내에 트렌치형으로 형성되어 해당 트랜지스터와 연결되게 형성되고, 다른 하나는 해당 트랜지스터 상부에 스택형으로 형성되면서 해당 트랜지스터와 연결되게 형성되며, 상기 트렌치형 캐패시터는 상기 스택형 캐패시터 형성 영역 측으로 확장해서 형성되고 상기 스택형 캐패시터는 상기 트렌치형 캐패시터 형성 영역 측으로 확장해서 형성된다.A semiconductor device and a method of manufacturing the same, in a semiconductor device in which two transistors are formed on a silicon substrate having a plurality of active regions and share one active region, and a capacitor is formed so as to be individually connected to each transistor, wherein the one active One of the two capacitors formed to be connected to each of the two transistors sharing an area is formed in a trench in the silicon substrate to be connected to the transistor, and the other is formed in a stack on top of the transistor, And the trench capacitor is formed to extend toward the stacked capacitor formation region, and the stack capacitor is formed to extend toward the trench capacitor formation region.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method manufacturing the same}Semiconductor device and method for manufacturing same

도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention.

도 2a 및 도 2d는 본 발명의 실시예에 따른 반도체 소자를 제조방법을 설명하기 위한 공정별 단면도.2A and 2D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100, 200 : 활성영역 102, 202 : 소자분리막100, 200: active region 102, 202: device isolation film

104, 204 : 실리콘기판 106, 206 : 트렌치104, 204: silicon substrate 106, 206: trench

108, 208 : 제1하부전극 110, 210 : 제1유전체막108, 208: first lower electrode 110, 210: first dielectric film

112, 212 : 제1상부전극 114, 214 : 트렌치형 캐패시터112, 212: first upper electrode 114, 214: trench type capacitor

116, 216 : 홀 118, 218 : 제1플러그116, 216: hole 118, 218: first plug

120, 220 : 게이트 122, 222 : 제2플러그120, 220: Gate 122, 222: Second plug

124, 224 : 제2하부전극 126, 226 : 제2유전체막124, 224: second lower electrode 126, 226: second dielectric film

128, 228 : 제2상부전극 130, 230 : 스택형 캐패시터128, 228: second upper electrode 130, 230: stacked capacitor

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 스토리지 전극의 형성방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a storage electrode.

반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 전극(storage node)과 플레이트 전극(plate node) 사이에 유전체막(dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다. As the demand for semiconductor memory devices has soared, various techniques for obtaining high capacity capacitors have been proposed. Here, the capacitor is a structure in which a dielectric film is interposed between the storage node and the plate electrode, and its capacitance is proportional to the electrode surface area and the dielectric constant of the dielectric film, and the distance between the electrodes, that is, It is inversely proportional to the thickness of the dielectric film.

따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들 간의 거리를 줄이는 것이 요구된다. 그런데, 전극들 간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.Therefore, in order to obtain a high capacity capacitor, it is required to use a dielectric film having a high dielectric constant, to enlarge the electrode surface area, or to reduce the distance between the electrodes. However, reducing the distance between the electrodes, that is, the thickness of the dielectric film has its limitation, and researches for forming a high capacity capacitor have been conducted by using a dielectric film having a high dielectric constant or increasing the electrode surface area.

한편, 반도체 메모리 소자의 고집적화에 따라 소자 면적이 감소되고 있고, 이에 수반해서 캐패시터 면적 또한 감소되고 있다. 따라서, 스토리지 전극의 2차원적 크기가 줄어드는 것을 보상하기 위해서는 스토리지 전극에 사용되는 캐패시터의 전기 용량을 상향시키는 공법의 개발이 필수적이다. On the other hand, as the integration of semiconductor memory devices is increased, the device area is decreasing, and consequently, the capacitor area is also decreasing. Therefore, in order to compensate for the reduction in the two-dimensional size of the storage electrode, it is necessary to develop a method of increasing the capacitance of the capacitor used for the storage electrode.

아울러, 상기와 같은 캐패시터의 전기 용량을 상향시키는 공법에는 캐패시터의 수직 면적을 상향시키는 방법과, 캐패시터에 사용되는 유전체막의 두께를 감소시키거나 유전율이 높은 유전체를 증착하는 방법의 2가지 공법이 사용되고 있다.In addition, there are two methods for increasing the capacitance of the capacitor, a method of increasing the vertical area of the capacitor, and a method of reducing the thickness of the dielectric film used for the capacitor or depositing a dielectric having a high dielectric constant. .

그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 캐패시터의 전기 용량을 상향시키는 공법은 스토리지 전극의 패턴이 미세화되면서 사진 식각 공정을 이용한 패터닝의 공정 자체가 어려워지고 있으며, 스토리지 전극에 있어서 수평 방향 길이에 대한 수직 방향 길이의 비인 종횡비가 점점 증가하면서, 균일한 형태로 깊이 식각해 내는 공정에 어려움이 많고, 식각 공정 실시 후 패턴에서의 불량율이 높다.However, although not shown and described in detail, the method of increasing the capacitance of the capacitor as described above is difficult to process the patterning process using a photolithography process as the pattern of the storage electrode becomes fine, the horizontal length in the storage electrode As the aspect ratio, which is the ratio of the vertical length with respect to the vertical direction, increases, it is difficult to process deep etching in a uniform form, and the defective rate in the pattern after the etching process is high.

또한, 상기와 같이 스토로지 전극의 종횡비가 증가함에 따른 스토리지 전극의 패턴 형성 후 고유전율 물질의 막질을 균일하게 유지하면서 얇은 두께로 균일하게 증착하는 공정은 개발 비용 및 생산 비용 증가를 유발한다.In addition, as described above, a process of uniformly depositing thin films while maintaining a uniform film quality of the high dielectric constant material after pattern formation of the storage electrode as the aspect ratio of the storage electrode is increased causes an increase in development cost and production cost.

따라서, 본 발명은 집적도 향상으로 초래되는 캐패시터의 전기용량 감소를 극복하고, 스토리지 전극의 패턴 형성, 식각 및 유전막, 도전 물질 증착등의 공정 전반에 대한 공정 마진의 추가적인 확보를 획득하는 반도체 소자 및 그의 제조방법을 제공한다. Accordingly, the present invention provides a semiconductor device that overcomes the capacitance reduction of the capacitor resulting from the improved integration, and obtains additional secured process margins for the overall process such as patterning of storage electrodes, etching and deposition of dielectric films, conductive materials, and the like. It provides a manufacturing method.

일 실시예에 있어서, 반도체 소자 및 그의 제조방법은, 다수의 활성영역을 갖는 실리콘기판 상에 두 개의 트랜지스터가 하나의 활성영역을 공유하도록 형성되고, 각 트랜지스터와 개별 연결되게 캐패시터가 형성된 반도체 소자에 있어서, 상기 하나의 활성영역을 공유하는 두 개의 트랜지스터와 각각 연결되게 형성되는 두 개의 캐패시터 중에서 어느 하나는 실리콘 기판 내에 트렌치형으로 형성되어 해당 트랜지스터와 연결되게 형성되고, 다른 하나는 해당 트랜지스터 상부에 스택형으로 형성되면서 해당 트랜지스터와 연결되게 형성된다.In one embodiment, a semiconductor device and a method of manufacturing the same are provided in a semiconductor device in which two transistors are formed on a silicon substrate having a plurality of active regions and share one active region, and capacitors are formed to be individually connected to each transistor. In one embodiment, any one of the two capacitors formed to be connected to each of the two transistors sharing the one active region is formed in a trench in the silicon substrate to be connected to the transistor, and the other is stacked on top of the transistor. It is formed in the form and connected to the transistor.

상기 트렌치형 캐패시터 및 스택형 캐패시터는 플러그에 의해 해당 트랜지스터와 연결되게 형성된다.The trench capacitor and the stacked capacitor are formed to be connected to the corresponding transistor by a plug.

상기 트렌치형 캐패시터는 상기 스택형 캐패시터 형성 영역 측으로 확장해서 형성된다. The trench capacitor is formed to extend toward the stacked capacitor formation region.

상기 스택형 캐패시터는 상기 트렌치형 캐패시터 형성 영역 측으로 확장해서 형성된다. The stacked capacitor is formed extending to the trench capacitor formation region side.

상기 트랜지스터의 활성영역은 실리콘 에피층으로 이루어진다.The active region of the transistor consists of a silicon epi layer.

또 다른 실시예에 있어서, 실리콘기판 내에 트렌치를 형성하는 단계; 상기 트렌치 내에 제1하부전극, 제1유전체막 및 제1상부전극으로 이루어진 트렌치형 캐패시터를 형성하는 단계; 상기 트렌치형 캐패시터를 포함한 실리콘기판 상에 실리콘 에피층을 형성하는 단계; 상기 실리콘에피층 내에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 실리콘에피층의 활성영역 내에 상기 트렌치형 캐패시터의 상부전극과 연결되는 제1플러그를 형성하는 단계; 상기 실리콘에피층 상에 상기 제1플러그와 연결되는 제1트랜지스터 및 상기 제1트랜지스터와 활성영역을 공유하는 제2트랜지스터를 형성하는 단계; 상기 제2트랜지스터와 연결되는 제2플러그를 형성하는 단계; 및 상기 제1 및 제2 트랜지스터의 상부에 상기 제2플러그를 통해 제2트랜지스터와 연결되고, 제2하부전극, 제2유전체막 및 제2상부전극으로 이루어진 스택형 캐패시터를 형성하는 단계;를 포함한다.In still another embodiment, a trench is formed in a silicon substrate; Forming a trench capacitor including a first lower electrode, a first dielectric layer, and a first upper electrode in the trench; Forming a silicon epitaxial layer on the silicon substrate including the trench capacitor; Forming an isolation layer defining an active region in the silicon epitaxial layer; Forming a first plug connected to an upper electrode of the trench capacitor in an active region of the silicon epitaxial layer; Forming a first transistor connected to the first plug and a second transistor sharing an active region with the first transistor on the silicon epitaxial layer; Forming a second plug connected to the second transistor; And forming a stacked capacitor formed on the first and second transistors through the second plug, the stacked capacitor including a second lower electrode, a second dielectric layer, and a second upper electrode. do.

상기 트렌치형 캐패시터는 상기 제1플러그를 통해 제1트랜지스터와 연결되면 서 상기 스택형 캐패시터 형성 영역 측으로 확장되게 형성하고, 상기 스택형 캐패시터는 상기 제2플러그를 통해 제2트랜지스터와 연결되면서 상기 트렌치형 캐패시터 형성 영역 측으로 확장되게 형성한다.The trench capacitor is connected to the first transistor through the first plug and extends toward the stackable capacitor formation region, and the stack capacitor is connected to the second transistor through the second plug while being connected to the second transistor. The capacitor is formed to extend toward the capacitor formation region.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

반도체 소자의 캐패시터를 형성함에 있어서, 게이트가 형성되기 전의 실리콘 기판 내에 트렌치를 형성하여 트렌치형의 캐패시터를 형성하고, 상기 실리콘 기판 상에 실리콘에피층을 형성하여 상기 실리콘에피층 상에 스택형의 또 다른 캐패시터를 형성한다.In forming a capacitor of a semiconductor device, a trench is formed in a silicon substrate before a gate is formed to form a trench capacitor, and a silicon epitaxial layer is formed on the silicon substrate to form a stack-type capacitor on the silicon epitaxial layer. Form another capacitor.

또한, 상기 트렌치형의 캐패시터는 상기 스택형 캐패시터의 형성영역 측으로 확장하며, 상기 스택형 캐패시터는 상기 트렌치형의 캐패시터의 형성영역 측으로 확장하여 형성한다.The trench capacitor may extend toward the formation region of the stacked capacitor, and the stack capacitor may extend toward the formation region of the trench capacitor.

이 경우, 본 발명은 스택형의 캐패시터 만을 형성하거나, 또는 트렌치형의 캐패시터만을 형성하여 제조한 종래의 단일 구조의 반도체 소자와 달리, 스택형 및 트렌치형의 캐패시터를 동시에 형성하여 반도체 소자를 제조함으로써, 2차원적으로 캐패시터간의 간격은 종래에 비해 2배 정도 증가함에 따른 패터닝의 공정 마진을 향상시킬 수 있다.In this case, according to the present invention, unlike the conventional single-structure semiconductor device manufactured by forming only the stacked capacitor or by forming only the trench capacitor, the semiconductor device is manufactured by simultaneously forming the stacked and trench capacitors. As a result, the spacing between the capacitors in two dimensions can be improved by about two times as compared with the related art.

또한, 트렌치형 및 스택형의 캐패시터는 각 서로 대응되는 형성 영역 측으로 확장하여 형성함으로써, 수평방향 면적이 추가적으로 확보되면서 수직방향의 길이 를 감소시킬 수 있어 캐패시터를 형성하는 공정 및 캐패시터 구성물질의 형성하는 공정 난이도 및 단가를 감소시킬 수 있다.In addition, the trench-type and stacked-type capacitors are formed to extend toward the formation region corresponding to each other, whereby the horizontal length can be additionally secured and the length in the vertical direction can be reduced, thereby forming a capacitor and forming a capacitor component. Process difficulty and cost can be reduced.

도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

실리콘-에피층으로 이루어진 활성영역(100) 및 상기 활성영역(100)을 한정하는 소자분리막(102)을 갖는 실리콘기판(104) 상에 두 개의 트랜지스터가 하나의 활성영역(100)을 공유하도록 형성되고, 상기 실리콘기판(104)의 내부에는 트렌치(106)가 형성되어 상기 트렌치(106) 내에 제1하부전극(108), 제1유전체막(110) 및 제1상부전극(112)으로 이루어진 트렌치형의 캐패시터(114)가 형성된다.Two transistors are formed on a silicon substrate 104 having an active region 100 formed of a silicon epi layer and a device isolation layer 102 defining the active region 100 so as to share one active region 100. A trench 106 is formed in the silicon substrate 104 to form a trench formed of the first lower electrode 108, the first dielectric layer 110, and the first upper electrode 112 in the trench 106. A capacitor 114 of the type is formed.

상기 트렌치형의 캐패시터(114)를 포함한 상기 실리콘 기판(104) 전면의 소오스 영역에 상기 트렌치형의 캐패시터(114)와의 전기적인 연결이 가능하도록 상기 제1상부전극(112)을 노출시키는 홀(116)이 형성되며, 상기 홀(116) 내에 제1플러그(118)가 형성된다.A hole 116 exposing the first upper electrode 112 to allow electrical connection with the trench type capacitor 114 to a source region in front of the silicon substrate 104 including the trench type capacitor 114. ) Is formed, and a first plug 118 is formed in the hole 116.

또한, 상기 실리콘기판(104) 상에 다수의 게이트(120)가 형성되고 상기 다수의 각 게이트(120) 사이인 소오스/드레인 영역 상에 제2플러그(122)가 형성되며, 상기 홀(116)이 구비되지 않은 소오스 영역의 제2플러그(122) 상에 제2하부전극(124), 제2유전체막(126), 및 제2상부전극(128)으로 이루어진 스택형 캐패시터(130)가 형성된다.In addition, a plurality of gates 120 are formed on the silicon substrate 104, and a second plug 122 is formed on a source / drain region between the plurality of gates 120, and the holes 116 are formed. The stacked capacitor 130 including the second lower electrode 124, the second dielectric layer 126, and the second upper electrode 128 is formed on the second plug 122 of the source region. .

여기서, 상기 트렌치형 및 스택형 캐패시터(114, 130)는 각각 대응되는 영역측으로, 즉 수평방향으로 확장시켜 형성된다. Here, the trench and stack capacitors 114 and 130 are formed to extend to the corresponding region side, that is, in the horizontal direction.

이하에서는, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 간략하게 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be briefly described.

도 2a 및 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도로서, 이를 설명하면 다음과 같다.2A and 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 실리콘기판(204)을 식각하여 상기 실리콘기판(204) 내에 트렌치(206)를 형성하고, 상기 트렌치(206) 내에 제1하부전극(208), 제1유전체막(210) 및 제1상부전극(212)을 차례대로 형성하여 상기 제1하부전극(208), 제1유전체막(210) 및 제1상부전극(212)의 적층구조로 이루어진 트렌치형 캐패시터(214)를 형성한다.Referring to FIG. 2A, a trench 206 is formed in the silicon substrate 204 by etching the silicon substrate 204, and the first lower electrode 208 and the first dielectric layer 210 are formed in the trench 206. And forming the first upper electrode 212 in order to form the trench capacitor 214 having a stacked structure of the first lower electrode 208, the first dielectric layer 210, and the first upper electrode 212. do.

여기서, 상기 트렌치(206)는 후속의 스택형 캐패시터 측으로 확장되는 크기, 즉 수평 방향으로 확장된 길이를 갖도록 하여 형성하도록 한다.Here, the trench 206 is formed to have a size that extends to a subsequent stacked capacitor side, that is, a length that extends in the horizontal direction.

도 2b를 참조하면, 상기 트렌치형 캐패시터(214)가 형성된 실리콘기판(204) 전면 상에 실리콘-에피층을 성장시켜 활성영역(200)을 형성하고, 상기 실리콘기판(204)의 소오스 영역 부분에 상기 트렌치형 캐패시터(214)와 전기적 연결을 하기 위하여 상기 제1상부전극(212)을 노출시키는 홀(216)을 형성하고, 그런 다음, 상기 홀(216) 내에 제1플러그(218)를 형성한다. Referring to FIG. 2B, an active region 200 is formed by growing a silicon epitaxial layer on an entire surface of the silicon substrate 204 on which the trench capacitor 214 is formed, and formed on the source region of the silicon substrate 204. A hole 216 exposing the first upper electrode 212 is formed to make an electrical connection with the trench capacitor 214, and then a first plug 218 is formed in the hole 216. .

도 2c를 참조하면, 상기 제1플러그(218)가 형성된 실리콘기판(204) 내에 반도체 소자의 활성영역(200)을 한정하는 소자분리막(202)을 형성한다. 그리고, 상기 소자분리막(202)이 형성된 반도체 소자의 활성영역(200) 상에 게이트(220)를 형성한다.Referring to FIG. 2C, an isolation layer 202 defining an active region 200 of a semiconductor device is formed in the silicon substrate 204 on which the first plug 218 is formed. The gate 220 is formed on the active region 200 of the semiconductor device in which the device isolation layer 202 is formed.

도 2d를 참조하면, 상기 실리콘 기판의 활성영역 상에 형성된 각 게이트들 사이에 LPC(Landing plug contact)공정을 거쳐 제2플러그(222)를 형성한다. 그런 다음, 상기 홀(216)이 형성되지 않은 소오스 영역의 제2플러그(222) 상에 제2하부전극(224), 제2유전체막(226) 및 제2상부전극(228)의 적층구조로 이루어진 스택형 캐패시터(230)를 형성한다.Referring to FIG. 2D, a second plug 222 is formed through a landing plug contact (LPC) process between gates formed on an active region of the silicon substrate. Then, the second lower electrode 224, the second dielectric layer 226, and the second upper electrode 228 are stacked on the second plug 222 of the source region where the hole 216 is not formed. The stacked capacitor 230 is formed.

이 때, 상기 스택형 캐패시터(230)는 상기 트렌치형 캐패시터(214)가 형성된 영역 측으로 확장하여 형성하도록 한다.In this case, the stacked capacitor 230 is formed to extend toward the region where the trench capacitor 214 is formed.

이 경우, 본 발명은 스택형의 캐패시터 만을 형성하거나, 또는 트렌치형의 캐패시터만을 형성하여 제조한 종래의 단일 구조의 반도체 소자와 달리, 스택형 및 트렌치형의 캐패시터를 동시에 형성하여 반도체 소자를 제조함으로써, 2차원적인 캐패시터간 간격은 종래에 그것에 비해 2배 정도 증가함에 따라 패터닝의 공정 마진을 향상시킬 수 있다.In this case, according to the present invention, unlike the conventional single-structure semiconductor device manufactured by forming only the stacked capacitor or by forming only the trench capacitor, the semiconductor device is manufactured by simultaneously forming the stacked and trench capacitors. As the spacing between the two-dimensional capacitors increases by about two times in the related art, the process margin of patterning can be improved.

또한, 트렌치형 및 스택형의 캐패시터는 각 서로 대응되는 형성 영역 측으로 확장하여 형성함으로써, 수평방향 면적이 추가적으로 확보되면서 수직방향의 길이를 감소시킬 수 있어 캐패시터를 형성하는 공정 및 캐패시터 구성물질의 형성하는 공정 난이도 및 단가를 감소시킬 수 있다.In addition, the trench-type and stacked-type capacitors are formed by extending toward the formation region corresponding to each other, whereby the horizontal length can be additionally secured and the length in the vertical direction can be reduced, thereby forming a capacitor and forming a capacitor component. Process difficulty and cost can be reduced.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

이상에서와 같이, 본 발명은 반도체 소자의 캐패시터를 제조함에 있어서, 트렌치형 캐패시터와 스택형 캐패시터의 공법을 동시에 적용하여 제조함으로써, 각 트랜지스터들 간이 수직적으로 분리됨에 따른 수평방향의 길이 증가로 캐패시터간의 2차원적 밀집도를 감소시킬 수 있다.As described above, in the manufacture of the capacitor of the semiconductor device, the present invention is manufactured by simultaneously applying the method of the trench capacitor and the stacked capacitor, the transistor between the capacitors in the horizontal length increase as the vertical separation between the transistors It can reduce the two-dimensional density.

또한, 본 발명은 캐패시터의 수평 길이가 증가하여 종횡비가 개선됨에 따라, 유전막 및 전도물질을 형성시 인한 패터닝 공정의 마진을 증가시킬 수 있다.In addition, according to the present invention, as the horizontal length of the capacitor is increased and the aspect ratio is improved, the margin of the patterning process due to the formation of the dielectric film and the conductive material may be increased.

게다가, 본 발명은 캐패시터의 수평 길이가 증가하여 패터닝 공정의 마진을 증가시킴에 따라, 캐패시터의 유전막 및 전도물질을 형성하는 공정 실시 후에 야기되는 공정에 의한 불량 등을 방지할 수 있다.In addition, according to the present invention, as the horizontal length of the capacitor increases to increase the margin of the patterning process, it is possible to prevent defects due to the process caused after the process of forming the dielectric film and the conductive material of the capacitor.

Claims (7)

다수의 활성영역을 갖는 실리콘기판 상에 두 개의 트랜지스터가 하나의 활성영역을 공유하도록 형성되고, 각 트랜지스터와 개별 연결되게 캐패시터가 형성된 반도체 소자에 있어서,In a semiconductor device in which two transistors are formed on a silicon substrate having a plurality of active regions to share one active region, and a capacitor is formed to be individually connected to each transistor. 상기 하나의 활성영역을 공유하는 두 개의 트랜지스터와 각각 연결되게 형성되는 두 개의 캐패시터 중에서 어느 하나는 실리콘 기판 내에 트렌치형으로 형성되어 해당 트랜지스터와 연결되게 형성되고, 다른 하나는 해당 트랜지스터 상부에 스택형으로 형성되면서 해당 트랜지스터와 연결되게 형성되며,One of the two capacitors formed to be connected to each of the two transistors sharing the one active region is formed in a trench in the silicon substrate to be connected to the transistor, the other is stacked on top of the transistor Is formed to be connected to the corresponding transistor, 상기 트렌치형 캐패시터는 상기 스택형 캐패시터 형성 영역 측으로 확장해서 형성되고, 상기 스택형 캐패시터는 상기 트렌치형 캐패시터 형성 영역 측으로 확장해서 형성된 것을 특징으로 하는 반도체 소자.And the trench capacitor is formed to extend toward the stacked capacitor formation region, and the stack capacitor is formed to extend toward the trench capacitor formation region. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 트렌치형 캐패시터 및 스택형 캐패시터는 플러그에 의해 해당 트랜지스터와 연결되게 형성된 것을 특징으로 하는 반도체 소자.The trench capacitor and the stacked capacitor are formed to be connected to the transistor by a plug. 삭제delete 삭제delete 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 트랜지스터의 활성영역은 실리콘 에피층으로 이루어진 것을 특징으로 하는 반도체 소자.The active region of the transistor is a semiconductor device, characterized in that consisting of a silicon epi layer. 실리콘기판 내에 트렌치를 형성하는 단계;Forming a trench in the silicon substrate; 상기 트렌치 내에 제1하부전극, 제1유전체막 및 제1상부전극으로 이루어진 트렌치형 캐패시터를 형성하는 단계;Forming a trench capacitor including a first lower electrode, a first dielectric layer, and a first upper electrode in the trench; 상기 트렌치형 캐패시터를 포함한 실리콘기판 상에 실리콘 에피층을 형성하는 단계;Forming a silicon epitaxial layer on the silicon substrate including the trench capacitor; 상기 실리콘에피층 내에 활성영역을 한정하는 소자분리막을 형성하는 단계;Forming an isolation layer defining an active region in the silicon epitaxial layer; 상기 실리콘에피층의 활성영역 내에 상기 트렌치형 캐패시터의 상부전극과 연결되는 제1플러그를 형성하는 단계;Forming a first plug connected to an upper electrode of the trench capacitor in an active region of the silicon epitaxial layer; 상기 실리콘에피층 상에 상기 제1플러그와 연결되는 제1트랜지스터 및 상기 제1트랜지스터와 활성영역을 공유하는 제2트랜지스터를 형성하는 단계;Forming a first transistor connected to the first plug and a second transistor sharing an active region with the first transistor on the silicon epitaxial layer; 상기 제2트랜지스터와 연결되는 제2플러그를 형성하는 단계; 및Forming a second plug connected to the second transistor; And 상기 제1 및 제2 트랜지스터의 상부에 상기 제2플러그를 통해 제2트랜지스터와 연결되고, 제2하부전극, 제2유전체막 및 제2상부전극으로 이루어진 스택형 캐패시터를 형성하는 단계를 포함하며, Forming a stacked capacitor on the first and second transistors through the second plug, the stacked capacitor including a second lower electrode, a second dielectric layer, and a second upper electrode; 상기 트렌치형 캐패시터는 상기 제1플러그를 통해 제1트랜지스터와 연결되면서 상기 스택형 캐패시터 형성 영역 측으로 확장되게 형성하고, 상기 스택형 캐패시터는 상기 제2플러그를 통해 제2트랜지스터와 연결되면서 상기 트렌치형 캐패시터 형성 영역 측으로 확장되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The trench capacitor is connected to the first transistor through the first plug and extends toward the stacked capacitor formation region, and the stacked capacitor is connected to the second transistor through the second plug while being connected to the trench capacitor. A method of manufacturing a semiconductor device, characterized in that it is formed to extend toward the formation region. 삭제delete
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