KR101150961B1

KR101150961B1 - Tester

Info

Publication number: KR101150961B1
Application number: KR1020107000720A
Authority: KR
Inventors: 타카시 하세가와; 시냐 사토
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2007-06-12
Filing date: 2007-06-12
Publication date: 2012-05-30
Also published as: KR20100029242A; JP5047283B2; JPWO2008152694A1; WO2008152694A1

Abstract

복수의 출력 단자를 갖는 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스를 시험하는 시험 시컨스를 실행하고, 시험 시컨스를 진행시키는 조건으로서 피시험 디바이스의 출력 신호와 기대값이 일치하는 매치 상태로 된 것을 검출하는 매치 검출 사이클마다, 매치 상태를 검출해야 할 출력 단자를 지정하는 시험부와, 복수의 출력 단자의 각각에 대응하여 설치되고, 대응하는 출력 단자의 출력 신호가 매치 상태로 되는지 여부를 나타내는 핀 매치 신호를 출력하는 복수의 핀 매치 검출부와, 복수의 핀 매치 검출부의 각각에 대응하여 설치되고, 매치 상태의 검출 대상이 아닌 출력 단자에 대응하는 핀 매치 신호를 강제적으로 매치 상태로 하는 복수의 강제 매치부와, 복수의 핀 매치 검출부가 출력 신호 및 기대값의 일치를 나타내는 핀 매치 신호를 각각 출력한 것에 따라, 전체 매치 신호를 출력하는 전체 매치 검출부를 구비한 시험 장치를 제공한다.A test apparatus for testing a device under test having a plurality of output terminals, comprising: a match state in which the output signal of the device under test matches the expected value as a condition for executing a test sequence for testing the device under test and advancing the test sequence; For each match detection cycle for detecting that the signal is detected, a test section for designating an output terminal for detecting a match state and corresponding to each of the plurality of output terminals are provided, and whether the output signal of the corresponding output terminal is in a match state. A plurality of pin match detection units for outputting a pin match signal indicating a signal and a pin match signal corresponding to an output terminal which is provided in correspondence with each of the plurality of pin match detection units and which is not a detection target of a match state, forcibly Pins for which a plurality of forced match units and a plurality of pin match detection units match the output signal and the expected value According to each output of a match signal, a test apparatus provided with an entire match detection section for outputting an entire match signal is provided.

Description

Test device {TESTER}

본 발명은, 시험 장치에 관한 것이다. 특히, 본 발명은, 메모리용의 시험 장치에 관한 것이다.The present invention relates to a test apparatus. In particular, the present invention relates to a test apparatus for a memory.

피시험 디바이스로서 예를 들면 메모리를 가지는 디바이스를 시험하는 경우, 메모리의 각 어드레스에 시험 데이터를 기입하고, 기입한 시험 데이터를 독출하여, 독출한 데이터를 기대값과 비교하는 것으로, 각 어드레스의 양부를 판정하는 시험이 알려져 있다.For example, when a device having a memory is tested as a device under test, the test data is written to each address of the memory, the written test data is read, and the read data is compared with the expected value. Tests to determine are known.

예를 들면, 복수의 입출력 핀을 가지고, 블록 단위로 전기적으로 기입/소거 가능한 비휘발성의 플래시 메모리가 알려져 있다. 플래시 메모리를 피시험 디바이스로서 시험하는 시험 장치에서는, 플래시 메모리에 기입을 실시하고, 기입 완료를 확인하고 나서 기입 내용의 시험을 수행한다. 이를 실현하기 위해, 이러한 시험 장치는, 매치 상태 검출 대상이 되는 출력 핀(매치 핀)을 설정하고, 매치 핀의 매치 상태를 검출하여, 모든 매치 핀에 대해 매치 상태를 검출한 것에 따라 전체의 매치를 검출하는 기능을 가진다. (예를 들면, 특허 문헌 1 참조).For example, a nonvolatile flash memory having a plurality of input / output pins and capable of being electrically written / erased in block units is known. In a test apparatus for testing a flash memory as a device under test, writing is performed to the flash memory, and the writing contents are tested after the completion of writing is confirmed. In order to realize this, such a test apparatus sets an output pin (match pin) to be matched state detection, detects a match state of the match pin, and matches the entire match according to detecting match states for all match pins. Has the function of detecting. (See, for example, Patent Document 1).

특허문헌1:일본특허공개2006－64479호공보Patent Document 1: Japanese Patent Laid-Open No. 2006-64479

복수회 매치 검출을 하는 경우에 있어서, 각각의 매치 검출에 다른 매치 핀을 지정하는 경우, 시험 사이클 마다의 매치 핀의 지정을, 페일 메모리 등에 기억시키는 것도 가능하다. 이 경우, 메모리의 용량이 커지는 것으로 고비용이 되어, 시험 장치의 제조 코스트를 증대시켜 버린다.In the case of multiple match detection, when a different match pin is specified for each match detection, the designation of the match pin for each test cycle can also be stored in a fail memory or the like. In this case, the capacity of the memory is increased, which increases the cost and increases the manufacturing cost of the test apparatus.

여기에서 본 발명은, 상기의 과제를 해결할 수 있는 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적인 예를 규정한다.An object of this invention is to provide the test apparatus which can solve the said subject here. This object is achieved by a combination of the features described in the independent claims in the claims. The dependent claims also define further advantageous specific examples of the invention.

본 발명의 제1 형태에 의하면, 복수의 출력 단자를 갖는 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스를 시험하는 시험 시컨스를 실행하고, 시험 시컨스를 진행시키는 조건으로서 피시험 디바이스의 출력 신호와 기대값이 일치하는 매치 상태로 된 것을 검출하는 매치 검출 사이클마다, 매치 상태를 검출해야 할 출력 단자를 지정하는 시험부와, 복수의 출력 단자의 각각에 대응하여 설치되고, 대응하는 출력 단자의 출력 신호가 매치 상태로 되는지 여부를 나타내는 핀 매치 신호를 출력하는 복수의 핀 매치 검출부와, 복수의 핀 매치 검출부의 각각에 대응하여 설치되고, 매치 상태의 검출 대상이 아닌 출력 단자에 대응하는 핀 매치 신호를 강제적으로 매치 상태로 하는 복수의 강제 매치부와, 복수의 핀 매치 검출부가 출력 신호 및 기대값의 일치를 나타내는 핀 매치 신호를 각각 출력한 것에 따라, 전체 매치 신호를 출력하는 전체 매치 검출부를 구비한 시험 장치를 제공한다.According to the first aspect of the present invention, in a test apparatus for testing a device under test having a plurality of output terminals, the output of the device under test is executed as a condition for executing a test sequence for testing the device under test and advancing the test sequence. For each match detection cycle that detects that the signal and the expected value are matched, a test section for designating an output terminal for detecting a match state and a plurality of output terminals are provided correspondingly. A plurality of pin match detectors for outputting a pin match signal indicating whether or not the output signal is in a match state, and a pin corresponding to each of the plurality of pin match detectors and corresponding to an output terminal that is not a detection target of the match state. The plurality of forced match units forcing the match signal into a match state, and the plurality of pin match detection units output signals and The test apparatus provided with the whole match detection part which outputs the whole match signal by outputting the pin match signal which shows the match of an expected value, respectively.

덧붙여 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.In addition, the outline | summary of said invention does not enumerate all the required characteristics of this invention, and the subcombination of such a characteristic group can also become invention.

도 1은 본 실시 형태에 관한 시험 장치(10)의 구성을 나타낸다.
도 2는 본 실시 형태에 관한 강제 매치부(24c)의 구성의 일례를 나타낸다.
도 3은 본 실시 형태에 관한 시험 장치(10)가 피시험 디바이스(3)에 대해 기입 시험을 실시하는 경우의 입출력 신호의 일례를 나타낸다.
도 4는 본 실시 형태에 관한 시험 장치(10)이 피시험 디바이스(3)에 대해 기입 시험을 실시하는 프로그램(200)의 일례를 나타낸다.
도 5는 본 실시 형태에 관한 시험 장치(10)에서의 개략적적인 동작의 처리 플로우 차트를 나타낸다.
도 6은 본 실시 형태에 관한 시험 장치(10)에서의 매치 검출 동작의 처리 플로우 차트를 나타낸다.
도 7은 본 실시 형태에 관한 변형예가 되는 강제 매치부(36)의 구성을 나타낸다.
도 8은 본 실시 형태에 관한 변형예가 되는 강제 매치부(46)의 구성을 나타낸다.1 shows a configuration of a test apparatus 10 according to the present embodiment.
2 shows an example of the configuration of the forced match part 24c according to the present embodiment.
3 shows an example of an input / output signal when the test apparatus 10 according to the present embodiment performs a write test on the device under test 3.
4 shows an example of a program 200 in which the test apparatus 10 according to the present embodiment performs a write test on the device under test 3.
5 shows a processing flowchart of the schematic operation in the test apparatus 10 according to the present embodiment.
6 shows a process flowchart of a match detection operation in the test apparatus 10 according to the present embodiment.
7 shows the configuration of a forced match part 36 as a modification of the present embodiment.
8 shows the configuration of a forced match part 46 as a modification of the present embodiment.

이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 포함되는 발명을 한정하는 것이 아니고, 또한 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적이라고는 할 수 없다.EMBODIMENT OF THE INVENTION Hereinafter, although this invention is demonstrated through embodiment of invention, the following embodiment does not limit the invention contained in a claim, and all the combination of the characteristics demonstrated in embodiment is essential for the solution of this invention. It cannot be said.

도 1은, 본 실시 형태에 관한 시험 장치(10)의 구성을 나타낸다.1 shows a configuration of a test apparatus 10 according to the present embodiment.

시험 장치(10)는, 피시험 디바이스(이하, 「DUT」｛DeviceUnderTest｝로도 간략하게 나타낸다)(3)를 시험하기 위한 시험 패턴에 기초하는 시험 신호를 DUT3에 입력하고, 시험 신호에 따라 DUT3가 출력하는 출력 신호에 기초하여 DUT3의 양부를 판정한다. 또한, 본 실시 형태에서는, 시험 장치(10)가 구비하고 있는, 예를 들면, 지연 요소 등의 본 실시 형태의 특징 부분과 관련성의 낮은 일반적인 구성 요소의 도시 및 설명을 생략한다.The test apparatus 10 inputs a test signal based on a test pattern for testing a device under test (hereinafter also simply referred to as "DUT" "DeviceUnderTest") (3) to DUT3, and according to the test signal, On the basis of the output signal to be output, it is determined whether the DUT3 is OK. In addition, in this embodiment, illustration and description of the low general component of connection with the characteristic part of this embodiment, such as a delay element, which the test apparatus 10 is equipped, abbreviate | omit.

본 도면은, DUT3의 출력 핀이 3개 이상인, 예를 들면, 플래시 메모리의 경우에 대해 가리키고 있다. 플래시 메모리로서는, 데이터의 랜덤 액세스가 가능한 NOR형과 직렬 데이터의 고속 액세스에 지향하는 NAND형이 주로 알려져 있다.This figure shows a case of, for example, a flash memory having three or more output pins of the DUT3. As the flash memory, there are mainly known a NOR type capable of random access of data and a NAND type directed to high-speed access of serial data.

NOR형 플래시 메모리는, 기입 시간이 디바이스마다 달라, 한 번의 기입 동작에서는 정상적으로 기입할 수 없는 경우가 있다. 그 때문에, NOR형 플래시 메모리는, 기입 동작을, 비교 결과가 일치하든지, 또는 소정의 리밋트 회수에 이를 때까지 리트라이(폴링)하는 기능을 가지고 있다. NOR형 플래시 메모리는, 기입의 시컨스가 종료한 후에, 메모리셀 내부에서 기입한 데이터와 기대값을 비교하여 정상적으로 기입할 수 있었는지를 체크하고, 정상적으로 기입할 수 있지 않은 경우에 폴링 기능을 실시한다. NOR형 플래시 메모리는, 출력 핀으로부터의 출력에 의해 폴링 기능의 동작 상태를 모니터 출력할 수가 있다. 또, NOR형 플래시 메모리는, 소거 동작에 대해서도 마찬가지로 폴링하는 기능을 가지고 있다.In the NOR-type flash memory, the write time is different for each device, and there is a case where writing cannot be performed normally in one write operation. Therefore, the NOR-type flash memory has a function of retrying (polling) the write operation until the comparison results match or a predetermined limit is reached. After completion of the writing sequence, the NOR type flash memory compares the data written in the memory cell with the expected value to check whether the data can be written normally, and performs a polling function if the data cannot be written normally. . The NOR flash memory can monitor and output the operation state of the polling function by output from the output pin. The NOR flash memory also has a function of polling the erase operation in the same manner.

본 실시 형태로 시험 되는 DUT3는, 복수의 입력 단자(3a) 및 출력 단자(3b)를 가진다. NOR형 플래시 메모리의 경우, DUT3는, 예를 들면, 어드레스 입력 핀(A21 - A0), 데이터 입출력 핀(DQ7 - DQ0), 칩 이네이블 핀(CE), 출력 이네이블 핀(OE), 라이트 이네이블 핀(WE), 리셋트 핀(RESET), 레디/비지 핀(RY/BY)을 가진다. 또한, DUT3는, NOR형 플래시 메모리의 동작을, 데이터 입출력 핀(DQ7 - DQ0) 중 일부를 이용해 모니터하는 기능을 가진다. 예를 들면, DQ7는 데이터 폴링 상태, DQ6는 토글 비트 상태, DQ5는 내부 타임 초과 상태, DQ3는 블록 소거 타임 상태를 나타낸다. 예를 들면, 데이터 폴링 상태는, 자동 프로그램 동작 중에 DQ7에 마지막에 기입한 데이터의 반전 데이터를 출력하고, 종료 후에 기입한 데이터를 출력한다. 토글 비트 상태는, 자동 동작 중에 디바이스에 대해서 연속하여 독출하면, CE(또는 OE)를 논리 H로부터 논리 L로 할 때마다 0/1을 출력(토글 동작)한다. 내부 타임 초과 상태는, 보정 동작(기입/소거)하고 있는 한중간에는 "0"을 출력하고, 보정 동작이 규정된 시간 이내에 끝나지 않으면 "1"을 출력한다. 블록 소거 타임 상태는, 어느 블록(섹터) 단위에 소거하고 있는 한중간에는 "0"을 출력하고, 보정 동작이 규정된 시간 내에 끝나지 않으면 "1"을 출력한다. 일례로서, DQ7－DQ5, DQ3에 기초하여 매치 검출을 실시하는 것으로, 시험 장치(10)는, 플래시 메모리의 동작 상태에 따라 처리를 진행시킬 수가 있다.The DUT3 tested in this embodiment has a plurality of input terminals 3a and output terminals 3b. In the case of a NOR-type flash memory, the DUT3 includes, for example, an address input pin (A21-A0), a data input / output pin (DQ7-DQ0), a chip enable pin (CE), an output enable pin (OE), and a write ring. It has an enable pin (WE), a reset pin (RESET), and a ready / busy pin (RY / BY). In addition, the DUT3 has a function of monitoring the operation of the NOR-type flash memory using some of the data input / output pins DQ7-DQ0. For example, DQ7 represents a data polling state, DQ6 represents a toggle bit state, DQ5 represents an internal timeout state, and DQ3 represents a block erase time state. For example, in the data polling state, the inverted data of the data last written into DQ7 is output during the automatic program operation, and the data written after completion is output. The toggle bit state outputs 0/1 (toggle operation) whenever CE (or OE) is changed from logic H to logic L when the device is continuously read from the device during automatic operation. The internal timeout state outputs "0" during the middle of the correction operation (write / erase), and outputs "1" if the correction operation does not end within the prescribed time. The block erase time state outputs "0" in the middle of erasing in any block (sector) unit, and outputs "1" if the correction operation does not end within the prescribed time. As an example, by performing match detection based on DQ7-DQ5 and DQ3, the test apparatus 10 can advance a process according to the operation state of a flash memory.

시험 장치(10)는, 시험부(1)와, 논리 비교기(2)와, 제어부(5)를 구비한다. 시험부(1)는, 타이밍 발생기(11)와, 패턴 발생기(12)와, 파형 성형기(13)을 갖는다.The test apparatus 10 includes a test section 1, a logic comparator 2, and a control section 5. The test section 1 includes a timing generator 11, a pattern generator 12, and a waveform shaper 13.

타이밍 발생기(11)는, 시험 패턴을 피시험 디바이스(3)에 출력해야 할 타이밍 및 피시험 디바이스(3)가 출력하는 출력 신호를 샘플링해야 할 타이밍을 발생한다. 구체적으로는, 타이밍 발생기(11)는, 입력한 기준 클록과 패턴 발생기(12)로부터의 타이밍 세트(TS) 신호에 의해 지정된 타이밍 데이터에 기초하여, 패턴 발생기(12)에 보내지는 주기 신호(RATE) 및 파형 성형기(13)에 보내지는 타이밍 신호(Tx)를 출력한다.The timing generator 11 generates timing to output the test pattern to the device under test 3 and timing to sample the output signal output from the device under test 3. Specifically, the timing generator 11 transmits a periodic signal (RATE) to the pattern generator 12 based on the input reference clock and the timing data specified by the timing set (TS) signal from the pattern generator 12. ) And the timing signal Tx sent to the waveform shaper 13.

패턴 발생기(12)는, 시험 장치(10)의 이용자에 의해 지정된 시험 프로그램(200)의 순서를 실행하고, 피시험 디바이스(3)에 공급하는 시험 패턴을 생성한다. 구체적으로는, 패턴 발생기(12)는, 주기 신호(RATE)에 기초하여, 시험 패턴(PD) 및 기대값(ED)를 출력한다. 패턴 발생기(12)의 내부에는, 시험에 앞서 시험 프로그램(200)이 격납된다. 패턴 발생기(12)는, 그 시험 프로그램(200)에 따라, 매치 검출을 실시하는 매치 검출 사이클 기간(tc) 마다, 매치 검출 대상이 되는 매치 핀의 기대값(ED), 즉, 매치 상태를 검출하는 매치 핀의 값을 출력한다. 또한, 시험 패턴(PD) 및 기대값(ED)은, 시험 대상의 핀마다 개별적으로 생성된다.The pattern generator 12 executes the procedure of the test program 200 specified by the user of the test apparatus 10, and generates a test pattern to be supplied to the device under test 3. Specifically, the pattern generator 12 outputs the test pattern PD and the expected value ED based on the periodic signal RATE. The test program 200 is stored inside the pattern generator 12 prior to the test. According to the test program 200, the pattern generator 12 detects the expected value ED of the match pin to be matched, that is, the match state, at every match detection cycle period tc for performing match detection. Outputs the value of the match pin. The test pattern PD and the expected value ED are generated individually for each pin of the test object.

파형 성형기(13)는, 시험 패턴(PD)을 받아 타이밍 발생기(11)이 발생한 타이밍 신호(Tx)에 기초하여 성형하고, 피시험 디바이스(3)에 공급하는 시험 신호(PS1, PS2, PS7)를 생성한다. 즉 예를 들면, 파형 성형기(13)는, 시험 패턴(PD)에 의해 지정된 신호파 형태를, 타이밍신호(Tx)에 의해 지정된 타이밍에 변화하도록 발생하고, 시험 신호(PS1, PS2, PS7)로서 피시험 디바이스(3)에 공급한다.The waveform shaper 13 receives the test pattern PD, forms the shape based on the timing signal Tx generated by the timing generator 11, and supplies the test signals PS1, PS2, and PS7 to the device under test 3. Create That is, for example, the waveform shaper 13 generates the signal wave form designated by the test pattern PD to change at the timing designated by the timing signal Tx, and is used as the test signals PS1, PS2, and PS7. It supplies to the device under test 3.

논리 비교기(2)는, DUT3의 출력 신호(예를 들면 DQ0~DQ7, 및 RY/BY)와 각각의 기대값(예를 들면, ED0~ED7, 및 ED_RY/BY)을 비교한다. 논리 비교기(2)는, 비교 결과가 불일치(페일)인 경우, 그 어드레스 사이클로 페일 신호(예를 들면 「1」)를 출력한다. 논리 비교기(2)는, 출력된 페일 신호를, 예를 들면 래치 회로 등으로 유지한다. 따라서, DUT3의 시험 중에 한 번이라도 페일 신호가 출력되면, 시험 후에 그 DUT3를 불량으로 판정할 수 있다. 즉, 시험 장치(10)는, DUT3의 출력 신호와 기대값과의 비교 결과의 일치, 불일치에 의해 DUT3의 양부를 판정한다. 또한, 매치 검출 사이클 중은, 매치 핀의 출력과 기대값이 일치할 때까지 매치 검출 사이클을 반복한다.The logic comparator 2 compares the output signals of the DUT3 (for example, DQ0 to DQ7 and RY / BY) with respective expected values (for example, ED0 to ED7 and ED _{RY / BY} ). When the comparison result is a mismatch (fail), the logical comparator 2 outputs a fail signal (for example, "1") in the address cycle. The logic comparator 2 holds the output fail signal in, for example, a latch circuit or the like. Therefore, if the fail signal is output even once during the test of the DUT3, the DUT3 can be determined to be defective after the test. In other words, the test apparatus 10 determines the quality of the DUT3 by the agreement or inconsistency of the comparison result between the output signal of the DUT3 and the expected value. During the match detection cycle, the match detection cycle is repeated until the output of the match pin matches the expected value.

논리 비교기(2)는, 복수의 핀 매치 검출부(21)(21a, 21b, …, 21c, …)와, 복수의 강제 매치부(24)(24a, 24b, …, 24c, …)와, 전체 매치 검출부(27)를 가진다. 복수의 핀 매치 검출부(21)는, 복수의 출력 단자(3b)의 각각에 대응하여 설치되어 대응하는 출력 단자(3b)의 출력 신호가 기대값과 매치 상태로 되는지 아닌지를 나타내는 핀 매치 신호(PM1, PM2,…, PM7,…)를 출력한다.The logical comparator 2 includes a plurality of pin match detection units 21 (21a, 21b, ..., 21c, ...), a plurality of forced match units 24 (24a, 24b, ..., 24c, ...), and the whole. It has a match detector 27. The plurality of pin match detectors 21 are provided in correspondence with each of the plurality of output terminals 3b to indicate whether or not the output signal of the corresponding output terminal 3b is in match with the expected value (PM1). , PM2, ..., PM7, ...) are output.

복수의 강제 매치부(24)는, 복수의 핀 매치 검출부(21)의 각각에 대응하여 설치되어 매치 상태의 검출 대상이 아닌 출력 단자(3b)에 대응하는 핀 매치 신호를 강제적으로 매치 상태로 한다. 전체 매치 검출부(27)는, 복수의 핀 매치 검출부(21)가 핀 매치 신호를 각각 출력한 것에 따라, 전체 매치 신호(AM)를 출력한다.The plurality of forced match units 24 are provided corresponding to each of the plurality of pin match detectors 21 to force the pin match signals corresponding to the output terminals 3b that are not the detection targets of the match state to be in a match state. . The all match detection unit 27 outputs all the match signals AM as the pin match detection units 21 output the pin match signals, respectively.

또한, 패턴 발생기(12)는, 매치 검출 사이클 이외의 시험 사이클에서, 마스크 신호(MK)를 출력하고, 매치 상태를 유지한다. 이에 의해, 매치 검출 사이클 이외에 대하여 항상 전체 매치 신호(AM)가 출력되므로, 패턴 발생기(12)는 매치 검출 사이클인지 어떤지에 관련되지 않고 전체 매치 신호(AM)에 따라 다음의 시험 명령으로 처리를 진행시켜도 좋다.In addition, the pattern generator 12 outputs the mask signal MK in test cycles other than the match detection cycle, and maintains the match state. Thereby, since the entire match signal AM is always output for the match detection cycle, the pattern generator 12 proceeds to the next test command according to the entire match signal AM regardless of whether or not it is a match detection cycle. You may have to.

제어부(5)는, 시험 장치(10)의 각부를 제어하고, 시험 프로그램(200)을 미리 패턴 발생기(12)에 기입해 둔다. 시험부(1)는, 이 시험 프로그램(200)을 실행한 결과 패턴 발생기(12)가 발생하는 시험 패턴(PD)에 기초하여, 라이트 어드레스, 라이트 데이터, 라이트 커맨드, 리드 어드레스, 리드 커맨드 등을 시험 신호로서 DUT3에 공급한다.The control part 5 controls each part of the test apparatus 10, and writes the test program 200 into the pattern generator 12 beforehand. The test unit 1 writes the write address, write data, write command, read address, read command, etc. based on the test pattern PD generated by the pattern generator 12 as a result of executing the test program 200. Supply to DUT3 as a test signal.

도 1에서의 복수의 핀 매치 검출부(21)는 각각이 동일한 구성이고, 복수의 강제 매치부(24)도 각각이 동일한 구성이므로, 이하의 설명에서는, 예를 들면 핀 매치 검출부(21c)와 강제 매치부(24c)에 대하여, 각각 부호도 대표하는 21 및 24로서 설명한다. 핀 매치 검출부(21)가 유효로 되어 매치 검출 사이클마다 지정된 매치 핀에 의해 매치 검출이 가능해지는 것은, 패턴 발생기(12)로부터 매치 모드 신호(MM)가 출력되는 경우이다. 매치 모드는, 예를 들면, 데이터 입출력 핀(DQ7)의 출력을 시험하기 위한 출력 단자(3b)의 그룹을 지정하는 모드와, 데이터 입출력 핀(DQ6)의 출력을 시험하기 위한 출력 단자(3b)의 그룹을 지정하는 모드이다. 따라서, 매치 모드 신호(MM)란, 시험 패턴(PD)에서, 시험 대상의 매치 핀 출력 단자(3b)인 DQ7 및 DQ6의 각각에 대응하여 설치된 매치 모드 MDQ7 및 MDQ6의 각각의 유효 사이클을 나타낸다.Since the plurality of pin match detectors 21 in FIG. 1 each have the same configuration, and the plurality of forced match units 24 also have the same configuration, in the following description, for example, the pin match detection unit 21c and the force are described. The match part 24c is demonstrated as 21 and 24 which also represent code | symbols, respectively. The pin match detection unit 21 is valid and the match detection is enabled by the designated match pin for each match detection cycle when the match mode signal MM is output from the pattern generator 12. The match mode is, for example, a mode for specifying a group of output terminals 3b for testing the output of the data input / output pin DQ7, and an output terminal 3b for testing the output of the data input / output pin DQ6. This mode specifies the group of. Therefore, the match mode signal MM represents each valid cycle of the match modes MDQ7 and MDQ6 provided in correspondence with each of the match pin output terminals 3b of the test target DQ7 and DQ6 in the test pattern PD.

도 2는, 본 실시 형태에 관한 논리 비교기(2)의 구성의 일례를 나타낸다. 도 2는, 설정하고 싶은 매치 핀이 2개(DQ7, DQ6)인 경우를 나타낸다. 논리 비교기(2)는, 핀 매치 검출부(21)와, 강제 매치부(24)와, 전체 매치 검출부(27)를 구비한다.2 shows an example of the configuration of the logic comparator 2 according to the present embodiment. 2 shows a case where there are two match pins DQ7 and DQ6 to be set. The logic comparator 2 includes a pin match detector 21, a forced match unit 24, and an entire match detector 27.

핀 매치 검출부(21)는, 논리 비교부(234), 논리곱 회로(231), 논리곱 회로(232), 논리합 회로(233) 및 논리합 회로(260)를 가진다. 논리 비교부(234)는, 핀 매치 검출부(21)에 대응하는 출력 단자(3b)의 출력 신호 DQ7가 입력되고, 그에 대해 논리 H가 기대되는 경우와 논리 L가 기대되는 경우의 각각에 대해 논리 비교 결과 RC7(H), RC7(L)를 출력한다. 논리곱 회로(231)는, 논리 비교부(234)로부터의 논리 H 기대의 논리 비교 결과 RC7(H)와 기대값 ED7의 논리곱을 출력한다. 논리 H 기대의 논리 비교 결과란, 지정된 시험 사이클로, 출력 신호 DQ7가 논리 H의 값이 되었는지를 논리 비교에 의해 구한 결과이다. 논리곱 회로(232)는, 논리 비교부(234)로부터의 논리 L 기대의 논리 비교 결과 RC7(L)와 기대값 ED7의 부정과의 논리곱을 출력한다. 논리 L 기대의 논리 비교 결과란, 지정된 시험 사이클로, 출력 신호 DQ7가 논리 L의 값이 되었는지를 논리 비교에 의해 구한 결과이다.The pin match detection unit 21 includes a logic comparison unit 234, an AND logic circuit 231, an AND logic circuit 232, an AND logic circuit 233, and an AND logic circuit 260. The logic comparator 234 inputs an output signal DQ7 of the output terminal 3b corresponding to the pin match detector 21, and performs logic for each of cases where logic H is expected and logic L is expected. As a result of the comparison, RC7 (H) and RC7 (L) are output. The logical product circuit 231 outputs the logical product of the logical comparison result RC7 (H) and the expected value ED7 from the logical comparison unit 234. The logical comparison result of the logic H expectation is a result obtained by logical comparison whether the output signal DQ7 has become the value of the logic H in a designated test cycle. The logical product circuit 232 outputs the logical product of the logical comparison result RC7 (L) and the negation of the expected value ED7 from the logical comparison unit 234. The logic comparison result of the logic L expectation is a result obtained by logical comparison whether or not the output signal DQ7 has become the value of the logic L in a designated test cycle.

논리합 회로(233)는, 논리곱 회로(231)의 출력과 논리곱 회로(232)의 출력의 논리합을 출력한다. 이에 의해 논리합 회로(233)는, DQ7의 논리값이 기대값(ED7)과 일치했을 경우에 1을 출력한다. 이 기능에 의해, 논리합 회로(233)는, 매치 검출 사이클에서, 대응하는 출력 단자(3b)의 출력 신호(DQ7)가 매치 상태로 된 경우에 논리 H 레벨의 내부 핀 매치 신호(IM7)를 출력한다. 논리합 회로(260)는, 내부 핀 매치 신호(IM7)와 강제 매치부(24)로부터의 강제 매치 신호(EM7)와 마스크 신호(MK)의 논리합을 출력한다. 이에 의해 논리합 회로(260)는, 출력 단자(3b)의 출력 신호 DQ7가 매치 상태로 되었는지 아닌지를 나타내는 핀 매치 신호(PM7)를 출력한다.The OR circuit 233 outputs the OR of the output of the AND circuit 231 and the output of the AND circuit 232. As a result, the logic sum circuit 233 outputs 1 when the logic value of DQ7 matches the expected value ED7. By this function, the OR circuit 233 outputs an internal pin match signal IM7 of logic H level when the output signal DQ7 of the corresponding output terminal 3b is brought into a match state in a match detection cycle. do. The logical sum circuit 260 outputs the logical sum of the internal pin match signal IM7, the forced match signal EM7 from the forced match unit 24, and the mask signal MK. As a result, the OR circuit 260 outputs the pin match signal PM7 indicating whether or not the output signal DQ7 of the output terminal 3b is in a match state.

강제 매치부(24)는, 핀 매치 검출부(21)와 공용되는 논리합 회로(260), 매치 유효 레지스터(261), MDQ7 유효 레지스터(262), MDQ6 유효 레지스터(263) 및 강제 매치 회로(280)를 가진다. 강제 매치 회로(280)는, 인버터(264), 인버터(265), 논리곱 회로(266), 논리곱 회로(267), 논리합 회로(268) 및 인버터(269)를 포함한다. 강제 매치부(24)의 일부로서의 논리합 회로(260)는, 강제 매치부(26)의 강제 매치 신호(EM7)에 의해, 강제적으로 매치 상태인 핀 매치 신호(PM7)를 출력한다.The forced match unit 24 includes a logical sum circuit 260, a match valid register 261, an MDQ7 valid register 262, an MDQ6 valid register 263, and a forced match circuit 280 which are shared with the pin match detector 21. Has The forced match circuit 280 includes an inverter 264, an inverter 265, an AND circuit 266, an AND circuit 267, an AND circuit 268, and an inverter 269. The logical sum circuit 260 as a part of the forced match unit 24 outputs the pin match signal PM7 which is forcibly matched by the forced match signal EM7 of the forced match unit 26.

매치 유효 레지스터(261)는, 대응하는 출력 단자(3b)의 매치 검출을 유효로 하는 경우, 즉, 적어도 1개의 매치 검출 사이클에서 해당 출력 단자(3b)의 매치 검출을 실시하는 경우에 "1"이 설정된다. 구체적으로는, 매치 유효 레지스터(261)에 "0"이 설정되면, 인버터(269)에 의해 매치 유효 레지스터(261)의 값이 반전되어 논리합 회로(268)에 대해서 "1"이 공급된다. 이 결과, 논리합 회로(268)는, 강제 매치 신호(EM7 = "1")를 출력한다. 따라서, 해당 매치 핀 출력 단자(3b)에 대응하는 강제 매치부(24)로부터, 항상 강제 매치 신호가 공급되어 해당 출력 단자(3b)에 대한 매치 검출이 무효화 된다. 반대로, 매치 유효 레지스터(261)에 "1"이 설정되는 경우는, 논리합 회로(268)에 대해서 "0"이 공급된다. 이 결과, 강제 매치 신호(EM7 = "0")의 값은, 유효 레지스터(262, 263)의 설정 및 매치 모드 신호(MM)의 값에 의존한다.The match valid register 261 is " 1 " when validating match detection of the corresponding output terminal 3b, that is, performing match detection of the corresponding output terminal 3b in at least one match detection cycle. Is set. Specifically, when "0" is set in the match valid register 261, the value of the match valid register 261 is inverted by the inverter 269, and "1" is supplied to the OR circuit 268. As a result, the OR circuit 268 outputs the forced match signal EM7 = "1". Therefore, the forced match signal is always supplied from the forced match unit 24 corresponding to the match pin output terminal 3b, so that match detection for the output terminal 3b is invalidated. In contrast, when "1" is set in the match valid register 261, "0" is supplied to the OR circuit 268. As a result, the value of the forced match signal EM7 = "0" depends on the setting of the valid registers 262 and 263 and the value of the match mode signal MM.

복수의 유효 레지스터(262, 263)는, 복수의 매치 모드의 각각 대응하여 설치되어 대응하는 매치 모드에서, 해당 핀에 대응하는 강제 매치 신호를 출력하는지 여부를 설정한다.The plurality of valid registers 262 and 263 are provided corresponding to each of the plurality of match modes to set whether to output a forced match signal corresponding to the corresponding pin in the corresponding match mode.

MDQ7 유효 레지스터(262)는, 매치 모드 MDQ7에서, 대응하는 출력 단자(3b)를 매치 검출 대상 핀으로 하는 경우에 논리 "1"이 제어부(5)에 의해 설정된다. MDQ6 유효 레지스터(263)는, 매치 모드 MDQ6에서, 대응하는 출력 단자(3b)를 매치 검출 대상 핀으로 하는 경우에 논리 "1"이 제어부(5)에 의해 설정된다.In the MDQ7 valid register 262, in the match mode MDQ7, the logic " 1 " is set by the control unit 5 when the corresponding output terminal 3b is a match detection target pin. In the MDQ6 valid register 263, in the match mode MDQ6, a logic " 1 " is set by the control unit 5 when the corresponding output terminal 3b is a match detection target pin.

강제 매치 회로(280)는, 예를 들면, MDQ7 유효 레지스터(262)가 "유효"(즉 논리 "1")를 나타내는 경우에 있어서, 시험부(1)에 의해 매치 모드 MDQ7가 선택되면, MDQ7에 대응하는 내부 강제 매치 신호 EM71 = "0"으로 하고, 핀 매치 검출부(21)에 의한 매치 검출을 유효로 하는 회로이다. 한편, 시험부(1)에 의해 매치 모드 MDQ7 이외, 즉, 예를 들면, 매치 모드 MDQ6이 선택되면, MDQ7에 대응하는 내부 강제 매치 신호 EM71 = "1"로 한다. 이 결과, 논리합 회로(268)는, 강제 매치 신호 "1"을 논리합 회로(260)에 출력하므로, 해당 출력 단자(3b)는 매치 핀으로서 선택되지 않는다.The forced match circuit 280, for example, when the MDQ7 valid register 262 indicates " valid " (i.e., logic " 1 "), if the match mode MDQ7 is selected by the test section 1, MDQ7 The internal forced match signal EM71 corresponding to " 0 " corresponds to a circuit for validating the match detection by the pin match detection unit 21. On the other hand, when the test section 1 selects other than the match mode MDQ7, that is, for example, the match mode MDQ6, the internal forced match signal EM71 corresponding to MDQ7 is set to "1". As a result, since the OR circuit 268 outputs the forced match signal "1" to the OR circuit 260, the output terminal 3b is not selected as a match pin.

예를 들면, 매치 모드 신호(MM)로서 매치 핀(DQ7)을 시험하는 매치 모드를 나타내는 신호(MDQ7 = "1", MDQ6 = "0")가 패턴 발생기(12)로부터 출력되는 경우, 시험 장치(10)는, 다음과 같이 동작한다. 시험에 앞서, 제어부(5)는, 매치 핀(DQ6)에 대응하는 강제 매치부(24)의 매치 유효 레지스터(261)를 "1"로 하고, MDQ7 유효 레지스터(262)를 "0"으로 하고, MDQ6 유효 레지스터(263)를 "1"로 설정한다. 또한, 제어부(5)는, 매치 핀(DQ7)에 대응하는 강제 매치부(24)의 매치 유효 레지스터(261)를 "1"로 하고, MDQ7 유효 레지스터(262)를 "1"로 하고, MDQ6 유효 레지스터(263)를 "0"으로 설정한다.For example, when the signal MDQ7 = "1" and MDQ6 = "0" indicating the match mode for testing the match pin DQ7 as the match mode signal MM is output from the pattern generator 12, the test apparatus. (10) operates as follows. Prior to the test, the control section 5 sets the match valid register 261 of the forced match section 24 corresponding to the match pin DQ6 to "1" and the MDQ7 valid register 262 to "0". Set the MDQ6 valid register 263 to " 1 ". The control unit 5 also sets the match valid register 261 of the forced match unit 24 corresponding to the match pin DQ7 to "1", the MDQ7 valid register 262 to "1", and the MDQ6. The valid register 263 is set to "0".

다음으로, 패턴 발생기(12)는, 시험 프로그램(200) 내의 기술에 따라, 매치 모드 MDQ7의 매치 검출 사이클에서, MDQ7 신호("1") 및 MDQ6 신호("0")를 생성한다. 매치 핀(DQ7)측의 인버터(264)는, 입력한 MDQ7 신호 "1"을 반전하여 "0"으로 하고, 논리곱 회로(266)에 입력한다. 여기에서, MDQ7 유효 레지스터(262)는 "1"이기 때문에, 이에 의해, 논리곱 회로(266)는, 논리합 회로(268)에 대해, 내부 강제 매치 신호(EM71)로서 "0"을 출력한다. 또한, 매치 핀(DQ6) 측의 인버터(265)는, 입력한 MDQ6 신호 "0"을 반전하여 "1"로 하고, 논리곱 회로(267)에 입력한다. 여기에서, MDQ6 유효 레지스터(263)는 "0"이기 때문에, 논리곱 회로(267)는, 내부 강제 매치 신호(EM72)로서 "0"을, 논리합 회로(268)에 출력한다. 그 결과, 매치 모드 MDQ7에서, 매치 핀(DQ7)에 대응하는 강제 매치부(24)의 강제 매치 신호(EM7)는 논리 "0"이 되어, 매치 핀(DQ7)의 매치 검출이 유효로 된다. 그 결과, 매치 핀(DQ7)에 대응하는 핀 매치 검출부(21)이 매치 핀(DQ7)의 출력과 기대값(ED7)의 일치를 검출한 것에 따라, 매치 핀(DQ7)에 대응하는 핀 매치 신호(PM7)가 논리합 회로(260)를 통해서 전체 매치 검출부(27)에 출력된다.Next, the pattern generator 12 generates an MDQ7 signal ("1") and an MDQ6 signal ("0") in the match detection cycle of the match mode MDQ7, according to the description in the test program 200. The inverter 264 on the match pin DQ7 side inverts the input MDQ7 signal "1" to "0" and inputs it to the AND circuit 266. Here, since the MDQ7 valid register 262 is "1", the AND circuit 266 thereby outputs "0" to the OR circuit 268 as the internal forced match signal EM71. In addition, the inverter 265 on the match pin DQ6 side inverts the input MDQ6 signal "0" to "1" and inputs it to the AND circuit 267. Since the MDQ6 valid register 263 is "0", the AND circuit 267 outputs "0" as the internal forced match signal EM72 to the OR circuit 268. As a result, in match mode MDQ7, the forced match signal EM7 of the forced match part 24 corresponding to the match pin DQ7 becomes logic "0", and the match detection of the match pin DQ7 becomes valid. As a result, the pin match signal corresponding to the match pin DQ7 detects the match between the output of the match pin DQ7 and the expected value ED7, and thus the pin match signal corresponding to the match pin DQ7. PM7 is output to the entire match detector 27 through the OR circuit 260.

한편, 매치 핀(DQ6)측의 인버터(264)는, 입력한 MDQ7 신호 "1"을 반전하여 "0"으로 하고, 논리곱 회로(266)에 입력한다. 여기에서, MDQ7 유효 레지스터(262)는 "0"이기 때문에, 이에 의해, 논리곱 회로(266)는, 논리합 회로(268)에 대해, 내부 강제 매치 신호(EM61)로서 "0"을 출력한다. 또한, 매치 핀(DQ6)측의 인버터(265)는, 입력한 MDQ6 신호 "0"을 반전하여 "1"으로 하고, 논리곱 회로(267)에 입력한다. 여기서, MDQ6 유효 레지스터(263)는 "1"이기 때문에, 논리곱 회로(267)는, 내부 강제 매치 신호(EM62)로서 "1"을, 논리합 회로(268)에 출력한다. 그 결과, 매치 모드 MDQ7에서, 매치 핀(DQ6)에 대응하는 강제 매치부(24)의 강제 매치 신호(EM6)는 논리 "1"로 되고, 매치 핀(DQ6)은 강제적으로 매치 상태로 여겨진다.On the other hand, the inverter 264 on the match pin DQ6 side inverts the input MDQ7 signal "1" to "0" and inputs it to the AND circuit 266. Here, since the MDQ7 valid register 262 is "0", the AND circuit 266 outputs "0" as the internal forced match signal EM61 to the OR circuit 268. The inverter 265 on the match pin DQ6 side inverts the input MDQ6 signal "0" to "1" and inputs it to the AND circuit 267. Here, since the MDQ6 valid register 263 is "1", the AND circuit 267 outputs "1" to the OR circuit 268 as the internal forced match signal EM62. As a result, in the match mode MDQ7, the forced match signal EM6 of the forced match section 24 corresponding to the match pin DQ6 becomes logic " 1 ", and the match pin DQ6 is forcibly considered to be in a match state.

매치 모드 신호(MM)로서 매치 핀(DQ6)을 시험하는 매치 모드를 나타내는 신호(MDQ7 = "0", MDQ6 = "1")가 패턴 발생기(12)로부터 출력되는 경우, 시험 장치(10)는, 다음과 같이 동작한다. 시험에 앞서, 제어부(5)는, 매치 핀(DQ6)에 대응하는 강제 매치부(24)의 매치 유효 레지스터(261)를 "1"로 하고, MDQ7 유효 레지스터(262)를 "0"으로 하고, MDQ6 유효 레지스터(263)를 "1"으로 설정한다. 또한, 제어부(5)는, 매치 핀(DQ7)에 대응하는 강제 매치부(24)의 매치 유효 레지스터(261)를 "1"으로 하고, MDQ7 유효 레지스터(262)를 "1"으로 하고, MDQ6 유효 레지스터(263)를 "0"으로 설정한다.When a signal (MDQ7 = "0", MDQ6 = "1") indicating the match mode for testing the match pin DQ6 as the match mode signal MM is output from the pattern generator 12, the test apparatus 10 , It works like this: Prior to the test, the control section 5 sets the match valid register 261 of the forced match section 24 corresponding to the match pin DQ6 to "1" and the MDQ7 valid register 262 to "0". Set the MDQ6 valid register 263 to " 1 ". The control unit 5 also sets the match valid register 261 of the forced match unit 24 corresponding to the match pin DQ7 to "1", the MDQ7 valid register 262 to "1", and the MDQ6. The valid register 263 is set to "0".

다음으로, 패턴 발생기(12)는, 시험 프로그램(200) 내의 기술에 따라, 매치 모드 MDQ6의 매치 검출 사이클에서, MDQ7 신호("0") 및 MDQ6 신호("1")를 생성한다. 매치 핀(DQ6)측의 인버터(264)는, 입력한 MDQ7 신호 "0"을 반전하여 "1"으로 하고, 논리곱 회로(266)에 입력한다. 이에 의해, 논리곱 회로(266)는, 논리합 회로(268)에 대해, 내부 강제 매치 신호(EM61)로서 "0"을 출력한다. 또한, 매치 핀(DQ6) 측의 인버터(265)는, 입력한 MDQ6 신호 "1"을 반전하여 "0"으로 하고, 논리곱 회로(267)에 입력한다. 여기서, MDQ6 유효 레지스터(263)는 "1"이기 때문에, 논리곱 회로(267)는, 내부 강제 매치 신호(EM62)로서 "0"을, 논리합 회로(268)에 출력한다. 그 결과, 매치 모드 MDQ6에서, 매치 핀(DQ6)에 대응하는 강제 매치부(24)의 강제 매치 신호(EM6)는 논리 "0"으로 되고, 매치 핀(DQ6)의 매치 검출이 유효로 된다. 그 결과, 매치 핀(DQ6)에 대응하는 핀 매치 검출부(21)이 매치 핀(DQ6)의 출력과 기대값(ED6)의 일치를 검출한 것에 따라, 매치 핀(DQ6)에 대응하는 핀 매치 신호(PM6)가 논리합 회로(260)를 통해서 전체 매치 검출부(27)에 출력된다.Next, the pattern generator 12 generates an MDQ7 signal ("0") and an MDQ6 signal ("1") in the match detection cycle of the match mode MDQ6, according to the description in the test program 200. The inverter 264 on the match pin DQ6 side inverts the input MDQ7 signal "0" to "1" and inputs it to the AND circuit 266. As a result, the AND circuit 266 outputs "0" to the OR circuit 268 as the internal forced match signal EM61. The inverter 265 on the match pin DQ6 side inverts the input MDQ6 signal " 1 " to be " 0 " and inputs it to the AND circuit 267. Since the MDQ6 valid register 263 is "1", the AND circuit 267 outputs "0" to the OR circuit 268 as the internal forced match signal EM62. As a result, in match mode MDQ6, the forced match signal EM6 of the forced match section 24 corresponding to the match pin DQ6 becomes logic " 0 ", and match detection of the match pin DQ6 becomes valid. As a result, the pin match signal corresponding to the match pin DQ6 detects the match between the output of the match pin DQ6 and the expected value ED6, and thus the pin match signal corresponding to the match pin DQ6. PM6 is output to all the match detectors 27 through the OR circuit 260.

한편, 매치 핀(DQ7)측의 인버터(264)는, 입력한 MDQ7 신호 "0"을 반전하여 "1"으로 하고, 논리곱 회로(266)에 입력한다. 이에 의해, 논리곱 회로(266)는, 논리합 회로(268)에 대해, 내부 강제 매치 신호(EM71)로서 "1"을 출력한다. 또한, 매치 핀(DQ7)측의 인버터(265)는, 입력한 MDQ6 신호 "1"을 반전하여 "0"으로 하고, 논리곱 회로(267)에 입력한다. 여기에서, MDQ6 유효 레지스터(263)는 "0"이기 때문에, 논리곱 회로(267)는, 내부 강제 매치 신호(EM72)로서 "0"을, 논리합 회로(268)에 출력한다. 그 결과, 매치 모드 MDQ6에서, 매치 핀(DQ7)에 대응하는 강제 매치부(24)의 강제 매치 신호(EM7)는 논리 "1"로 되고, 매치 핀(DQ7)은 강제적으로 매치 상태로 여겨진다.On the other hand, the inverter 264 on the match pin DQ7 side inverts the input MDQ7 signal "0" to "1" and inputs it to the AND circuit 266. As a result, the AND circuit 266 outputs "1" to the OR circuit 268 as the internal forced match signal EM71. The inverter 265 on the match pin DQ7 side inverts the input MDQ6 signal " 1 " to be " 0 " and inputs it to the AND circuit 267. Since the MDQ6 valid register 263 is "0", the AND circuit 267 outputs "0" as the internal forced match signal EM72 to the OR circuit 268. As a result, in the match mode MDQ6, the forced match signal EM7 of the forced match section 24 corresponding to the match pin DQ7 becomes logic " 1 ", and the match pin DQ7 is forcibly considered to be in a match state.

이상에서 나타낸 바와 처럼, 매치 핀(DQ7)에 대응하는 핀 매치 검출부(21)는, 매치 모드 신호(MM)의 MDQ7 신호가 "1"인 한편 핀 매치 검출부(21)에 의해 매치가 검출되었을 경우 및 매치 모드 신호(MM)의 MDQ6 신호가 "1"인 경우에, 핀 매치 신호(PM7)로서 "1"을 전체 매치 검출부(27)에 출력한다.As described above, the pin match detector 21 corresponding to the match pin DQ7 has a case where the match is detected by the pin match detector 21 while the MDQ7 signal of the match mode signal MM is "1". And " 1 " as the pin match signal PM7 when the MDQ6 signal of the match mode signal MM is " 1 ".

한편, 매치 핀(DQ6)에 대응하는 핀 매치 검출부(21)는, 매치 모드 신호(MM)의 MDQ6 신호가 "1"인 한편 핀 매치 검출부(21)에 의해 매치가 검출되었을 경우 및 매치 모드 신호(MM)의 MDQ7 신호가 "1"인 경우에, 핀 매치 신호(PM6)로서 "1"을 전체 매치 검출부(27)에 출력한다.On the other hand, the pin match detector 21 corresponding to the match pin DQ6 has a match mode signal when the MDQ6 signal of the match mode signal MM is "1" while a match is detected by the pin match detector 21 and the match mode signal. When the MDQ7 signal of (MM) is " 1 ", " 1 " is output to the entire match detection unit 27 as the pin match signal PM6.

전체 매치 검출부(27)는, 복수의 핀 매치 검출부 및 강제 매치부의 그룹으로부터의 핀 매치 신호의 논리곱을, 전체 매치 신호(AM)로서 패턴 발생부(12)에 출력한다. 이에 의해, 전체 매치 검출부(27)는, 모든 핀 매치 신호가 매치 상태로 된 것에 따라, 전체 매치 신호를 출력할 수 있다.The all match detection unit 27 outputs the logical product of the pin match signals from the groups of the plurality of pin match detection units and the forced match unit as the all match signals AM to the pattern generator 12. Thereby, the whole match detection part 27 can output all the match signals as all the pin match signals become a match state.

이와 같이, 본 실시 형태의 시험 장치(10)에서는, 각각의 강제 매치부에서의 복수의 유효 레지스터는, 대응하는 매치 모드 신호에 의해 유효로 되는 레지스터가 논리 H 레벨로 설정되고, 다른 유효 레지스터는 논리 L 레벨로 설정된다. 시험부(1)는, 복수의 매치 모드에 대응하는 매치 모드 신호 가운데, 선택한 매치 모드에 대응하는 매치 모드 신호를 논리 H 레벨로 한다. 이에 수반하여, 해당 매치 모드에서 매치 검출의 대상이 되지 않는 출력 단자(3b)에 대응하는 강제 매치부(24)는, 강제 매치 신호(EM)를 출력한다. 또한, 각각의 핀 매치 검출부(21)는, 대응하는 출력 단자의 출력 신호가 매치 상태로 되었을 경우에 논리 H 레벨의 내부 핀 매치 신호를 출력한다. 전체 매치 검출부(27)는, 복수의 출력 단자(3b)의 각각에 대응하는 핀 매치 검출부(21) 및 강제 매치부(24)로부터 출력되는 복수의 핀 매치 신호의 논리곱을 전체 매치 신호로서 출력한다.As described above, in the test apparatus 10 of the present embodiment, a plurality of valid registers in each of the forced match units are set to a logical H level by a register which is valid by a corresponding match mode signal, and the other valid registers are Set to a logic L level. The test unit 1 sets the match mode signal corresponding to the selected match mode among the match mode signals corresponding to the plurality of match modes to a logical H level. In connection with this, the forced match part 24 corresponding to the output terminal 3b which does not become a target of match detection in the said match mode outputs the forced match signal EM. In addition, each pin match detector 21 outputs an internal pin match signal having a logic H level when the output signal of the corresponding output terminal is brought into a match state. The all match detection unit 27 outputs the logical product of the plurality of pin match signals output from the pin match detection unit 21 and the forced match unit 24 corresponding to each of the plurality of output terminals 3b as all match signals. .

도 3은, 본 실시 형태에 관한 시험 장치(10)이 DUT3에 대해 기입 시험을 수행하는 경우의 입출력 신호의 일례를 나타낸다. 시험부(1)는, 칩이네이블 핀(CE)에 대해 논리 "L"을 공급한 상태로, 피시험 디바이스(3)의 어드레스 입력(A21 - A0)에 대해, 3 사이클의 커맨드(CMD1, CMD2, CMD3)를 출력하여 기입을 지시하고, 타이밍 t1로 어드레스를 공급한다. 이것과 병행해, 시험부(1)는, 피시험 디바이스(3)의 데이터 입력(DQ7 - DQ0)에 대해, 3 사이클의 커맨드(CMD1', CMD2', CMD3')를 입력하여 기입을 지시하고, 타이밍 t2로 기입하는 데이터를 공급한다. 그 후, 시험부(1)는, 칩 이네이블 핀(CE)을 논리"H "에 되돌린다.3 shows an example of an input / output signal when the test apparatus 10 according to the present embodiment performs a write test on the DUT3. The test section 1 is supplied with a logic " L " to the chip enable pin CE. The test section 1 provides three cycles of the command CMD1, with respect to the address inputs A21-A0 of the device under test 3. CMD2 and CMD3 are outputted to instruct writing, and the address is supplied at timing t1. In parallel with this, the test unit 1 inputs three cycles of commands CMD1 ', CMD2', and CMD3 'to the data inputs DQ7-DQ0 of the device under test 3, and instructs writing thereof. The data to be written at timing t2 is supplied. After that, the test unit 1 returns the chip enable pin CE to the logic " H ".

다음으로, 시험부(1)는, 피시험 디바이스(3)에 대한 기입 처리의 완료를 매치 검출에 의해 확인한다. 구체적으로는, 시험부(1)는, 기입한 어드레스를 어드레스 입력 핀(A21 - A0)에 의해 지정하고, 데이터 출력(DQ7 - DQ0)을 모니터한다. DUT3는, 내부 기입 중은 기입 데이터(DQ7)를 반전한 값(DQ7(바))를 DQ7에 대응하는 출력 단자로부터 출력하고, 기입 종료 후에는 기입 데이터를 해당 출력 단자로부터 출력한다. 시험부(1)는, 피시험 디바이스(3)에 기입 데이터가 입력되고 나서 기입이 완료되기 까지의 기간(ts)에서, "IDX8=＃17"의 기술에 기초하는 지정 루프 회수까지, 매치 검출 사이클을 루프하여 대기하는 것으로 시험 사이클을 연장한다. 여기에서, 레지스터(IDX8)에 대해서 설정한 지정 값(＃17)과 지정 루프 회수의 관계는, 시험 장치(10)의 사양에 의해 정해져 있어, 예를 들면, 지정 루프 회수(＃19) = 지정 값(＃17) ＋ 2 등이 될 수 있다. 여기에서, 시험 장치(10)의 사용자는, 지정 루프 회수로서 DUT3가 양품으로서 허용할 수 있는 기입 시간을 설정하여도 되고, 이 기입 시간으로서 제조자에 의해 규정된 사양상의 기입 시간을 이용하여도 된다. DUT3에서의 매치 검출 사이클 기간(tc)은, 데이터 출력(DQ7 - DQ0)에서 반전한 값(DQ7(바))이 출력되는 기간이다.Next, the test part 1 confirms completion of the writing process with respect to the device under test 3 by match detection. Specifically, the test unit 1 designates the address written by the address input pins A21-A0 and monitors the data outputs DQ7-DQ0. The DUT3 outputs the value DQ7 (bar) inverting the write data DQ7 from the output terminal corresponding to DQ7 during the internal writing, and outputs the write data from the output terminal after the writing is completed. The test part 1 detects a match until the designated loop count based on the description of "IDX8 = # 17" in the period ts from when writing data is input to the device under test 3 until writing is completed. Extend the test cycle by looping and waiting for the cycle. Here, the relationship between the designated value (17) set for the register IDX8 and the number of designated loops is determined by the specification of the test apparatus 10. For example, the number of designated loops (# 19) = designation. Value (17) + 2, and so on. Here, the user of the test apparatus 10 may set the writing time which DUT3 can accept as a good product as the number of designation loops, and may use the writing time on the specification prescribed by the manufacturer as this writing time. . The match detection cycle period tc in the DUT3 is a period during which the value DQ7 (bar) inverted by the data outputs DQ7 to DQ0 is output.

시험부(1)는, 상기와 같이 DUT3를 시험하는 시험 시컨스를 실행하고, 시험 시컨스를 진행시키는 조건으로서 DUT3의 출력 신호와 기대값이 일치하는 매치 상태로 된 것을 검출하는 매치 검출 사이클 기간(tc) 마다, 매치 상태를 검출해야 할 출력 단자(3b)의 그룹이 다른 복수의 매치 모드 중에서 하나의 매치 모드를 선택하여 매치 모드 신호를 출력한다.The test section 1 executes a test sequence for testing the DUT3 as described above, and detects that a match state in which the output signal of the DUT3 matches the expected value has been matched as a condition for advancing the test sequence (tc). For each), a group of output terminals 3b to detect a match state selects one match mode from among a plurality of different match modes and outputs a match mode signal.

도 4는, 본 실시 형태에 관한 시험 장치(10)가 DUT3에 대해 기입 시험을 수행하는 프로그램(200)의 일례를 나타낸다. NOR형 플래시 메모리의 기입 동작시에는, 도 3에 도시된 바와 같이, 시험부(1)는, 3 사이클 분의 커맨드를 피시험 디바이스(3)에 공급한 후에 어드레스와 데이터를 공급한다. 명령 "FLGLI1"은, 해당 명령을 실행하는 시험 사이클에서, 시험부(1)에 의해 매치 검출을 실시하는 것을 나타낸다. 시험부(1)는, 매치 검출 명령 "FLGLI1"에서,"IDX8 = ＃17"의 기술에 기초하여 지정 루프 회수까지, 해당 명령의 매치 검출 사이클을 루프하여 대기하고, 매치가 최종적으로 검출되지 않았던 때에는, 시험부(1)는, ST2에 프로그램을 분기시킨다. 본 실시 형태에서는, 매치 검출 명령의 피연산자로서 매치 모드를 나타내는 MDQ7, MDQ6를 기술한다. 이에 의해, 시험부(1)의 패턴 발생기(12)에서는 매치 검출 사이클마다 매치 모드 MDQ7를 지정하는지, 매치 모드 MDQ6를 지정하는지가 정해진다.4 shows an example of a program 200 in which the test apparatus 10 according to the present embodiment performs a write test on the DUT3. In the write operation of the NOR type flash memory, as shown in FIG. 3, the test unit 1 supplies an address and data after supplying a command for three cycles to the device under test 3. The instruction "FLGLI1" indicates that the test section 1 performs match detection in a test cycle for executing the instruction. The test section 1 loops and waits for the match detection cycle of the instruction until the designated number of loops based on the description of "IDX8 = # 17" in the match detection instruction "FLGLI1", and a match was not finally detected. At that time, the test unit 1 branches the program to ST2. In this embodiment, MDQ7 and MDQ6 indicating a match mode are described as operands of a match detection instruction. Thereby, the pattern generator 12 of the test part 1 determines whether the match mode MDQ7 or the match mode MDQ6 is specified for every match detection cycle.

도 5는, 본 실시 형태에 관한 시험 장치(10)에서의 개략적인 동작의 처리 플로우 차트를 나타낸다. 시험 장치(10)는, 시험 프로그램 실행에 앞서, 각 출력 단자에 대응하는 강제 매치부(24) 내의 매치 유효 레지스터(261), MDQ7 유효 레지스터(262) 및 MDQ6 유효 레지스터(263)를 설정한다(S1). 다음으로, 시험 프로그램 실행을 개시하면, 시험 장치(10)는, 최초의 시험 패턴 1에 기초하여 피시험 디바이스(3)에 대해 시험 신호를 출력하고, 피시험 디바이스(3)의 출력 신호를 입력한다(S2). 마찬가지로, 시험 장치(10)는, 2번째 이후의 시험 패턴 2, …에 기초하여 피시험 디바이스(3)에 대해 시험 신호를 출력하고, 피시험 디바이스(3)의 출력 신호를 입력한다(S3 이후). 여기에서, 매치 검출 사이클에 대해서는, 시험 장치(10)는, 시험 패턴에 기초하는 신호 입출력에 더하여 매치 검출을 수행한다.5 shows a processing flowchart of the schematic operation in the test apparatus 10 according to the present embodiment. The test apparatus 10 sets the match valid register 261, the MDQ7 valid register 262 and the MDQ6 valid register 263 in the forced match section 24 corresponding to each output terminal prior to the execution of the test program ( S1). Next, when starting test program execution, the test apparatus 10 outputs a test signal to the device under test 3 based on the first test pattern 1, and inputs the output signal of the device under test 3. (S2). Similarly, the test apparatus 10 includes the second and subsequent test patterns 2... Based on this, a test signal is output to the device under test 3, and an output signal of the device under test 3 is input (after S3). Here, for the match detection cycle, the test apparatus 10 performs match detection in addition to the signal input and output based on the test pattern.

도 6은, 본 실시 형태에 관한 시험 장치(10)에서의 매치 검출 동작의 처리 플로우 차트를 나타낸다. 시험 장치(10)는, 본 플로우에 기초하여 시험 프로그램 중의 시험 명령을 순차적으로 실행한다. 또한, 시험 장치(10)는, 매치 검출 명령의 실행에 있어서, 피시험 디바이스(3)의 출력 단자(3b)를 모니터하고, 매치가 검출될 때까지 해당 매치 검출 명령을 반복한다.6 shows a process flowchart of a match detection operation in the test apparatus 10 according to the present embodiment. The test apparatus 10 sequentially executes test instructions in the test program based on this flow. In addition, in the execution of the match detection command, the test apparatus 10 monitors the output terminal 3b of the device under test 3 and repeats the match detection command until a match is detected.

우선, 시험 장치(10)는, 시험부(1)로 시험 사이클마다 시험 시컨스 중의 시험 명령을 순차적으로 실행함과 함께(S11), 해당 시험 명령이 매치 검출 명령인지 아닌지를 판단한다(S12). 해당 시험 명령이 매치 검출 명령이 아닌 경우, 시험 장치(10)는, 다음의 시험 명령으로 처리를 진행시킨다(S12： 아니오).First, the test apparatus 10 sequentially executes a test command in a test sequence for each test cycle by the test unit 1 (S11), and determines whether the test command is a match detection command (S12). If the test command is not a match detection command, the test apparatus 10 advances the processing to the next test command (S12: NO).

한편, 해당 시험 명령이 매치 검출 명령인 경우, 시험 장치(10) 내의 패턴 발생기(12)는, 해당 매치 검출 사이클에서의 매치 모드를, 매치 검출 명령의 지정에 기초하여 선택하고, 매치 모드 신호(MM)를 출력한다(S13).On the other hand, when the test command is a match detection command, the pattern generator 12 in the test apparatus 10 selects a match mode in the match detection cycle based on the designation of the match detection command, and selects a match mode signal ( MM) is output (S13).

시험 장치(10)는, 매치 모드가 선택되면, 복수의 핀 매치 검출부(21)로부터의 핀 매치 신호(PM) 가운데, 선택된 매치 상태의 매치 검출 대상이 되는 핀 이외의 핀에 대한 핀 매치 신호를 강제적으로 매치 상태로 한다. 예를 들면, 시험 장치(10)는, 피시험 디바이스(3)가 NOR형 플래시 메모리인 경우, 기입의 폴링이 완료되기까지, 매치 상태 검출 동작을 반복 실행하여 대기한다.When the match mode is selected, the test apparatus 10 outputs a pin match signal for pins other than the pins that are match detection targets of the selected match state among the pin match signals PM from the plurality of pin match detectors 21. Forces a match. For example, when the device under test 3 is a NOR flash memory, the test apparatus 10 repeatedly executes and waits for a match state detection operation until the polling of writing is completed.

전체 매치 검출부(27)는, 모든 핀 매치 신호 PM를 받으면 전체 매치 신호(AM)를 출력한다. 패턴 발생기(12)는, 전체 매치 검출부(27)로부터 전체 매치 신호(AM)가 출력될 때까지 기다린다(S14). 그리고, 전체 매치 신호(AM)가 출력되면, 시험 장치(10)는, 다음의 시험 명령으로 처리를 진행시킨다(S15).The entire match detection unit 27 outputs the entire match signal AM when all the pin match signals PM are received. The pattern generator 12 waits until all the match signals AM are output from the all-match detection section 27 (S14). Then, when all the match signals AM are output, the test apparatus 10 advances the processing to the next test command (S15).

이와 같이, 본 실시 형태의 시험 장치(10)는, 피시험 디바이스(3)를 시험할 때에 매치 검출 사이클마다 다른 매치 핀의 조합으로 매치 상태를 검출하는 경우 에 있어서, 각각의 매치 검출 사이클에서 지정된 매치 모드에 대응하는 매치 핀을 매치 검출 대상으로 하고, 해당 매치 핀 이외의 출력 단자를 강제 매치 상태로 한다. 이에 의해, 각각의 매치 검출 명령에 대해 매치 상태를 지정하면 되고, 각 시험 사이클에 있어서의 시험 패턴에서 매치 핀을 지정하는 정보를 기억시킬 필요가 없어진다. 따라서, 본 실시 형태의 시험 장치(10)에서는, 메모리의 사용량을 저감하여 시험 장치(10)의 제조 코스트의 증대를 억제할 수 있다.As described above, when the test apparatus 10 of the present embodiment detects a match state with a combination of different match pins for each match detection cycle when the device under test 3 is tested, the test apparatus 10 is designated in each match detection cycle. Match pins corresponding to the match mode are subjected to match detection, and output terminals other than the match pins are forced to match. As a result, a match state may be specified for each match detection command, and there is no need to store information for specifying a match pin in a test pattern in each test cycle. Therefore, in the test apparatus 10 of this embodiment, the amount of memory used can be reduced and the increase in the manufacturing cost of the test apparatus 10 can be suppressed.

도 7은, 강제 매치부(24)의 변형예가 되는 강제 매치부(36)의 구성을 나타낸다. 또한, 도 7은, 매치 모드가 3 종류(MDQ7, MDQ6, MDQ5)인 경우를 나타낸다. 또한, 시험 장치(10)의 전체 구성은 도 1, 도 2에 도시된 것과 같다.7 shows the configuration of the forced match part 36 as a modification of the forced match part 24. 7 shows the case where there are three types of match modes (MDQ7, MDQ6, MDQ5). In addition, the whole structure of the test apparatus 10 is as shown in FIG.

시험부(1)는, 복수의 매치 모드에 대응하는 복수의 매치 모드 신호(MDQ7, MDQ6, MDQ5) 가운데, 선택한 매치 모드에 대응하는 매치 모드 신호를 논리 H 레벨로 한다. 각각의 핀 매치 검출부(21)는, 대응하는 출력 단자(3b)의 출력 신호가 매치 상태로 되었을 경우에 논리 H 레벨의 내부 핀 매치 신호를 출력한다.The test part 1 sets the match mode signal corresponding to the selected match mode among the plurality of match mode signals MDQ7, MDQ6, and MDQ5 corresponding to the plurality of match modes to a logic H level. Each pin match detection section 21 outputs an internal pin match signal of a logic H level when the output signal of the corresponding output terminal 3b is brought into a match state.

강제 매치부(36)는, 매치 유효 레지스터(361), 인버터(372), MDQ7 유효 레지스터(362), MDQ6 유효 레지스터(363), MDQ5 유효 레지스터(364), 인버터(365), 인버터(366), 인버터(367), 논리곱 회로(368), 논리곱 회로(369), 논리곱 회로(370), 논리합 회로(371)를 가진다. 인버터(372), 인버터(365), 인버터(366), 인버터(367), 논리곱 회로(368), 논리곱 회로(369), 논리곱 회로(370), 논리합 회로(371)는, 강제 매치 회로(280)에 대응한다. 매치 유효 레지스터(361)는, 대응하는 출력 단자(3b)의 매치 검출을 유효로 하는 경우, 즉, 적어도 1개의 매치 검출 사이클에서 해당 출력 단자(3b)의 매치 검출을 수행하는 경우에 "1"이 설정된다. 구체적으로는, 매치 유효 레지스터(361)에 "0"이 설정되면, 인버터(372)에 의해 매치 유효 레지스터(361)의 값이 반전되어, 논리합 회로(371)에 대해서 "1"이 공급된다. 그 결과, 논리합 회로(371)는, 강제 매치 신호(EM7 = "1")를 출력한다. 따라서, 해당 매치 핀 출력 단자(3b)에 대응하는 강제 매치부(36)로부터, 항상 강제 매치 신호가 공급되어 해당 출력 단자(3b)에 대한 매치 검출이 무효화된다. 반대로, 매치 유효 레지스터(361)에 "1"이 설정되는 경우는, 논리합 회로(371)에 대해서 "0"이 공급된다. 그 결과, 강제 매치 신호(EM7 = "0")의 값은, 유효 레지스터(362, 363, 364)의 설정 및 매치 모드 신호(MM)의 값에 의존한다.The forced match unit 36 includes a match valid register 361, an inverter 372, an MDQ7 valid register 362, an MDQ6 valid register 363, an MDQ5 valid register 364, an inverter 365, and an inverter 366. And an inverter 367, an AND circuit 368, an AND circuit 369, an AND circuit 370, and an AND circuit 371. The inverter 372, the inverter 365, the inverter 366, the inverter 367, the AND circuit 368, the AND circuit 369, the AND circuit 370, and the AND circuit 371 are forced matching. Corresponds to circuit 280. The match valid register 361 is " 1 " when validating match detection of the corresponding output terminal 3b, that is, performing match detection of the corresponding output terminal 3b in at least one match detection cycle. Is set. Specifically, when "0" is set in the match valid register 361, the value of the match valid register 361 is inverted by the inverter 372, and "1" is supplied to the logical sum circuit 371. As a result, the OR circuit 371 outputs the forced match signal EM7 = "1". Therefore, a forced match signal is always supplied from the forced match section 36 corresponding to the match pin output terminal 3b, so that match detection for the output terminal 3b is invalidated. On the contrary, when " 1 " is set in the match valid register 361, " 0 " is supplied to the OR circuit 371. As a result, the value of the forced match signal EM7 = " 0 " depends on the setting of the valid registers 362, 363, 364 and the value of the match mode signal MM.

MDQ7 유효 레지스터(362), MDQ6 유효 레지스터(363), MDQ5 유효 레지스터(364)는, 각각, 대응하는 매치 모드에서 해당 출력 단자에 대응하는 강제 매치 신호를 출력하는지 여부를 설정한다. 각 인버터(365), 인버터(366), 인버터(367)는, 대응하는 입력에 대한 부정값을 출력한다. 각 논리곱 회로(368), 논리곱 회로(369), 논리곱 회로(370)는, 인버터(365), 인버터(366) 및 인버터(367)의 출력의 각각과 매치 모드 신호(MDQ7, MDQ6, MDQ5)의 각각과의 논리곱을 출력한다.The MDQ7 valid register 362, the MDQ6 valid register 363, and the MDQ5 valid register 364 respectively set whether to output a forced match signal corresponding to the corresponding output terminal in the corresponding match mode. Each inverter 365, an inverter 366, and an inverter 367 output a negative value for the corresponding input. Each of the AND circuit 368, the AND circuit 369, and the AND circuit 370 is composed of each of the outputs of the inverter 365, the inverter 366, and the inverter 367, and the match mode signals MDQ7, MDQ6, The logical product of each of MDQ5) is output.

논리곱 회로(368)는, 매치 모드 신호(MDQ7)와 MDQ7 유효 레지스터(362)의 값의 인버터(365)에 의한 부정값과의 논리곱을, 내부 강제 매치 신호(EM71)로서 출력한다. 논리곱 회로(369)는, 매치 모드 신호(MDQ6)와 MDQ6 유효 레지스터(363)의 값의 인버터(366)에 의한 부정값과의 논리곱을, 내부 강제 매치 신호(EM72)로서 출력한다. 논리곱 회로(3)70은, 매치 모드 신호(MDQ5)와 MDQ5 유효 레지스터(364)의 값의 인버터(367)에 의한 부정값과의 논리곱을, 내부 강제 매치 신호(EM73)로서 출력한다.The AND circuit 368 outputs the AND of the match mode signal MDQ7 and the negation value of the value of the MDQ7 valid register 362 by the inverter 365 as an internal forced match signal EM71. The AND circuit 369 outputs the AND product of the match mode signal MDQ6 and the negation value of the value of the MDQ6 valid register 363 by the inverter 366 as an internal forced match signal EM72. The AND circuit 3 outputs the AND of the match mode signal MDQ5 and the negation value of the value of the MDQ5 valid register 364 by the inverter 367 as the internal forced match signal EM73.

논리합 회로(371)는, 논리곱 회로(368, 369, 370)이 각각 출력하는 각 내부 강제 매치 신호(EM71, EM72, EM73)와 매치 유효 레지스터(361)의 인버터(372)에 의한 부정값(내부 강제 매치 신호(EM70))와의 논리합을, 강제 매치 신호(EM7)로서 논리합 회로(260)로 출력한다.The OR circuit 371 is a negative value by the internal forced match signals EM71, EM72, and EM73 output by the AND circuits 368, 369, and 370, respectively, and the inverter 372 of the match valid register 361 ( The OR with the internal forced match signal EM70 is output to the OR circuit 260 as the forced match signal EM7.

본 변형예에 관한 강제 매치부(36)에서는, 논리곱 회로(368)는, MDQ7 유효 레지스터(362)가 논리 "0"인 한편 매치 모드 신호(MDQ7)가 논리 "1"인 경우에 논리 "1"을 출력하고, 다른 경우에는 논리 "0"을 출력한다. 이에 의해, 강제 매치부(36)는, 해당 출력 단자에 대하여 매치 모드 MDQ7이 무효로 되는 경우에 있어서, 매치 모드 MDQ7가 선택된 것에 따라 강제 매치 신호를 출력할 수가 있다. 또한, MDQ6 유효 레지스터(363), 인버터(366) 및 논리곱 회로(369)의 그룹, 그리고, MDQ5 유효 레지스터(364), 인버터(367), 및 논리곱 회로(370)의 그룹에 대해서도 마찬가지이다.In the forced match unit 36 according to the present modification, the logical AND circuit 368 uses the logical " when the MDQ7 valid register 362 is logic " 0 " while the match mode signal MDQ7 is logical " 1 ". 1 "is outputted, otherwise a logic" 0 "is outputted. Thereby, the forced match part 36 can output a forced match signal when match mode MDQ7 is selected when the match mode MDQ7 becomes invalid with respect to the said output terminal. The same applies to the group of the MDQ6 valid register 363, the inverter 366, and the AND circuit 369, and the group of the MDQ5 valid register 364, the inverter 367, and the AND circuit 370. .

따라서, 본 변형예에서도, 시험 장치(10)는, 각각의 매치 검출 명령에 대하여 지정된 매치 모드에 대응하는 출력 단자를 매치 핀으로서 선택할 수 있다.Therefore, also in this modification, the test apparatus 10 can select the output terminal corresponding to the match mode specified for each match detection command as a match pin.

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이상, 본 발명을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재의 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구의 범위의 기재로부터 분명하다.As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range of description in the said embodiment. It is apparent to those skilled in the art that various changes or improvements can be added to the above embodiments. It is clear from description of a claim that the form which added such a change or improvement can also be included in the technical scope of this invention.

1 시험부
2 논리 비교기
3 피시험 디바이스
3a 입력 단자
3b 출력 단자
5 제어부
10 시험 장치
11 타이밍 발생기
12 패턴 발생기
13 파형 성형기
21 핀 매치 검출부
21a 핀 매치 검출부
21b 핀 매치 검출부
21c 핀 매치 검출부
24 강제 매치부
24a 강제 매치부
24b 강제 매치부
24c 강제 매치부
36 강제 매치부
46 강제 매치부
27 전체 매치 검출부
200 시험 프로그램
231 논리곱 회로
232 논리곱 회로
233 논리합 회로
234 논리 비교부
260 논리합 회로
261 매치 유효 레지스터
262 MDQ7 유효 레지스터
263 MDQ6 유효 레지스터
264 인버터
265 인버터
266 논리곱 회로
267 논리곱 회로
268 논리합 회로
269 인버터
271 논리곱 회로
280 강제 매치 회로
361 매치 유효 레지스터
362 MDQ7 유효 레지스터
363 MDQ6 유효 레지스터
364 MDQ5 유효 레지스터
365 인버터
366 인버터
367 인버터
368 논리곱 회로
369 논리곱 회로
370 논리곱 회로
371 논리합 회로
372 인버터
461 매치 유효 레지스터
462 MDQ7 유효 레지스터
463 MDQ6 유효 레지스터
464 MDQ5 유효 레지스터
465 부정 논리곱 회로
466 부정 논리곱 회로
467 부정 논리곱 회로
468 논리곱 회로
469 인버터1 test part
2 logical comparator
3 device under test
3a input terminal
3b output terminal
5 control unit
10 test device
11 timing generator
12 pattern generator
13 waveform molding machine
21-pin match detector
21a pin match detector
21b pin match detector
21c pin match detector
24 forced match part
24a forced match
24b forced match
24c forced match
36 forced match part
46 Force Match
27 full match detector
200 test programs
231 AND Circuit
232 AND circuit
233 logical sum circuit
234 logical comparisons
260 logic circuit
261 Match Valid Registers
262 MDQ7 Valid Registers
263 MDQ6 Valid Registers
264 inverter
265 inverter
266 AND product circuit
267 AND circuit
268 logic circuit
269 inverter
271 AND circuit
280 forced match circuit
361 Match Valid Registers
362 MDQ7 Valid Registers
363 MDQ6 Valid Registers
364 MDQ5 Valid Registers
365 inverter
366 inverter
367 inverter
368 AND Circuit
369 AND circuit
370 AND circuit
371 OR circuit
372 inverter
461 Match Valid Register
462 MDQ7 Valid Register
463 MDQ6 Valid Register
464 MDQ5 Valid Registers
465 negative AND circuit
466 negative AND circuit
467 negative AND circuit
468 AND circuit
469 inverter

Claims

A test apparatus for testing a device under test having a plurality of output terminals,
The plurality of outputs for each match detection cycle of executing a test sequence for testing the device under test and detecting that the output signal of the device under test is in a match with an expected value as a condition for advancing the test sequence. A test unit for designating the output terminal to detect a match state among the terminals;
A plurality of pin match detectors provided corresponding to each of the plurality of output terminals and outputting a pin match signal indicating whether an output signal of the corresponding output terminal is in a match state;
It is provided corresponding to each of the plurality of pin match detection units, and is not designated as an output terminal for detecting the match state by the test unit among the plurality of output terminals, and corresponds to an output terminal that is not a detection target of a match state. A plurality of forced match units forcing the pin match signal to be matched for each match detection cycle in a corresponding match detection cycle; And
An entire match detector for outputting an entire match signal according to the plurality of pin match detectors respectively outputting a pin match signal indicating a match between an output signal and an expected value;
Including,
tester.

The method of claim 1,
The test unit selects one match mode from among a plurality of match modes in which the group of output terminals to detect a match state is different for each match detection cycle,
Each of the forced match unit,
A plurality of valid registers provided corresponding to each of the plurality of match modes, and configured to set whether to force the pin match signal to match in the match mode selected by the test unit; And
A forced match circuit forcing the pin match signal into a match state when, in the match mode selected by the test section, the forced match state of the pin match signal is set in the valid register;
Including,
tester.

The method of claim 2,
The test unit,
Each test cycle sequentially executes the test command in the test sequence,
In the case of executing a match detection command which is a test command for detecting a match state of the output signal, the match state specified in the match detection command is selected,
Repeatedly executing the match detection command until the entire match signal is detected;
Executing a test command following the match detection command in accordance with detecting the entire match signal;
tester.

The method of claim 3,
In the case of forcing the pin match signal to match state in the match mode selected by the test unit, a logical H level of a valid register not corresponding to the selected match mode among the plurality of valid registers in each of the forced match units is selected. Set to,
The test unit sets the match mode signal corresponding to the selected match mode among the plurality of match mode signals corresponding to the plurality of match modes to a logical H level,
Each of the pin match detectors outputs an internal pin match signal of a logic H level when an output signal of the corresponding output terminal is brought into a match state,
The forced match circuit in each of the forced match units,
A plurality of AND circuits for each of the plurality of match modes, taking the AND of the negative of the match mode signal and the value of the valid register; And
A logical sum circuit which takes a logical sum of each output of said plurality of AND circuits and said internal pin match signal and outputs it as said pin match signal;
Including;
The all match detector outputs the logical product of the plurality of pin match signals output from the plurality of pin match detectors as all match signals.
tester.

The method of claim 3,
When forcing the pin match signal to the match state in the match mode selected by the test unit, the valid register corresponding to the selected match mode selected from the plurality of valid registers in each of the forced match units is set to a logic L level. Set it up,
The test unit sets the match mode signal corresponding to the selected match mode among the plurality of match mode signals corresponding to the plurality of match modes to a logical H level,
Each of the pin match detectors outputs an internal pin match signal of a logic H level when an output signal of the corresponding output terminal is brought into a match state,
The forced match circuit in each of the forced match units,
A plurality of AND circuits for each of the plurality of match modes, taking an AND logical product of the match mode signal and the value of the valid register; And
A logical sum circuit which takes a logical sum of each output of said plurality of AND circuits and said internal pin match signal and outputs it as said pin match signal;
Including,
The all match detector outputs the logical product of the plurality of pin match signals output from the plurality of pin match detectors as all match signals.
tester.

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