JP5047283B2

JP5047283B2 - Test equipment

Info

Publication number: JP5047283B2
Application number: JP2009519089A
Authority: JP
Inventors: 崇長谷川; 新哉佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2007-06-12
Filing date: 2007-06-12
Publication date: 2012-10-10
Anticipated expiration: 2027-06-12
Also published as: KR20100029242A; JPWO2008152694A1; WO2008152694A1; KR101150961B1

Description

本発明は、試験装置に関する。特に本発明は、メモリ用の試験装置に関する。 The present invention relates to a test apparatus. In particular, the present invention relates to a test apparatus for a memory.

被試験デバイスとして例えばメモリを有するデバイスを試験する場合、メモリの各アドレスに試験データを書き込み、書き込んだ試験データを読み出し、読み出したデータを期待値と比較することにより、各アドレスの良否を判定する試験が知られている。 When testing a device having a memory as a device under test, for example, test data is written to each address of the memory, the written test data is read, and the read data is compared with an expected value to determine pass / fail of each address. The test is known.

例えば、複数の入出力ピンを有し、ブロック単位で電気的に書き込み／消去可能な不揮発性のフラッシュメモリが知られている。フラッシュメモリを被試験デバイスとして試験する試験装置では、フラッシュメモリに書き込みを行い、書き込み完了を確認してから書き込み内容の試験を行う。これを実現するため、このような試験装置は、マッチ状態検出対象となる出力ピン（マッチピン）を設定し、マッチピンのマッチ状態を検出し、全てのマッチピンについてマッチ状態を検出したことに応じて全体のマッチを検出する機能を有する。（例えば、特許文献１参照）。
特開２００６−６４４７９号公報 For example, a nonvolatile flash memory having a plurality of input / output pins and electrically writable / erasable in units of blocks is known. In a test apparatus that tests a flash memory as a device under test, writing to the flash memory is performed, and after the completion of writing is confirmed, the written content is tested. In order to realize this, such a test apparatus sets an output pin (match pin) to be a match state detection target, detects a match state of the match pin, and detects the match state for all match pins as a whole. Has a function of detecting a match. (For example, refer to Patent Document 1).
JP 2006-64479 A

複数回マッチ検出をする場合において、それぞれのマッチ検出で異なるマッチピンを指定する場合、試験サイクル毎のマッチピンの指定を、フェイルメモリ等に記憶させることも可能である。この場合、メモリの容量が大きくなることで高コストになり、試験装置の製造コストを増大させてしまう。 In the case of performing match detection a plurality of times, if different match pins are specified for each match detection, the specification of the match pins for each test cycle can be stored in a fail memory or the like. In this case, an increase in the capacity of the memory increases the cost and increases the manufacturing cost of the test apparatus.

そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。 Accordingly, an object of the present invention is to provide a test apparatus that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.

本発明の第１の形態によると、複数の出力端子を備える被試験デバイスを試験する試験装置であって、被試験デバイスを試験する試験シーケンスを実行し、試験シーケンスを進める条件として被試験デバイスの出力信号と期待値とが一致するマッチ状態となったことを検出するマッチ検出サイクル毎に、マッチ状態を検出すべき出力端子を指定する試験部と、複数の出力端子のそれぞれに対応して設けられ、対応する出力端子の出力信号がマッチ状態となったか否かを示すピンマッチ信号を出力する複数のピンマッチ検出部と、複数のピンマッチ検出部のそれぞれに対応して設けられ、マッチ状態の検出対象でない出力端子に対応するピンマッチ信号を強制的にマッチ状態とする複数の強制マッチ部と、複数のピンマッチ検出部が出力信号および期待値の一致を示すピンマッチ信号をそれぞれ出力したことに応じて、全体マッチ信号を出力する全体マッチ検出部とを備える試験装置を提供する。 According to a first aspect of the present invention, there is provided a test apparatus for testing a device under test having a plurality of output terminals, wherein a test sequence for testing the device under test is executed and the test sequence is advanced as a condition for advancing the test sequence. For each match detection cycle that detects that the output signal matches the expected value, and for each match detection cycle, a test unit that specifies the output terminal that should detect the match state is provided for each of the multiple output terminals. A plurality of pin match detection units for outputting a pin match signal indicating whether or not the output signal of the corresponding output terminal is in a match state, and a plurality of pin match detection units are provided corresponding to each of the plurality of pin match detection units. A plurality of forced match units that forcibly match pin match signals corresponding to non-output terminals and a plurality of pin match detection units The Pinmatchi signal indicating a match of the fine expected value in response to the output respectively, to provide a test apparatus and a whole matching detection unit for outputting a whole match signal.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The above summary of the invention does not enumerate all the necessary features of the present invention, and sub-combinations of these feature groups can also be the invention.

本実施形態に係る試験装置１０の構成を示す。1 shows a configuration of a test apparatus 10 according to the present embodiment. 本実施形態に係る強制マッチ部２４ｃの構成の一例を示す。An example of a configuration of the forced match unit 24c according to the present embodiment is shown. 本実施形態に係る試験装置１０が被試験デバイス３について書込試験を行う場合の入出力信号の一例を示す。An example of input / output signals when the test apparatus 10 according to the present embodiment performs a write test on the device under test 3 is shown. 本実施形態に係る試験装置１０が被試験デバイス３について書込試験を行うプログラム２００の一例を示す。An example of a program 200 in which the test apparatus 10 according to the present embodiment performs a write test on the device under test 3 is shown. 本実施形態に係る試験装置１０における概略動作の処理フローチャートを示す。The processing flowchart of schematic operation | movement in the test apparatus 10 which concerns on this embodiment is shown. 本実施形態に係る試験装置１０におけるマッチ検出動作の処理フローチャートを示す。The processing flowchart of the match detection operation | movement in the test apparatus 10 which concerns on this embodiment is shown. 本実施形態に係る変形例となる強制マッチ部３６の構成を示す。The structure of the forced match part 36 used as the modification concerning this embodiment is shown. 本実施形態に係る変形例となる強制マッチ部４６の構成を示す。The structure of the forced match part 46 used as the modification which concerns on this embodiment is shown.

Explanation of symbols

１試験部
２論理比較器
３被試験デバイス
３ａ入力端子
３ｂ出力端子
５制御部
１０試験装置
１１タイミング発生器
１２パターン発生器
１３波形成形器
２１ピンマッチ検出部
２１ａピンマッチ検出部
２１ｂピンマッチ検出部
２１ｃピンマッチ検出部
２４強制マッチ部
２４ａ強制マッチ部
２４ｂ強制マッチ部
２４ｃ強制マッチ部
３６強制マッチ部
４６強制マッチ部
２７全体マッチ検出部
２００試験プログラム
２３１論理積回路
２３２論理積回路
２３３論理和回路
２３４論理比較部
２６０論理和回路
２６１マッチ有効レジスタ
２６２ＭＤＱ７有効レジスタ
２６３ＭＤＱ６有効レジスタ
２６４インバータ
２６５インバータ
２６６論理積回路
２６７論理積回路
２６８論理和回路
２６９インバータ
２７１論理積回路
２８０強制マッチ回路
３６１マッチ有効レジスタ
３６２ＭＤＱ７有効レジスタ
３６３ＭＤＱ６有効レジスタ
３６４ＭＤＱ５有効レジスタ
３６５インバータ
３６６インバータ
３６７インバータ
３６８論理積回路
３６９論理積回路
３７０論理積回路
３７１論理和回路
３７２インバータ
４６１マッチ有効レジスタ
４６２ＭＤＱ７有効レジスタ
４６３ＭＤＱ６有効レジスタ
４６４ＭＤＱ５有効レジスタ
４６５否定論理積回路
４６６否定論理積回路
４６７否定論理積回路
４６８論理積回路
４６９インバータDESCRIPTION OF SYMBOLS 1 Test part 2 Logical comparator 3 Device under test 3a Input terminal 3b Output terminal 5 Control part 10 Test apparatus 11 Timing generator 12 Pattern generator 13 Waveform shaper 21 Pin match detection part 21a Pin match detection part 21b Pin match detection part 21c Pin match detection Unit 24 forced matching unit 24a forced matching unit 24b forced matching unit 24c forced matching unit 36 forced matching unit 46 forced matching unit 27 global match detection unit 200 test program 231 logical product circuit 232 logical product circuit 233 logical sum circuit 234 logical comparison unit 260 Logical sum circuit 261 match valid register 262 MDQ7 valid register 263 MDQ6 valid register 264 inverter 265 inverter 266 logical product circuit 267 logical product circuit 268 logical sum circuit 269 inverter 271 logical product circuit 280 forced matrix H circuit 361 Match valid register 362 MDQ7 valid register 363 MDQ6 valid register 364 MDQ5 valid register 365 Inverter 366 Inverter 367 Inverter 368 AND circuit 369 AND circuit 370 AND circuit 371 OR circuit 372 Inverter 461 Match valid register 462 MDQ7 valid register 463 MDQ6 valid register 464 MDQ5 valid register 465 NAND circuit 466 NAND circuit 467 NAND circuit 468 AND circuit 469 inverter

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention. However, the following embodiments do not limit the claimed invention, and all combinations of features described in the embodiments are invented. It is not always essential to the solution.

図１は、本実施形態に係る試験装置１０の構成を示す。
試験装置１０は、被試験デバイス（以下、「ＤＵＴ」｛ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ｝とも略記する。）３を試験するための試験パターンに基づく試験信号をＤＵＴ３に入力し、試験信号に応じてＤＵＴ３が出力する出力信号に基づいてＤＵＴ３の良否を判定する。なお、本実施形態では、試験装置１０が備えている、例えば遅延素子等の本実施形態の特徴部分と関連性の低い一般的な構成要素の図示及び説明を省略する。FIG. 1 shows a configuration of a test apparatus 10 according to the present embodiment.
The test apparatus 10 inputs a test signal based on a test pattern for testing a device under test (hereinafter abbreviated as “DUT” {Device Under Test}) 3 to the DUT 3, and the DUT 3 outputs the test signal according to the test signal. The quality of the DUT 3 is determined based on the output signal to be transmitted. In the present embodiment, illustration and description of general components that are included in the test apparatus 10 and that have low relevance to the characteristic portions of the present embodiment, such as delay elements, are omitted.

本図は、ＤＵＴ３の出力ピンが３個以上の、例えば、フラッシュメモリの場合について示している。フラッシュメモリとしては、データのランダムアクセスが可能なＮＯＲ型と、シリアルデータの高速アクセスに向くＮＡＮＤ型が主に知られている。 This figure shows a case of, for example, a flash memory having three or more output pins of the DUT 3. As the flash memory, a NOR type capable of random access of data and a NAND type suitable for high-speed access of serial data are mainly known.

ＮＯＲ型フラッシュメモリは、書き込み時間がデバイス毎に異なり、一度の書き込み動作では正常に書き込みできない場合がある。そのため、ＮＯＲ型フラッシュメモリは、書き込み動作を、比較結果が一致するか、あるいは所定のリミット回数に達するまでリトライ（ポーリング）する機能を有している。ＮＯＲ型フラッシュメモリは、書き込みのシーケンスが終了した後に、メモリセル内部で書き込んだデータと期待値とを比較して正常に書き込めたかをチェックし、正常に書き込めていない場合にポーリング機能を実施する。ＮＯＲ型フラッシュメモリは、出力ピンからの出力によりポーリング機能の動作状態をモニタ出力することができる。また、ＮＯＲ型フラッシュメモリは、消去動作についても同様にポーリングする機能を有している。 In the NOR type flash memory, the writing time varies depending on the device, and there are cases where normal writing cannot be performed by one writing operation. For this reason, the NOR flash memory has a function of retrying (polling) the write operation until the comparison result matches or the predetermined limit number is reached. The NOR flash memory checks whether data has been written normally by comparing the data written in the memory cell with the expected value after the write sequence is completed, and implements a polling function if the data has not been written normally. The NOR type flash memory can monitor and output the operation state of the polling function by the output from the output pin. The NOR flash memory also has a function of polling the erase operation in the same manner.

本実施形態で試験されるＤＵＴ３は、複数の入力端子３ａ及び出力端子３ｂを有する。ＮＯＲ型フラッシュメモリの場合、ＤＵＴ３は、例えば、アドレス入力ピンＡ２１−Ａ０、データ入出力ピンＤＱ７−ＤＱ０、チップイネーブルピンＣＥ、出力イネーブルピンＯＥ、ライトイネーブルピンＷＥ、リセットピンＲＥＳＥＴ、レディ／ビジーピンＲＹ／ＢＹを有する。また、ＤＵＴ３は、ＮＯＲ型フラッシュメモリの動作を、データ入出力ピンＤＱ７−ＤＱ０のうちの一部を用いてモニタする機能を有する。例えば、ＤＱ７はデータポーリング状態、ＤＱ６はトグルビット状態、ＤＱ５は内部タイマー超過状態、ＤＱ３はブロック消去タイマー状態を示す。例えば、データポーリング状態は、自動プログラム動作中にＤＱ７に最後に書き込んだデータの反転データを出力し、終了後に書き込んだデータを出力する。トグルビット状態は、自動動作中にデバイスに対して連続して読出すと、ＣＥ（又はＯＥ）を論理Ｈから論理Ｌにするたびに０／１を出力（トグル動作）する。内部タイマー超過状態は、自動動作（書き込み／消去）している最中には"０"を出力して、自動動作が規定された時間以内に終わらなければ"１"を出力する。ブロック消去タイマー状態は、あるブロック（セクタ）単位に消去している最中には"０"を出力して、自動動作が規定された時間内に終わらなければ"１"を出力する。一例としてＤＱ７−ＤＱ５，ＤＱ３に基づきマッチ検出を行うことで、試験装置１０は、フラッシュメモリの動作状態に応じて処理を進めることができる。 The DUT 3 to be tested in this embodiment has a plurality of input terminals 3a and output terminals 3b. In the case of the NOR type flash memory, the DUT 3 includes, for example, address input pins A21-A0, data input / output pins DQ7-DQ0, chip enable pin CE, output enable pin OE, write enable pin WE, reset pin RESET, ready / busy pin RY. / BY. The DUT 3 has a function of monitoring the operation of the NOR type flash memory by using a part of the data input / output pins DQ7 to DQ0. For example, DQ7 indicates a data polling state, DQ6 indicates a toggle bit state, DQ5 indicates an internal timer excess state, and DQ3 indicates a block erase timer state. For example, in the data polling state, the inverted data of the data written last in the DQ 7 during the automatic program operation is output, and the written data is output after completion. When the toggle bit state is continuously read from the device during the automatic operation, 0/1 is output (toggle operation) every time CE (or OE) is changed from logic H to logic L. In the internal timer excess state, “0” is output during the automatic operation (writing / erasing), and “1” is output if the automatic operation does not end within the specified time. In the block erase timer state, “0” is output during erasing in units of a certain block (sector), and “1” is output if the automatic operation does not end within the specified time. As an example, by performing match detection based on DQ7-DQ5 and DQ3, the test apparatus 10 can proceed with processing according to the operating state of the flash memory.

試験装置１０は、試験部１と、論理比較器２と、制御部５を備える。試験部１は、タイミング発生器１１と、パターン発生器１２と、波形成形器１３を有する。 The test apparatus 10 includes a test unit 1, a logical comparator 2, and a control unit 5. The test unit 1 includes a timing generator 11, a pattern generator 12, and a waveform shaper 13.

タイミング発生器１１は、試験パターンを被試験デバイス３へ出力すべきタイミング、及び、被試験デバイス３が出力する出力信号をサンプリングすべきタイミングを発生する。具体的には、タイミング発生器１１は、入力した基準クロックとパターン発生器１２からのタイミングセット（ＴＳ）信号により指定されたタイミングデータに基づいて、パターン発生器１２へ送られる周期信号ＲＡＴＥ、及び、波形成形器１３に送られるタイミング信号Ｔｘを出力する。 The timing generator 11 generates timing for outputting a test pattern to the device under test 3 and timing for sampling an output signal output from the device under test 3. Specifically, the timing generator 11 receives a periodic signal RATE sent to the pattern generator 12 based on the input reference clock and timing data specified by the timing set (TS) signal from the pattern generator 12, and The timing signal Tx sent to the waveform shaper 13 is output.

パターン発生器１２は、試験装置１０の利用者により指定された試験プログラム２００のシーケンスを実行し、被試験デバイス３に供給する試験パターンを生成する。具体的には、パターン発生器１２は、周期信号ＲＡＴＥに基づいて、試験パターンＰＤ及び期待値ＥＤを出力する。パターン発生器１２の内部には、試験に先立って試験プログラム２００が格納される。パターン発生器１２は、その試験プログラム２００にしたがって、マッチ検出を行うマッチ検出サイクル期間ｔｃ毎に、マッチ検出対象となるマッチピンの期待値ＥＤ、すなわち、マッチ状態を検出するマッチピンの値を出力する。なお、試験パターンＰＤ及び期待値ＥＤは、試験対象のピン毎に個別に生成される。 The pattern generator 12 executes a sequence of the test program 200 designated by the user of the test apparatus 10 and generates a test pattern to be supplied to the device under test 3. Specifically, the pattern generator 12 outputs the test pattern PD and the expected value ED based on the periodic signal RATE. A test program 200 is stored in the pattern generator 12 prior to the test. In accordance with the test program 200, the pattern generator 12 outputs an expected value ED of a match pin that is a match detection target, that is, a value of a match pin that detects a match state, for each match detection cycle period tc in which match detection is performed. Note that the test pattern PD and the expected value ED are individually generated for each pin to be tested.

波形成形器１３は、試験パターンＰＤを受け取ってタイミング発生器１１が発生したタイミング信号Ｔｘに基づき成形し、被試験デバイス３に供給する試験信号ＰＳ１、ＰＳ２、ＰＳ７を生成する。すなわち例えば、波形成形器１３は、試験パターンＰＤにより指定された信号波形を、タイミング信号Ｔｘにより指定されたタイミングで変化するように発生し、試験信号ＰＳ１、ＰＳ２、ＰＳ７として被試験デバイス３に供給する。 The waveform shaper 13 receives the test pattern PD, shapes it based on the timing signal Tx generated by the timing generator 11, and generates test signals PS1, PS2, and PS7 to be supplied to the device under test 3. That is, for example, the waveform shaper 13 generates the signal waveform specified by the test pattern PD so as to change at the timing specified by the timing signal Tx, and supplies it to the device under test 3 as the test signals PS1, PS2, and PS7. To do.

論理比較器２は、ＤＵＴ３の出力信号（例えばＤＱ０〜ＤＱ７、およびＲＹ／ＢＹ）とそれぞれの期待値（例えば、ＥＤ０〜ＥＤ７、およびＥＤ_{ＲＹ／ＢＹ}）とを比較する。論理比較器２は、比較結果が不一致（フェイル）の場合、そのアドレスサイクルでフェイル信号（例えば「１」）を出力する。論理比較器２は、出力されたフェイル信号を、例えばラッチ回路等に保持する。したがって、ＤＵＴ３の試験中に一度でもフェイル信号が出力されれば、試験後にそのＤＵＴ３を不良と判定することができる。つまり、試験装置１０は、ＤＵＴ３の出力信号と期待値との比較結果の一致、不一致によりＤＵＴ３の良否を判定する。なお、マッチ検出サイクル中は、マッチピンの出力と期待値が一致するまでマッチ検出サイクルを繰り返す。The logical comparator 2 compares the output signal of the DUT 3 (for example, DQ0 to DQ7, and RY / BY) with each expected value (for example, ED0 to ED7, and EDRY _{/ BY} ). When the comparison result does not match (fail), the logical comparator 2 outputs a fail signal (for example, “1”) in the address cycle. The logical comparator 2 holds the output fail signal in, for example, a latch circuit. Therefore, if a fail signal is output even once during the test of DUT 3, it is possible to determine that DUT 3 is defective after the test. In other words, the test apparatus 10 determines the quality of the DUT 3 based on whether the comparison result between the output signal of the DUT 3 and the expected value matches or does not match. During the match detection cycle, the match detection cycle is repeated until the output of the match pin matches the expected value.

論理比較器２は、複数のピンマッチ検出部２１（２１ａ、２１ｂ、…、２１ｃ、…）と、複数の強制マッチ部２４（２４ａ、２４ｂ、…、２４ｃ、…）と、全体マッチ検出部２７とを有する。複数のピンマッチ検出部２１は、複数の出力端子３ｂのそれぞれに対応して設けられ、対応する出力端子３ｂの出力信号が期待値とマッチ状態となったか否かを示すピンマッチ信号（ＰＭ１、ＰＭ２、…、ＰＭ７、…）を出力する。 The logical comparator 2 includes a plurality of pin match detectors 21 (21a, 21b,..., 21c,...), A plurality of forced match units 24 (24a, 24b,..., 24c,. Have The plurality of pin match detection units 21 are provided corresponding to each of the plurality of output terminals 3b, and pin match signals (PM1, PM2,...) Indicating whether or not the output signal of the corresponding output terminal 3b matches the expected value. ..., PM7, ...) are output.

複数の強制マッチ部２４は、複数のピンマッチ検出部２１のそれぞれに対応して設けられ、マッチ状態の検出対象でない出力端子３ｂに対応するピンマッチ信号を強制的にマッチ状態とする。全体マッチ検出部２７は、複数のピンマッチ検出部２１がピンマッチ信号をそれぞれ出力したことに応じて、全体マッチ信号ＡＭを出力する。 The plurality of forced match units 24 are provided corresponding to each of the plurality of pin match detection units 21 and forcibly set the pin match signals corresponding to the output terminals 3b that are not the detection target of the match state to the match state. The overall match detection unit 27 outputs the overall match signal AM in response to the plurality of pin match detection units 21 outputting the pin match signals.

なお、パターン発生器１２は、マッチ検出サイクル以外の試験サイクルにおいて、マスク信号ＭＫを出力し、マッチ状態を維持する。これにより、マッチ検出サイクル以外については常に全体マッチ信号ＡＭが出力されるので、パターン発生器１２はマッチ検出サイクルかどうかに関わらず全体マッチ信号ＡＭに応じて次の試験命令に処理を進めてよい。 The pattern generator 12 outputs a mask signal MK in a test cycle other than the match detection cycle, and maintains the match state. As a result, since the entire match signal AM is always output except for the match detection cycle, the pattern generator 12 may proceed to the next test command in accordance with the entire match signal AM regardless of whether or not it is the match detection cycle. .

制御部５は、試験装置１０の各部を制御し、試験プログラム２００を予めパターン発生器１２に書き込んでおく。試験部１は、この試験プログラム２００を実行した結果パターン発生器１２が発生する試験パターンＰＤに基づき、ライトアドレス、ライトデータ、ライトコマンド、リードアドレス、リードコマンド等を試験信号としてＤＵＴ３に供給する。 The control unit 5 controls each unit of the test apparatus 10 and writes the test program 200 in the pattern generator 12 in advance. Based on the test pattern PD generated by the pattern generator 12 as a result of executing the test program 200, the test unit 1 supplies a write address, write data, a write command, a read address, a read command, and the like to the DUT 3 as test signals.

図１における複数のピンマッチ検出部２１は各々が同様な構成であり、複数の強制マッチ部２４も各々が同様な構成であるので、以下の説明では、例えばピンマッチ検出部２１ｃと強制マッチ部２４ｃのみについて、それぞれ符号も代表する２１および２４として説明する。ピンマッチ検出部２１が有効となりマッチ検出サイクル毎に指定されたマッチピンによりマッチ検出が可能となるのは、パターン発生器１２からマッチモード信号ＭＭが出力される場合である。マッチモードは、例えば、データ入出力ピンＤＱ７の出力を試験するための出力端子３ｂの組を指定するモードと、データ入出力ピンＤＱ６の出力を試験するための出力端子３ｂの組を指定するモードである。従って、マッチモード信号ＭＭとは、試験パターンＰＤにおいて、試験対象のマッチピン出力端子３ｂであるＤＱ７およびＤＱ６のそれぞれに対応して設けられたマッチモードＭＤＱ７およびＭＤＱ６のそれぞれの有効サイクルを示す。 Since each of the plurality of pin match detection units 21 in FIG. 1 has the same configuration and each of the plurality of forced match units 24 has the same configuration, in the following description, for example, only the pin match detection unit 21c and the forced match unit 24c are included. Will be described as 21 and 24, which are also representative of the reference numerals. The pin match detector 21 is enabled and match detection is possible with the match pin designated for each match detection cycle when the pattern generator 12 outputs the match mode signal MM. The match mode includes, for example, a mode for designating a set of output terminals 3b for testing the output of the data input / output pin DQ7 and a mode for designating a set of output terminals 3b for testing the output of the data input / output pin DQ6. It is. Therefore, the match mode signal MM indicates each valid cycle of the match modes MDQ7 and MDQ6 provided corresponding to each of the DQ7 and DQ6 that are the match pin output terminals 3b to be tested in the test pattern PD.

図２は、本実施形態に係る論理比較器２の構成の一例を示す。図２は、設定したいマッチピンが２個（ＤＱ７、ＤＱ６）の場合を示している。論理比較器２は、ピンマッチ検出部２１と、強制マッチ部２４と、全体マッチ検出部２７とを備える。 FIG. 2 shows an example of the configuration of the logical comparator 2 according to the present embodiment. FIG. 2 shows a case where there are two match pins (DQ7, DQ6) to be set. The logical comparator 2 includes a pin match detection unit 21, a forced match unit 24, and an overall match detection unit 27.

ピンマッチ検出部２１は、論理比較部２３４、論理積回路２３１、論理積回路２３２、論理和回路２３３、および論理和回路２６０を有する。論理比較部２３４は、ピンマッチ検出部２１に対応する出力端子３ｂの出力信号ＤＱ７が入力され、それに対して論理Ｈが期待される場合と論理Ｌが期待される場合の各々について論理比較結果ＲＣ７（Ｈ）、ＲＣ７（Ｌ）を出力する。論理積回路２３１は、論理比較部２３４からの論理Ｈ期待の論理比較結果ＲＣ７（Ｈ）と期待値ＥＤ７との論理積を出力する。論理Ｈ期待の論理比較結果とは、指定された試験サイクルで、出力信号ＤＱ７が論理Ｈの値になったかを論理比較により求めた結果である。論理積回路２３２は、論理比較部２３４からの論理Ｌ期待の論理比較結果ＲＣ７（Ｌ）と期待値ＥＤ７の否定との論理積を出力する。論理Ｌ期待の論理比較結果とは、指定された試験サイクルで、出力信号ＤＱ７が論理Ｌの値になったかを論理比較により求めた結果である。 The pin match detection unit 21 includes a logical comparison unit 234, a logical product circuit 231, a logical product circuit 232, a logical sum circuit 233, and a logical sum circuit 260. The logical comparison unit 234 receives the output signal DQ7 from the output terminal 3b corresponding to the pin match detection unit 21, and the logical comparison result RC7 ( H) and RC7 (L) are output. The logical product circuit 231 outputs a logical product of the logical comparison result RC7 (H) of the logical H expectation from the logical comparison unit 234 and the expected value ED7. The logical comparison result of logic H expectation is a result obtained by logical comparison to determine whether the output signal DQ7 becomes a logic H value in a designated test cycle. The logical product circuit 232 outputs a logical product of the logical comparison result RC7 (L) of the logical L expectation from the logical comparison unit 234 and the negation of the expected value ED7. The logical comparison result of the logic L expectation is a result obtained by logical comparison to determine whether the output signal DQ7 has a logic L value in the designated test cycle.

論理和回路２３３は、論理積回路２３１の出力と、論理積回路２３２の出力との論理和を出力する。これにより論理和回路２３３は、ＤＱ７の論理値が期待値ＥＤ７と一致した場合に１を出力する。この機能により、論理和回路２３３は、マッチ検出サイクルにおいて、対応する出力端子３ｂの出力信号ＤＱ７がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号ＩＭ７を出力する。論理和回路２６０は、内部ピンマッチ信号ＩＭ７と、強制マッチ部２４からの強制マッチ信号ＥＭ７とマスク信号ＭＫとの論理和を出力する。これにより論理和回路２６０は、出力端子３ｂの出力信号ＤＱ７がマッチ状態となったか否かを示すピンマッチ信号ＰＭ７を出力する。 The OR circuit 233 outputs a logical sum of the output of the AND circuit 231 and the output of the AND circuit 232. Thus, the OR circuit 233 outputs 1 when the logical value of DQ7 matches the expected value ED7. With this function, the logical sum circuit 233 outputs the internal pin match signal IM7 at the logic H level when the output signal DQ7 of the corresponding output terminal 3b is in the match state in the match detection cycle. The OR circuit 260 outputs a logical sum of the internal pin match signal IM7, the forced match signal EM7 from the forced match unit 24, and the mask signal MK. As a result, the OR circuit 260 outputs a pin match signal PM7 indicating whether or not the output signal DQ7 of the output terminal 3b is in a match state.

強制マッチ部２４は、ピンマッチ検出部２１と共用される論理和回路２６０、マッチ有効レジスタ２６１、ＭＤＱ７有効レジスタ２６２、ＭＤＱ６有効レジスタ２６３、および強制マッチ回路２８０を有する。強制マッチ回路２８０は、インバータ２６４、インバータ２６５、論理積回路２６６、論理積回路２６７、論理和回路２６８、及びインバータ２６９を含んでいる。強制マッチ部２４の一部としての論理和回路２６０は、強制マッチ部２６の強制マッチ信号ＥＭ７により、強制的にマッチ状態であるピンマッチ信号ＰＭ７を出力する。 The forced match unit 24 includes an OR circuit 260, a match valid register 261, an MDQ 7 valid register 262, an MDQ 6 valid register 263, and a forced match circuit 280 that are shared with the pin match detection unit 21. The forced match circuit 280 includes an inverter 264, an inverter 265, a logical product circuit 266, a logical product circuit 267, a logical sum circuit 268, and an inverter 269. The OR circuit 260 as a part of the compulsory match unit 24 outputs a pin match signal PM7 that is forcibly matched by the compulsory match signal EM7 of the compulsory match unit 26.

マッチ有効レジスタ２６１は、対応する出力端子３ｂのマッチ検出を有効とする場合、すなわち、少なくとも１つのマッチ検出サイクルにおいて当該出力端子３ｂのマッチ検出を行う場合に"１"が設定される。具体的には、マッチ有効レジスタ２６１に"０"が設定されると、インバータ２６９によりマッチ有効レジスタ２６１の値が反転され、論理和回路２６８に対して"１"が供給される。この結果、論理和回路２６８は、強制マッチ信号（ＥＭ７＝"１"）を出力する。したがって、当該マッチピン出力端子３ｂに対応する強制マッチ部２４から、常に強制マッチ信号が供給され、当該出力端子３ｂについてのマッチ検出が無効化される。逆に、マッチ有効レジスタ２６１に"１"が設定される場合は、論理和回路２６８に対して"０"が供給される。この結果、強制マッチ信号ＥＭ７＝"０"の値は、有効レジスタ２６２、２６３の設定およびマッチモード信号ＭＭの値に依存する。 The match valid register 261 is set to “1” when the match detection of the corresponding output terminal 3b is validated, that is, when the match detection of the output terminal 3b is performed in at least one match detection cycle. Specifically, when “0” is set in the match valid register 261, the value of the match valid register 261 is inverted by the inverter 269 and “1” is supplied to the logical sum circuit 268. As a result, the OR circuit 268 outputs a forced match signal (EM7 = “1”). Therefore, a forced match signal is always supplied from the forced match unit 24 corresponding to the match pin output terminal 3b, and the match detection for the output terminal 3b is invalidated. Conversely, when “1” is set in the match valid register 261, “0” is supplied to the OR circuit 268. As a result, the value of the forced match signal EM7 = “0” depends on the setting of the valid registers 262 and 263 and the value of the match mode signal MM.

複数の有効レジスタ２６２、２６３は、複数のマッチモードのそれぞれに対応して設けられ、対応するマッチモードにおいて、当該ピンに対応する強制マッチ信号を出力するか否かを設定する。 The plurality of valid registers 262 and 263 are provided corresponding to each of the plurality of match modes, and set whether to output a forced match signal corresponding to the pin in the corresponding match mode.

ＭＤＱ７有効レジスタ２６２は、マッチモードＭＤＱ７において、対応する出力端子３ｂをマッチ検出対象ピンとする場合に論理"１"が制御部５により設定される。ＭＤＱ６有効レジスタ２６３は、マッチモードＭＤＱ６において、対応する出力端子３ｂをマッチ検出対象ピンとする場合に論理"１"が制御部５により設定される。 In the match mode MDQ7, the MDQ7 valid register 262 is set by the control unit 5 when the corresponding output terminal 3b is a match detection target pin. In the match mode MDQ6, the MDQ6 valid register 263 is set to logic "1" by the control unit 5 when the corresponding output terminal 3b is a match detection target pin.

強制マッチ回路２８０は、例えば、ＭＤＱ７有効レジスタ２６２が"有効"（すなわち論理"１"）を示す場合において、試験部１によりマッチモードＭＤＱ７が選択されると、ＭＤＱ７に対応する内部強制マッチ信号ＥＭ７１＝"０"とし、ピンマッチ検出部２１によるマッチ検出を有効とする回路である。一方、試験部１によりマッチモードＭＤＱ７以外、すなわち例えばマッチモードＭＤＱ６が選択されると、ＭＤＱ７に対応する内部強制マッチ信号ＥＭ７１＝"１"とする。この結果、論理和回路２６８は、強制マッチ信号"１"を論理和回路２６０に出力するので、当該出力端子３ｂはマッチピンとして選択されない。 For example, when the MDQ7 valid register 262 indicates “valid” (that is, logic “1”) and the match mode MDQ7 is selected by the test unit 1, the forced match circuit 280 indicates the internal forced match signal EM71 corresponding to MDQ7. = “0”, and the match detection by the pin match detection unit 21 is enabled. On the other hand, when the test unit 1 selects a mode other than the match mode MDQ7, that is, for example, the match mode MDQ6, the internal forced match signal EM71 corresponding to MDQ7 is set to “1”. As a result, the logical sum circuit 268 outputs the forced match signal “1” to the logical sum circuit 260, so that the output terminal 3b is not selected as a match pin.

例えば、マッチモード信号ＭＭとしてマッチピンＤＱ７を試験するマッチモードを示す信号（ＭＤＱ７＝"１"、ＭＤＱ６＝"０"）がパターン発生器１２から出力される場合、試験装置１０は、次のように動作する。試験に先立って、制御部５は、マッチピンＤＱ６に対応する強制マッチ部２４のマッチ有効レジスタ２６１を"１"とし、ＭＤＱ７有効レジスタ２６２を"０"とし、ＭＤＱ６有効レジスタ２６３を"１"に設定する。また、制御部５は、マッチピンＤＱ７に対応する強制マッチ部２４のマッチ有効レジスタ２６１を"１"とし、ＭＤＱ７有効レジスタ２６２を"１"とし、ＭＤＱ６有効レジスタ２６３を"０"に設定する。 For example, when a signal (MDQ7 = “1”, MDQ6 = “0”) indicating a match mode for testing the match pin DQ7 is output from the pattern generator 12 as the match mode signal MM, the test apparatus 10 performs the following: Operate. Prior to the test, the control unit 5 sets the match valid register 261 of the forced match unit 24 corresponding to the match pin DQ6 to “1”, sets the MDQ7 valid register 262 to “0”, and sets the MDQ6 valid register 263 to “1”. To do. Further, the control unit 5 sets the match valid register 261 of the forced match unit 24 corresponding to the match pin DQ7 to “1”, sets the MDQ7 valid register 262 to “1”, and sets the MDQ6 valid register 263 to “0”.

次に、パターン発生器１２は、試験プログラム２００内の記述に従い、マッチモードＭＤＱ７のマッチ検出サイクルにおいて、ＭＤＱ７信号（"１"）およびＭＤＱ６信号（"０"）を生成する。マッチピンＤＱ７側のインバータ２６４は、入力したＭＤＱ７信号"１"を反転して"０"とし、論理積回路２６６に入力する。ここで、ＭＤＱ７有効レジスタ２６２は"１"であるから、これにより、論理積回路２６６は、論理和回路２６８に対し、内部強制マッチ信号ＥＭ７１として"０"を出力する。また、マッチピンＤＱ６側のインバータ２６５は、入力したＭＤＱ６信号"０"を反転して"１"とし、論理積回路２６７に入力する。ここで、ＭＤＱ６有効レジスタ２６３は"０"であるから、論理積回路２６７は、内部強制マッチ信号ＥＭ７２として"０"を、論理和回路２６８に出力する。この結果、マッチモードＭＤＱ７において、マッチピンＤＱ７に対応する強制マッチ部２４の強制マッチ信号ＥＭ７は論理"０"となり、マッチピンＤＱ７のマッチ検出が有効となる。この結果、マッチピンＤＱ７に対応するピンマッチ検出部２１がマッチピンＤＱ７の出力と期待値ＥＤ７との一致を検出したことに応じて、マッチピンＤＱ７に対応するピンマッチ信号ＰＭ７が論理和回路２６０を介して全体マッチ検出部２７へ出力される。 Next, according to the description in the test program 200, the pattern generator 12 generates an MDQ7 signal (“1”) and an MDQ6 signal (“0”) in the match detection cycle of the match mode MDQ7. The inverter 264 on the match pin DQ7 side inverts the input MDQ7 signal “1” to become “0” and inputs it to the AND circuit 266. Here, since the MDQ7 valid register 262 is “1”, the AND circuit 266 outputs “0” as the internal forced match signal EM71 to the OR circuit 268. Further, the inverter 265 on the match pin DQ6 side inverts the input MDQ6 signal “0” to “1” and inputs it to the AND circuit 267. Here, since the MDQ6 valid register 263 is “0”, the logical product circuit 267 outputs “0” to the logical sum circuit 268 as the internal forced match signal EM72. As a result, in the match mode MDQ7, the forced match signal EM7 of the forced match unit 24 corresponding to the match pin DQ7 becomes logic “0”, and the match detection of the match pin DQ7 is enabled. As a result, when the pin match detection unit 21 corresponding to the match pin DQ7 detects a match between the output of the match pin DQ7 and the expected value ED7, the pin match signal PM7 corresponding to the match pin DQ7 is totally matched via the OR circuit 260. It is output to the detection unit 27.

一方、マッチピンＤＱ６側のインバータ２６４は、入力したＭＤＱ７信号"１"を反転して"０"とし、論理積回路２６６に入力する。ここで、ＭＤＱ７有効レジスタ２６２は"０"であるから、これにより、論理積回路２６６は、論理和回路２６８に対し、内部強制マッチ信号ＥＭ６１として"０"を出力する。また、マッチピンＤＱ６側のインバータ２６５は、入力したＭＤＱ６信号"０"を反転して"１"とし、論理積回路２６７に入力する。ここで、ＭＤＱ６有効レジスタ２６３は"１"であるから、論理積回路２６７は、内部強制マッチ信号ＥＭ６２として"１"を、論理和回路２６８に出力する。この結果、マッチモードＭＤＱ７において、マッチピンＤＱ６に対応する強制マッチ部２４の強制マッチ信号ＥＭ６は論理"１"となり、マッチピンＤＱ６は強制的にマッチ状態とされる。 On the other hand, the inverter 264 on the match pin DQ6 side inverts the input MDQ7 signal “1” to “0” and inputs it to the AND circuit 266. Here, since the MDQ7 valid register 262 is “0”, the logical product circuit 266 outputs “0” as the internal forced match signal EM61 to the logical sum circuit 268. Further, the inverter 265 on the match pin DQ6 side inverts the input MDQ6 signal “0” to “1” and inputs it to the AND circuit 267. Here, since the MDQ6 valid register 263 is “1”, the logical product circuit 267 outputs “1” to the logical sum circuit 268 as the internal forced match signal EM62. As a result, in the match mode MDQ7, the forced match signal EM6 of the forced match unit 24 corresponding to the match pin DQ6 becomes logic “1”, and the match pin DQ6 is forced to be in the match state.

マッチモード信号ＭＭとしてマッチピンＤＱ６を試験するマッチモードを示す信号（ＭＤＱ７＝"０"、ＭＤＱ６＝"１"）がパターン発生器１２から出力される場合、試験装置１０は、次のように動作する。試験に先立って、制御部５は、マッチピンＤＱ６に対応する強制マッチ部２４のマッチ有効レジスタ２６１を"１"とし、ＭＤＱ７有効レジスタ２６２を"０"とし、ＭＤＱ６有効レジスタ２６３を"１"に設定する。また、制御部５は、マッチピンＤＱ７に対応する強制マッチ部２４のマッチ有効レジスタ２６１を"１"とし、ＭＤＱ７有効レジスタ２６２を"１"とし、ＭＤＱ６有効レジスタ２６３を"０"に設定する。 When a signal (MDQ7 = "0", MDQ6 = "1") indicating a match mode for testing the match pin DQ6 is output from the pattern generator 12 as the match mode signal MM, the test apparatus 10 operates as follows. . Prior to the test, the control unit 5 sets the match valid register 261 of the forced match unit 24 corresponding to the match pin DQ6 to “1”, sets the MDQ7 valid register 262 to “0”, and sets the MDQ6 valid register 263 to “1”. To do. Further, the control unit 5 sets the match valid register 261 of the forced match unit 24 corresponding to the match pin DQ7 to “1”, sets the MDQ7 valid register 262 to “1”, and sets the MDQ6 valid register 263 to “0”.

次に、パターン発生器１２は、試験プログラム２００内の記述に従い、マッチモードＭＤＱ６のマッチ検出サイクルにおいて、ＭＤＱ７信号（"０"）およびＭＤＱ６信号（"１"）を生成する。マッチピンＤＱ６側のインバータ２６４は、入力したＭＤＱ７信号"０"を反転して"１"とし、論理積回路２６６に入力する。これにより、論理積回路２６６は、論理和回路２６８に対し、内部強制マッチ信号ＥＭ６１として"０"を出力する。また、マッチピンＤＱ６側のインバータ２６５は、入力したＭＤＱ６信号"１"を反転して"０"とし、論理積回路２６７に入力する。ここで、ＭＤＱ６有効レジスタ２６３は"１"であるから、論理積回路２６７は、内部強制マッチ信号ＥＭ６２として"０"を、論理和回路２６８に出力する。この結果、マッチモードＭＤＱ６において、マッチピンＤＱ６に対応する強制マッチ部２４の強制マッチ信号ＥＭ６は論理"０"となり、マッチピンＤＱ６のマッチ検出が有効となる。この結果、マッチピンＤＱ６に対応するピンマッチ検出部２１がマッチピンＤＱ６の出力と期待値ＥＤ６との一致を検出したことに応じて、マッチピンＤＱ６に対応するピンマッチ信号ＰＭ６が論理和回路２６０を介して全体マッチ検出部２７へ出力される。 Next, according to the description in the test program 200, the pattern generator 12 generates the MDQ7 signal (“0”) and the MDQ6 signal (“1”) in the match detection cycle of the match mode MDQ6. The inverter 264 on the match pin DQ6 side inverts the input MDQ7 signal “0” to “1” and inputs it to the logical product circuit 266. As a result, the logical product circuit 266 outputs “0” as the internal forced match signal EM61 to the logical sum circuit 268. Further, the inverter 265 on the match pin DQ6 side inverts the input MDQ6 signal “1” to be “0” and inputs it to the logical product circuit 267. Here, since the MDQ6 valid register 263 is “1”, the logical product circuit 267 outputs “0” to the logical sum circuit 268 as the internal forced match signal EM62. As a result, in the match mode MDQ6, the forced match signal EM6 of the forced match unit 24 corresponding to the match pin DQ6 becomes logic “0”, and the match detection of the match pin DQ6 becomes valid. As a result, when the pin match detection unit 21 corresponding to the match pin DQ6 detects a match between the output of the match pin DQ6 and the expected value ED6, the pin match signal PM6 corresponding to the match pin DQ6 is totally matched via the OR circuit 260. It is output to the detection unit 27.

一方、マッチピンＤＱ７側のインバータ２６４は、入力したＭＤＱ７信号"０"を反転して"１"とし、論理積回路２６６に入力する。これにより、論理積回路２６６は、論理和回路２６８に対し、内部強制マッチ信号ＥＭ７１として"１"を出力する。また、マッチピンＤＱ７側のインバータ２６５は、入力したＭＤＱ６信号"１"を反転して"０"とし、論理積回路２６７に入力する。ここで、ＭＤＱ６有効レジスタ２６３は"０"であるから、論理積回路２６７は、内部強制マッチ信号ＥＭ７２として"０"を、論理和回路２６８に出力する。この結果、マッチモードＭＤＱ６において、マッチピンＤＱ７に対応する強制マッチ部２４の強制マッチ信号ＥＭ７は論理"１"となり、マッチピンＤＱ７は強制的にマッチ状態とされる。 On the other hand, the inverter 264 on the match pin DQ7 side inverts the input MDQ7 signal “0” to “1” and inputs the result to the AND circuit 266. As a result, the logical product circuit 266 outputs “1” as the internal forced match signal EM71 to the logical sum circuit 268. Further, the inverter 265 on the match pin DQ7 side inverts the input MDQ6 signal “1” to “0” and inputs it to the logical product circuit 267. Here, since the MDQ6 valid register 263 is “0”, the logical product circuit 267 outputs “0” to the logical sum circuit 268 as the internal forced match signal EM72. As a result, in the match mode MDQ6, the forced match signal EM7 of the forced match unit 24 corresponding to the match pin DQ7 becomes logic “1”, and the match pin DQ7 is forcibly brought into the match state.

以上に示したように、マッチピンＤＱ７に対応するピンマッチ検出部２１は、マッチモード信号ＭＭのＭＤＱ７信号が"１"かつピンマッチ検出部２１によりマッチが検出された場合、および、マッチモード信号ＭＭのＭＤＱ６信号が"１"である場合に、ピンマッチ信号ＰＭ７として"１"を全体マッチ検出部２７に出力する。 As described above, the pin match detection unit 21 corresponding to the match pin DQ7 has the MDQ7 signal of the match mode signal MM “1” and the match is detected by the pin match detection unit 21, and the MDQ6 of the match mode signal MM. When the signal is “1”, “1” is output to the entire match detection unit 27 as the pin match signal PM7.

一方で、マッチピンＤＱ６に対応するピンマッチ検出部２１は、マッチモード信号ＭＭのＭＤＱ６信号が"１"かつピンマッチ検出部２１によりマッチが検出された場合、および、マッチモード信号ＭＭのＭＤＱ７信号が"１"である場合に、ピンマッチ信号ＰＭ６として"１"を全体マッチ検出部２７に出力する。 On the other hand, in the pin match detection unit 21 corresponding to the match pin DQ6, when the MDQ6 signal of the match mode signal MM is “1” and a match is detected by the pin match detection unit 21, the MDQ7 signal of the match mode signal MM is “1”. In the case of “,” “1” is output to the entire match detection unit 27 as the pin match signal PM6.

全体マッチ検出部２７は、複数のピンマッチ検出部および強制マッチ部の組からのピンマッチ信号の論理積を、全体マッチ信号ＡＭとしてパターン発生部１２に出力する。これにより、全体マッチ検出部２７は、全てのピンマッチ信号がマッチ状態となったことに応じて、全体マッチ信号を出力することができる。 The overall match detection unit 27 outputs a logical product of pin match signals from a set of a plurality of pin match detection units and forced match units to the pattern generation unit 12 as an overall match signal AM. Thereby, the whole match detection part 27 can output a whole match signal according to all the pin match signals having been in a match state.

このように、本実施形態の試験装置１０では、それぞれの強制マッチ部における複数の有効レジスタは、対応するマッチモード信号により有効となるレジスタが論理Ｈレベルに設定され、他の有効レジスタは論理Ｌレベルに設定される。試験部１は、複数のマッチモードに対応するマッチモード信号のうち、選択したマッチモードに対応するマッチモード信号を論理Ｈレベルとする。これに伴い、当該マッチモードにおいてマッチ検出の対象とならない出力端子３ｂに対応する強制マッチ部２４は、強制マッチ信号ＥＭを出力する。また、それぞれのピンマッチ検出部２１は、対応する出力端子の出力信号がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号を出力する。全体マッチ検出部２７は、複数の出力端子３ｂのそれぞれに対応するピンマッチ検出部２１および強制マッチ部２４から出力される複数のピンマッチ信号の論理積を全体マッチ信号として出力する。 As described above, in the test apparatus 10 according to the present embodiment, among the plurality of valid registers in each forced match unit, the registers that become valid by the corresponding match mode signal are set to the logic H level, and the other valid registers are the logic L level. Set to level. The test unit 1 sets the match mode signal corresponding to the selected match mode among the match mode signals corresponding to the plurality of match modes to a logic H level. Accordingly, the forced match unit 24 corresponding to the output terminal 3b that is not subject to match detection in the match mode outputs the forced match signal EM. Each pin match detection unit 21 outputs an internal pin match signal at logic H level when the output signal of the corresponding output terminal is in a match state. The overall match detection unit 27 outputs a logical product of a plurality of pin match signals output from the pin match detection unit 21 and the forced match unit 24 corresponding to each of the plurality of output terminals 3b as an overall match signal.

図３は、本実施形態に係る試験装置１０がＤＵＴ３について書込試験を行う場合の入出力信号の一例を示す。試験部１は、チップイネーブルピンＣＥに対し論理"Ｌ"を供給した状態で、被試験デバイス３のアドレス入力Ａ２１−Ａ０に対し３サイクルのコマンド（ＣＭＤ１、ＣＭＤ２、ＣＭＤ３）を出力して書き込みを指示し、タイミングｔ１でアドレスを供給する。これと並行して、試験部１は、被試験デバイス３のデータ入力ＤＱ７−ＤＱ０に対し、３サイクルのコマンド（ＣＭＤ１'、ＣＭＤ２'、ＣＭＤ３'）を入力して書き込みを指示し、タイミングｔ２で書き込むデータを供給する。その後、試験部１は、チップイネーブルピンＣＥを論理"Ｈ"に戻す。 FIG. 3 shows an example of input / output signals when the test apparatus 10 according to the present embodiment performs a write test on the DUT 3. The test unit 1 outputs a three-cycle command (CMD1, CMD2, CMD3) to the address inputs A21-A0 of the device under test 3 in a state where the logic “L” is supplied to the chip enable pin CE, and writes it. The address is supplied at timing t1. In parallel with this, the test unit 1 inputs a 3-cycle command (CMD1 ′, CMD2 ′, CMD3 ′) to the data inputs DQ7-DQ0 of the device under test 3 to instruct writing, and at timing t2. Supply data to write. Thereafter, the test unit 1 returns the chip enable pin CE to logic “H”.

次に、試験部１は、被試験デバイス３に対する書込処理の完了をマッチ検出により確認する。具体的には、試験部１は、書き込んだアドレスをアドレス入力ピンＡ２１−Ａ０により指定して、データ出力ＤＱ７−ＤＱ０をモニタする。ＤＵＴ３は、内部書き込み中は書き込みデータＤＱ７を反転した値ＤＱ７（バー）をＤＱ７に対応する出力端子から出力し、書き込み終了後には書き込みデータを当該出力端子から出力する。試験部１は、被試験デバイス３に書き込みデータが入力されてから書き込みが完了するまでの期間ｔｓにおいて、"ＩＤＸ８＝＃１７"の記述に基づく指定ループ回数まで、マッチ検出サイクルをループして待つことにより試験サイクルを延長する。ここで、レジスタＩＤＸ８に対して設定した指定値（＃１７）と指定ループ回数との関係は、試験装置１０の仕様により定められており、例えば、指定ループ回数（＃１９）＝指定値（＃１７）＋２等となりうる。ここで、試験装置１０の使用者は、指定ループ回数として、ＤＵＴ３が良品として許容できる書込み時間を設定してよく、この書き込み時間として製造者により規定された仕様上の書き込み時間を用いてよい。ＤＵＴ３におけるマッチ検出サイクル期間ｔｃは、データ出力ＤＱ７−ＤＱ０において反転した値ＤＱ７（バー）が出力される期間である。 Next, the test unit 1 confirms the completion of the writing process for the device under test 3 by match detection. Specifically, the test unit 1 monitors the data outputs DQ7 to DQ0 by designating the written address with the address input pins A21 to A0. The DUT 3 outputs a value DQ7 (bar) obtained by inverting the write data DQ7 during internal writing from an output terminal corresponding to the DQ7, and outputs write data from the output terminal after the writing is completed. The test unit 1 loops and waits for a match detection cycle up to a designated loop number based on the description of “IDX8 = # 17” in a period ts from when write data is input to the device under test 3 to when writing is completed. To extend the test cycle. Here, the relationship between the designated value (# 17) set for the register IDX8 and the designated loop count is determined by the specifications of the test apparatus 10, for example, designated loop count (# 19) = designated value (# 17) It can be +2 etc. Here, the user of the test apparatus 10 may set a write time that the DUT 3 can accept as a non-defective product as the designated number of loops, and may use a write time according to a specification defined by the manufacturer as the write time. The match detection cycle period tc in the DUT 3 is a period in which the inverted value DQ7 (bar) is output in the data outputs DQ7 to DQ0.

試験部１は、上記のようにＤＵＴ３を試験する試験シーケンスを実行し、試験シーケンスを進める条件としてＤＵＴ３の出力信号と期待値とが一致するマッチ状態となったことを検出するマッチ検出サイクル期間ｔｃ毎に、マッチ状態を検出すべき出力端子３ｂの組が異なる複数のマッチモードの中から一のマッチモードを選択してマッチモード信号を出力する。 The test unit 1 executes the test sequence for testing the DUT 3 as described above, and detects the match detection cycle period tc for detecting that the output signal of the DUT 3 matches the expected value as a condition for advancing the test sequence. Each time, one match mode is selected from a plurality of match modes with different sets of output terminals 3b for which a match state is to be detected, and a match mode signal is output.

図４は、本実施形態に係る試験装置１０がＤＵＴ３について書込試験を行うプログラム２００の一例を示す。ＮＯＲ型フラッシュメモリの書き込み動作時には、図３に示したように、試験部１は、３サイクル分のコマンドを被試験デバイス３に供給した後にアドレスとデータを供給する。命令"ＦＬＧＬＩ１"は、当該命令を実行する試験サイクルにおいて、試験部１によりマッチ検出を行うことを示す。試験部１は、マッチ検出命令"ＦＬＧＬＩ１"において、"ＩＤＸ８＝＃１７"の記述に基づく指定ループ回数まで、当該命令のマッチ検出サイクルをループして待ち、マッチが最終的に検出されなかった時には、試験部１は、ＳＴ２にプログラムを分岐させている。本実施形態では、マッチ検出命令のオペランドとして、マッチモードを示すＭＤＱ７、ＭＤＱ６を記述する。これにより、試験部１のパターン発生器１２ではマッチ検出サイクル毎にマッチモードＭＤＱ７を指定するのか、マッチモードＭＤＱ６を指定するのかが決まる。 FIG. 4 shows an example of a program 200 in which the test apparatus 10 according to the present embodiment performs a write test on the DUT 3. During the write operation of the NOR type flash memory, as shown in FIG. 3, the test unit 1 supplies addresses and data after supplying commands for three cycles to the device under test 3. The instruction “FLGLI1” indicates that the test unit 1 performs match detection in a test cycle in which the instruction is executed. The test unit 1 loops and waits for a match detection cycle of the instruction up to the designated loop count based on the description of “IDX8 = # 17” in the match detection instruction “FLGLI1”, and when a match is not finally detected The test unit 1 branches the program to ST2. In this embodiment, MDQ7 and MDQ6 indicating the match mode are described as operands of the match detection instruction. Thereby, the pattern generator 12 of the test unit 1 determines whether to specify the match mode MDQ7 or the match mode MDQ6 for each match detection cycle.

図５は、本実施形態に係る試験装置１０における概略動作の処理フローチャートを示す。試験装置１０は、試験プログラムの実行に先立って、各出力端子に対応する強制マッチ部２４内のマッチ有効レジスタ２６１、ＭＤＱ７有効レジスタ２６２、およびＭＤＱ６有効レジスタ２６３を設定する（Ｓ１）。次に、試験プログラムの実行を開始すると、試験装置１０は、最初の試験パターン１に基づき被試験デバイス３に対し試験信号を出力し、被試験デバイス３の出力信号を入力する（Ｓ２）。同様に、試験装置１０は、２番目以降の試験パターン２、…に基づき被試験デバイス３に対し試験信号を出力し、被試験デバイス３の出力信号を入力する（Ｓ３以降）。ここで、マッチ検出サイクルについては、試験装置１０は、試験パターンに基づく信号入出力に加え、マッチ検出を行う。 FIG. 5 shows a process flowchart of a schematic operation in the test apparatus 10 according to the present embodiment. Prior to the execution of the test program, the test apparatus 10 sets the match valid register 261, the MDQ7 valid register 262, and the MDQ6 valid register 263 in the forced match unit 24 corresponding to each output terminal (S1). Next, when the execution of the test program is started, the test apparatus 10 outputs a test signal to the device under test 3 based on the first test pattern 1, and inputs the output signal of the device under test 3 (S2). Similarly, the test apparatus 10 outputs a test signal to the device under test 3 based on the second and subsequent test patterns 2 and so on, and inputs an output signal of the device under test 3 (S3 and later). Here, for the match detection cycle, the test apparatus 10 performs match detection in addition to signal input / output based on the test pattern.

図６は、本実施形態に係る試験装置１０におけるマッチ検出動作の処理フローチャートを示す。試験装置１０は、本フローに基づいて試験プログラム中の試験命令を順次実行する。また、試験装置１０は、マッチ検出命令の実行において、被試験デバイス３の出力端子３ｂをモニタして、マッチが検出されるまで当該マッチ検出命令を繰り返す。
まず、試験装置１０は、試験部１で試験サイクル毎に試験シーケンス中の試験命令を順次実行するとともに（Ｓ１１）、当該試験命令がマッチ検出命令であるか否かを判断する（Ｓ１２）。当該試験命令がマッチ検出命令で無い場合、試験装置１０は、次の試験命令に処理を進める（Ｓ１２：Ｎｏ）。FIG. 6 shows a process flowchart of the match detection operation in the test apparatus 10 according to the present embodiment. The test apparatus 10 sequentially executes the test instructions in the test program based on this flow. Further, in the execution of the match detection command, the test apparatus 10 monitors the output terminal 3b of the device under test 3 and repeats the match detection command until a match is detected.
First, the test apparatus 10 sequentially executes test instructions in the test sequence for each test cycle in the test unit 1 (S11), and determines whether the test instruction is a match detection instruction (S12). If the test command is not a match detection command, the test apparatus 10 proceeds to the next test command (S12: No).

一方、当該試験命令がマッチ検出命令である場合、試験装置１０内のパターン発生器１２は、当該マッチ検出サイクルにおけるマッチモードを、マッチ検出命令の指定に基づき選択し、マッチモード信号ＭＭを出力する（Ｓ１３）。 On the other hand, when the test instruction is a match detection instruction, the pattern generator 12 in the test apparatus 10 selects a match mode in the match detection cycle based on the designation of the match detection instruction, and outputs a match mode signal MM. (S13).

試験装置１０は、マッチモードが選択されると、複数のピンマッチ検出部２１からのピンマッチ信号ＰＭのうち、選択されたマッチモードのマッチ検出対象となるピン以外のピンについてのピンマッチ信号を強制的にマッチ状態とする。例えば、試験装置１０は、被試験デバイス３がＮＯＲ型フラッシュメモリの場合、書き込みのポーリングが完了するまで、マッチ状態検出動作を繰り返し実行して待機する。 When the match mode is selected, the test apparatus 10 forcibly outputs a pin match signal for a pin other than the pin that is a match detection target of the selected match mode among the pin match signals PM from the plurality of pin match detection units 21. Match. For example, when the device under test 3 is a NOR flash memory, the test apparatus 10 repeatedly waits for a match state detection operation until write polling is completed.

全体マッチ検出部２７は、全てのピンマッチ信号ＰＭを受けると全体マッチ信号ＡＭを出力する。パターン発生器１２は、全体マッチ検出部２７から全体マッチ信号ＡＭが出力されるまで待つ（Ｓ１４）。そして、全体マッチ信号ＡＭが出力されると、試験装置１０は、次の試験命令に処理を進める（Ｓ１５）。 The overall match detection unit 27 outputs an overall match signal AM when it receives all the pin match signals PM. The pattern generator 12 waits until the overall match signal AM is output from the overall match detection unit 27 (S14). When the overall match signal AM is output, the test apparatus 10 proceeds to the next test command (S15).

このように、本実施形態の試験装置１０は、被試験デバイス３の試験に際しマッチ検出サイクル毎に異なるマッチピンの組み合わせでマッチ状態を検出する場合において、それぞれのマッチ検出サイクルにおいて指定されたマッチモードに対応するマッチピンをマッチ検出対象とし、当該マッチピン以外の出力端子を強制マッチ状態とする。これにより、それぞれのマッチ検出命令に対しマッチモードを指定すればよく、各試験サイクルにおける試験パターンにおいてマッチピンを指定する情報を記憶させる必要がなくなる。したがって、本実施形態の試験装置１０では、メモリの使用量を低減し、試験装置１０の製造コストの増大を抑制することができる。 As described above, when the test apparatus 10 according to the present embodiment detects a match state with a combination of different match pins for each match detection cycle when testing the device under test 3, the test apparatus 10 enters a match mode designated in each match detection cycle. The corresponding match pin is set as a match detection target, and the output terminals other than the match pin are set in the forced match state. As a result, it is only necessary to specify a match mode for each match detection instruction, and it is not necessary to store information specifying a match pin in a test pattern in each test cycle. Therefore, in the test apparatus 10 of the present embodiment, it is possible to reduce the amount of memory used and suppress an increase in manufacturing cost of the test apparatus 10.

図７は、強制マッチ部２４の変形例となる強制マッチ部３６の構成を示す。なお、図７は、マッチモードが３種類（ＭＤＱ７、ＭＤＱ６、ＭＤＱ５）の場合を示す。なお、試験装置１０の全体構成は図１、図２に示したものと同様である。
試験部１は、複数のマッチモードに対応する複数のマッチモード信号ＭＤＱ７、ＭＤＱ６、ＭＤＱ５のうち、選択したマッチモードに対応するマッチモード信号を論理Ｈレベルとする。それぞれのピンマッチ検出部２１は、対応する出力端子３ｂの出力信号がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号を出力する。FIG. 7 shows a configuration of a forced match unit 36 that is a modification of the forced match unit 24. FIG. 7 shows a case where there are three types of match modes (MDQ7, MDQ6, MDQ5). The overall configuration of the test apparatus 10 is the same as that shown in FIGS.
The test unit 1 sets the match mode signal corresponding to the selected match mode among the plurality of match mode signals MDQ7, MDQ6, and MDQ5 corresponding to the plurality of match modes to a logic H level. Each pin match detection unit 21 outputs an internal pin match signal of logic H level when the output signal of the corresponding output terminal 3b is in a match state.

強制マッチ部３６は、マッチ有効レジスタ３６１、インバータ３７２、ＭＤＱ７有効レジスタ３６２、ＭＤＱ６有効レジスタ３６３、ＭＤＱ５有効レジスタ３６４、インバータ３６５、インバータ３６６、インバータ３６７、論理積回路３６８、論理積回路３６９、論理積回路３７０、論理和回路３７１を有する。インバータ３７２、インバータ３６５、インバータ３６６、インバータ３６７、論理積回路３６８、論理積回路３６９、論理積回路３７０、論理和回路３７１は、強制マッチ回路２８０に対応する。マッチ有効レジスタ３６１は、対応する出力端子３ｂのマッチ検出を有効とする場合、すなわち、少なくとも１つのマッチ検出サイクルにおいて当該出力端子３ｂのマッチ検出を行う場合に"１"が設定される。具体的には、マッチ有効レジスタ３６１に"０"が設定されると、インバータ３７２によりマッチ有効レジスタ３６１の値が反転され、論理和回路３７１に対して"１"が供給される。この結果、論理和回路３７１は、強制マッチ信号（ＥＭ７＝"１"）を出力する。したがって、当該マッチピン出力端子３ｂに対応する強制マッチ部３６から、常に強制マッチ信号が供給され、当該出力端子３ｂについてのマッチ検出が無効化される。逆に、マッチ有効レジスタ３６１に"１"が設定される場合は、論理和回路３７１に対して"０"が供給される。この結果、強制マッチ信号ＥＭ７＝"０"の値は、有効レジスタ３６２、３６３、３６４の設定およびマッチモード信号ＭＭの値に依存する。 The forced match unit 36 includes a match valid register 361, an inverter 372, an MDQ7 valid register 362, an MDQ6 valid register 363, an MDQ5 valid register 364, an inverter 365, an inverter 366, an inverter 367, a logical product circuit 368, a logical product circuit 369, a logical product A circuit 370 and an OR circuit 371 are included. The inverter 372, the inverter 365, the inverter 366, the inverter 367, the logical product circuit 368, the logical product circuit 369, the logical product circuit 370, and the logical sum circuit 371 correspond to the forced match circuit 280. The match valid register 361 is set to “1” when the match detection of the corresponding output terminal 3b is validated, that is, when the match detection of the output terminal 3b is performed in at least one match detection cycle. Specifically, when “0” is set in the match valid register 361, the value of the match valid register 361 is inverted by the inverter 372, and “1” is supplied to the OR circuit 371. As a result, the OR circuit 371 outputs a forced match signal (EM7 = “1”). Therefore, a forced match signal is always supplied from the forced match unit 36 corresponding to the match pin output terminal 3b, and the match detection for the output terminal 3b is invalidated. Conversely, when “1” is set in the match valid register 361, “0” is supplied to the OR circuit 371. As a result, the value of the forced match signal EM7 = "0" depends on the settings of the valid registers 362, 363, and 364 and the value of the match mode signal MM.

ＭＤＱ７有効レジスタ３６２、ＭＤＱ６有効レジスタ３６３、ＭＤＱ５有効レジスタ３６４は、各々、対応するマッチモードにおいて当該出力端子に対応する強制マッチ信号を出力するか否かを設定する。各インバータ３６５、インバータ３６６、インバータ３６７は、対応する入力に対する否定値を出力する。各論理積回路３６８、論理積回路３６９、論理積回路３７０は、インバータ３６５、インバータ３６６、およびインバータ３６７の出力のそれぞれと、マッチモード信号ＭＤＱ７、ＭＤＱ６、ＭＤＱ５のそれぞれとの論理積を出力する。 The MDQ7 valid register 362, the MDQ6 valid register 363, and the MDQ5 valid register 364 each set whether or not to output a forced match signal corresponding to the output terminal in the corresponding match mode. Each inverter 365, inverter 366, and inverter 367 output a negative value for the corresponding input. Each logical product circuit 368, logical product circuit 369, and logical product circuit 370 outputs the logical product of the outputs of inverter 365, inverter 366, and inverter 367 and match mode signals MDQ7, MDQ6, and MDQ5, respectively.

論理積回路３６８は、マッチモード信号ＭＤＱ７と、ＭＤＱ７有効レジスタ３６２の値のインバータ３６５による否定値との論理積を、内部強制マッチ信号ＥＭ７１として出力する。論理積回路３６９は、マッチモード信号ＭＤＱ６と、ＭＤＱ６有効レジスタ３６３の値のインバータ３６６による否定値との論理積を、内部強制マッチ信号ＥＭ７２として出力する。論理積回路３７０は、マッチモード信号ＭＤＱ５と、ＭＤＱ５有効レジスタ３６４の値のインバータ３６７による否定値との論理積を、内部強制マッチ信号ＥＭ７３として出力する。 The AND circuit 368 outputs a logical product of the match mode signal MDQ7 and the negative value of the value of the MDQ7 valid register 362 by the inverter 365 as the internal forced match signal EM71. The logical product circuit 369 outputs a logical product of the match mode signal MDQ6 and the negative value of the value of the MDQ6 valid register 363 by the inverter 366 as the internal forced match signal EM72. The AND circuit 370 outputs a logical product of the match mode signal MDQ5 and the negative value of the value of the MDQ5 valid register 364 by the inverter 367 as the internal forced match signal EM73.

論理和回路３７１は、論理積回路３６８、３６９、３７０がそれぞれ出力する各内部強制マッチ信号ＥＭ７１、ＥＭ７２、ＥＭ７３と、マッチ有効レジスタ３６１のインバータ３７２による否定値（内部強制マッチ信号ＥＭ７０）との論理和を、強制マッチ信号ＥＭ７として論理和回路２６０へと出力する。 The logical sum circuit 371 is a logical combination of the internal forced match signals EM71, EM72, and EM73 output from the logical product circuits 368, 369, and 370, respectively, and the negative value (internal forced match signal EM70) by the inverter 372 of the match valid register 361. The sum is output to the OR circuit 260 as the forced match signal EM7.

本変形例に係る強制マッチ部３６においては、論理積回路３６８は、ＭＤＱ７有効レジスタ３６２が論理"０"かつマッチモード信号ＭＤＱ７が論理"１"の場合に論理"１"を出力し、他の場合には論理"０"を出力する。これにより、強制マッチ部３６は、当該出力端子についてマッチモードＭＤＱ７が無効とされている場合において、マッチモードＭＤＱ７が選択されたことに応じて強制マッチ信号を出力することができる。また、ＭＤＱ６有効レジスタ３６３、インバータ３６６、および論理積回路３６９の組、並びに、ＭＤＱ５有効レジスタ３６４、インバータ３６７、および論理積回路３７０の組についても同様である。 In the forced match unit 36 according to this modification, the AND circuit 368 outputs a logic “1” when the MDQ7 valid register 362 is a logic “0” and the match mode signal MDQ7 is a logic “1”. In this case, logic “0” is output. Thus, the forced match unit 36 can output a forced match signal in response to selection of the match mode MDQ7 when the match mode MDQ7 is disabled for the output terminal. The same applies to the set of the MDQ6 valid register 363, the inverter 366, and the logical product circuit 369, and the set of the MDQ5 valid register 364, the inverter 367, and the logical product circuit 370.

従って、本変形例においても、試験装置１０は、それぞれのマッチ検出命令に対して指定されたマッチモードに対応する出力端子をマッチピンとして選択することができる。 Therefore, also in this modification, the test apparatus 10 can select an output terminal corresponding to a match mode designated for each match detection command as a match pin.

図８は、強制マッチ部２４の変形例となる強制マッチ部４６の構成を示す。なお、図８も、マッチモードが３種類（ＭＤＱ７、ＭＤＱ６、ＭＤＱ５）の場合を示す。なお、試験装置１０の全体構成は図１、図２に示したものと同様である。
試験部１は、複数のマッチモードに対応する複数のマッチモード信号ＭＤＱ７、ＭＤＱ６、ＭＤＱ５のうち、選択したマッチモードに対応するマッチモード信号を論理Ｈレベルとする。それぞれのピンマッチ検出部２１は、対応する出力端子３ｂの出力信号がマッチ状態となった場合に論理Ｈレベルの内部ピンマッチ信号を出力する。FIG. 8 shows a configuration of a forced match unit 46 which is a modification of the forced match unit 24. FIG. 8 also shows a case where there are three types of match modes (MDQ7, MDQ6, MDQ5). The overall configuration of the test apparatus 10 is the same as that shown in FIGS.
The test unit 1 sets the match mode signal corresponding to the selected match mode among the plurality of match mode signals MDQ7, MDQ6, and MDQ5 corresponding to the plurality of match modes to a logic H level. Each pin match detection unit 21 outputs an internal pin match signal of logic H level when the output signal of the corresponding output terminal 3b is in a match state.

強制マッチ部４６は、マッチ有効レジスタ４６１、インバータ４６９、ＭＤＱ７有効レジスタ４６２、ＭＤＱ６有効レジスタ４６３、ＭＤＱ５有効レジスタ４６４、否定論理積回路４６５、否定論理積回路４６６、否定論理積回路４６７、論理積回路４６８とを有する。強制マッチ回路２８０としては、否定論理積回路４６５、４６６、４６７と、インバータ４６９、とを含む。 The forced match unit 46 includes a match valid register 461, an inverter 469, an MDQ7 valid register 462, an MDQ6 valid register 463, an MDQ5 valid register 464, a negative logical product circuit 465, a negative logical product circuit 466, a negative logical product circuit 467, and a logical product circuit. 468. The forced match circuit 280 includes NAND circuits 465, 466 and 467 and an inverter 469.

マッチ有効レジスタ４６１は、対応する出力端子３ｂのマッチ検出を有効とする場合、すなわち、少なくとも１つのマッチ検出サイクルにおいて当該出力端子３ｂのマッチ検出を行う場合に"１"が設定される。具体的には、マッチ有効レジスタ４６１に"０"が設定されると、インバータ４６９によりマッチ有効レジスタ４６１の値が反転され、論理積回路４６８に対して"１"が供給される。この結果、強制マッチ信号ＥＭ７＝"１"の値は、有効レジスタ４６２、４６３、４６４の設定およびマッチモード信号ＭＭの値に依存する。逆に、マッチ有効レジスタ４６１に"１"が設定される場合は、論理積回路４６８に対して"０"が供給される。この結果、論理積回路４６８は、強制マッチ信号（ＥＭ７＝"０"）を出力する。したがって、当該マッチピン出力端子３ｂに対応する強制マッチ部４６から、常にＥＭ７＝"０"の強制マッチ信号が供給され、当該出力端子３ｂについてのマッチ検出が有効化される。

The match valid register 461 is set to “1” when the match detection of the corresponding output terminal 3b is validated, that is, when the match detection of the output terminal 3b is performed in at least one match detection cycle. Specifically, when “0” is set in the match valid register 461, the value of the match valid register 461 is inverted by the inverter 469 and “1” is supplied to the AND circuit 468. As a result, the value of the forced match signal EM7 = "1" depends on the settings of the valid registers 462, 463, 464 and the value of the match mode signal MM. Conversely, when “1” is set in the match valid register 461, “0” is supplied to the AND circuit 468. As a result, the AND circuit 468 outputs a forced match signal (EM7 = “0”). Therefore, a forced match signal EM7 = “0” is always supplied from the forced match unit 46 corresponding to the match pin output terminal 3b, and match detection for the output terminal 3b is validated.

ＭＤＱ７有効レジスタ４６２、ＭＤＱ６有効レジスタ４６３、ＭＤＱ５有効レジスタ４６４は、各々、対応するマッチモードにおいて当該出力端子に対応する強制マッチ信号を出力するか否かを設定する。各否定論理積回路４６５、否定論理積回路４６６、否定論理積回路４６７は、ＭＤＱ７有効レジスタ４６２、ＭＤＱ６有効レジスタ４６３、およびＭＤＱ５有効レジスタ４６４の出力のそれぞれと、マッチモード信号ＭＤＱ７、ＭＤＱ６、ＭＤＱ５のそれぞれとの否定論理積を出力する。 The MDQ7 valid register 462, the MDQ6 valid register 463, and the MDQ5 valid register 464 each set whether or not to output a forced match signal corresponding to the output terminal in the corresponding match mode. Each of the NAND circuit 465, the NOT AND circuit 466, and the NOT AND circuit 467 respectively outputs the outputs of the MDQ7 valid register 462, the MDQ6 valid register 463, and the MDQ5 valid register 464 and the match mode signals MDQ7, MDQ6, and MDQ5. Outputs the logical AND of each.

否定論理積回路４６５は、マッチモード信号ＭＤＱ７と、ＭＤＱ７有効レジスタ４６２の値との否定論理積を、内部強制マッチ信号ＥＭ７１として出力する。否定論理積回路４６６は、マッチモード信号ＭＤＱ６と、ＭＤＱ６有効レジスタ４６３の値との否定論理積を、内部強制マッチ信号ＥＭ７２として出力する。否定論理積回路４６７は、マッチモード信号ＭＤＱ５と、ＭＤＱ５有効レジスタ４６４の値との論理積を、内部強制マッチ信号ＥＭ７３として出力する。 The negative logical product circuit 465 outputs a negative logical product of the match mode signal MDQ7 and the value of the MDQ7 valid register 462 as the internal forced match signal EM71. The negative logical product circuit 466 outputs a negative logical product of the match mode signal MDQ6 and the value of the MDQ6 valid register 463 as the internal forced match signal EM72. The negative logical product circuit 467 outputs the logical product of the match mode signal MDQ5 and the value of the MDQ5 valid register 464 as the internal forced match signal EM73.

論理積回路４６８は、否定論理積回路４６５、４６６、４６７がそれぞれ出力する各内部強制マッチ信号ＥＭ７１、ＥＭ７２、ＥＭ７３と、マッチ有効レジスタ４６１のインバータ４６９による否定値（内部強制マッチ信号ＥＭ７０）との論理積を、強制マッチ信号ＥＭ７として論理和回路２６０へと出力する。 The logical product circuit 468 includes the internal forced match signals EM71, EM72, and EM73 output from the negative logical product circuits 465, 466, and 467, respectively, and the negative value (internal forced match signal EM70) by the inverter 469 of the match valid register 461. The logical product is output to the logical sum circuit 260 as the forced match signal EM7.

本変形例に係る強制マッチ部４６においては、否定論理積回路４６５は、ＭＤＱ７有効レジスタ４６２が論理"１"かつマッチモード信号ＭＤＱ７が論理"１"の場合に論理"０"を出力し、他の場合には論理"１"を出力する。これにより、否定論理積回路４６５は、当該出力端子についてマッチモードＭＤＱ７が有効とされている場合において、マッチモードＭＤＱ７が選択された場合に内部強制マッチ信号ＥＭ７１を論理"０"とする。また、ＭＤＱ６有効レジスタ４６３および否定論理積回路４６６の組、並びに、ＭＤＱ５有効レジスタ４６４および否定論理積回路４６７の組についても同様である。これにより、強制マッチ部４６は、論理積回路４６８が出力する強制マッチ信号ＥＭ７を"０"として、ピンマッチ検出部２１によるマッチ検出を可能することができる。一方、インバータ４６９、否定論理積回路４６５、否定論理積回路４６６、および否定論理積回路４６７の全てが論理"１"を出力した場合、論理積回路４６８は、強制マッチ信号ＥＭ７を"１"とする。 In the forced matching unit 46 according to this modification, the NAND circuit 465 outputs a logic “0” when the MDQ7 valid register 462 is a logic “1” and the match mode signal MDQ7 is a logic “1”. In the case of, logic "1" is output. As a result, the NAND circuit 465 sets the internal forced match signal EM71 to logic “0” when the match mode MDQ7 is selected when the match mode MDQ7 is enabled for the output terminal. The same applies to the set of the MDQ6 valid register 463 and the negative logical product circuit 466 and the set of the MDQ5 valid register 464 and the negative logical product circuit 467. As a result, the forced match unit 46 can set the forced match signal EM7 output from the AND circuit 468 to “0” and enable the pin match detection unit 21 to detect a match. On the other hand, when all of the inverter 469, the negative logical product circuit 465, the negative logical product circuit 466, and the negative logical product circuit 467 output logic "1", the logical product circuit 468 sets the forced match signal EM7 to "1". To do.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

Claims

A test apparatus for testing a device under test having a plurality of output terminals,
A test sequence for testing the device under test is executed, and a match detection cycle for detecting that the output signal of the device under test matches an expected value as a condition for proceeding with the test sequence A test unit for designating the output terminal to detect a state;
A plurality of pin match detectors provided corresponding to each of the plurality of output terminals and outputting a pin match signal indicating whether or not the output signal of the corresponding output terminal is in a match state;
A plurality of forced match units provided corresponding to each of the plurality of pin match detection units, forcibly matching the pin match signal corresponding to the output terminal that is not the detection target of the match state;
An overall match detection unit that outputs an overall match signal in response to each of the pin match detection units outputting a pin match signal indicating a match between an output signal and an expected value;
A test apparatus comprising:

The test unit selects one match mode from a plurality of match modes in which the set of output terminals from which a match state is to be detected is different for each match detection cycle,
Each said forced match part is
A plurality of valid registers provided corresponding to each of the plurality of match modes, for setting whether or not the pin match signal is forced to be in a match state in the corresponding match mode;
When the valid register corresponding to the match mode selected by the test unit is set to forcibly set the pin match signal to the match state, the pin match signal is forcibly set to the match state The test apparatus according to claim 1, further comprising: a match circuit.

The test section is
Sequentially execute the test instructions in the test sequence for each test cycle;
When executing a match detection instruction that is a test instruction for detecting a match state of the output signal, the match mode specified in the match detection instruction is selected,
Until the entire match signal is detected, the match detection command is repeatedly executed,
The test apparatus according to claim 2, wherein a test instruction next to the match detection instruction is executed in response to detecting the entire match signal.

The plurality of valid registers in each of the forced match units are set to a logic H level when the pin match signal is forcibly set to a match state in the corresponding match mode,
The test unit sets the match mode signal corresponding to the selected match mode to a logic H level among the plurality of match mode signals corresponding to the plurality of match modes,
Each of the pin match detection units outputs an internal pin match signal of logic H level when the output signal of the corresponding output terminal is in a match state,
The forced match circuit in each of the forced match units is:
For each of the plurality of match modes, a plurality of AND circuits that take the logical product of the negation of the match mode signal and the value of the valid register;
A logical sum circuit that takes the logical sum of each output of the plurality of logical product circuits and the internal pin match signal and outputs the logical sum as the pin match signal;
The test apparatus according to claim 3, wherein the overall match detection unit outputs a logical product of the plurality of pin match signals output from the plurality of pin match detection units as an overall match signal.

The plurality of valid registers in each of the forced match units are set to a logic L level when the pin match signal is forcibly set to a match state in the corresponding match mode,
The test unit sets the match mode signal corresponding to the selected match mode to a logic H level among the plurality of match mode signals corresponding to the plurality of match modes,
Each of the pin match detection units outputs an internal pin match signal of logic H level when the output signal of the corresponding output terminal is in a match state,
The forced match circuit in each of the forced match units is:
For each of the plurality of match modes, a plurality of AND circuits that take a negative AND of the match mode signal and the value of the valid register;
A logical sum circuit that takes the logical sum of each output of the plurality of logical product circuits and the internal pin match signal and outputs the logical sum as the pin match signal;
The test apparatus according to claim 3, wherein the overall match detection unit outputs a logical product of the plurality of pin match signals output from the plurality of pin match detection units as an overall match signal.

The plurality of valid registers in each of the forced match units are set to a logic H level when the pin match signal is forcibly set to a match state in the corresponding match mode,
The test unit sets the match mode signal corresponding to the selected match mode to a logic H level among the plurality of match mode signals corresponding to the plurality of match modes,
Each of the pin match detection units outputs an internal pin match signal of logic H level when the output signal of the corresponding output terminal is in a match state,
The forced match circuit in each of the forced match units is:
For each of the plurality of match modes, a plurality of NAND circuits that output a NAND of the match mode signal and the value of the valid register;
A logical product circuit that takes a logical product of outputs of the plurality of negative logical product circuits;
A logical sum circuit that takes the logical sum of the output of the logical product circuit and the internal pin match signal and outputs the logical sum as the pin match signal;
The test apparatus according to claim 3, wherein the overall match detection unit outputs a logical product of the plurality of pin match signals output from the plurality of pin match detection units as an overall match signal.