KR101146167B1 - Ｗｃｄｍａ 하향 링크 신호를 이용한 기준 클럭 발생 장치 및 그 방법 - Google Patents

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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W56/00—Synchronisation arrangements
    • H04W56/0035—Synchronisation arrangements detecting errors in frequency or phase

Abstract

본 발명은, 상용 WCDMA 시스템의 하향 링크 RF 신호를 이용하여 기준 클럭의 오차를 줄여 정확도를 개선한 기준 클럭 발생 장치 및 기준 클럭 발생 방법에 관한 것으로, 본 발명에 따른 기준 클럭 발생 장치에서 WCDMA 하향 링크 신호를 이용하여 기준 클럭을 발생시키는 방법은, 상기 하향 링크 신호에 대해 동기 채널의 프라이머리 동기 코드의 상관 연산을 수행하고, 그 상관 연산값에 기초하여 프라이머리 동기 코드의 시작 위치를 판정하는 단계; 상기 프라이머리 동기 코드의 시작 위치와 동일한 위치에서, 상기 하향 링크 신호에 대해 슬롯별 세컨더리 동기 코드의 상관 연산을 수행하고, 그 상관 연산값에 기초하여 스크램블링 코드 그룹을 판정하는 단계; 상기 판정된 스크램블링 코드 그룹에 속하는 프라이머리 스크램블링 코드의 상관 연산을 상기 하향 링크 신호에 대해 수행하고, 그 상관 연산값에 기초하여 프라이머리 공통 파일롯 채널의 시작 위치를 판정하는 단계; 기준 클럭에 따른 카운트 값과 상기 판정된 프라이머리 공통 파일롯 채널의 시작 위치를 비교하여 그 시작 위치에서의 카운트 값의 변화 정도에 따라 주파수 에러값을 산출하는 단계; 및 상기 산출된 주파수 에러값에 기초하여 상기 기준 클럭의 주파수를 보정하는 단계;를 포함한다.

Description

ＷＣＤＭＡ 하향 링크 신호를 이용한 기준 클럭 발생 장치 및 그 방법{APPARATUS AND METHOD FOR GENERATING REFERENCE CLOCK USING DOWN LINK SIGNAL OF WCDMA SYSTEM}
본 발명은, 기준 클럭 발생 장치 및 방법에 관한 것으로, 보다 구체적으로, WCDMA 시스템의 하향 링크 신호를 이용하여 기준 클럭을 발생시키는 기준 클럭 발생 장치 및 방법에 관한 것이다.
이동통신시스템에서 펨토 기지국, 비콘 장비 등과 같이 RF 신호를 만드는 장비들은 기준 클럭(reference clock) 발생 장치를 구비한다. 그런데, 이러한 기준 클럭 발생 장치에 사용되는 발진기(VCO:Voltage Controlled Oscillator)들은 그 정확도에 한계가 있다. 정확도가 높은 발진기를 사용할 경우 클럭 발생 장치의 제조에 많은 비용이 소모되고, 반면 비용을 줄이는 경우 기준 클럭의 정확도가 떨어지는 문제가 있다.
이에 따라 클럭 발생 장치는 GPS 위성에서 발생되는 GPS 신호로부터 기준 클럭을 생성하기도 하나, GPS 수신기를 별도로 장착해야 하고, 또한 기준 클럭을 얻어내기 위한 복잡한 회로가 요구된다. 또한 GPS 신호가 수신되지 않은 지역에서는 기준 클럭을 생성할 수 없는 문제점이 있다. 따라서, 최근에는 GPS 신호에 독립적으로 기준 클럭을 발생시키려고 하는 실정인데, 위와 같이 기준 클럭의 정확도가 개선되지 못하고 있는 실정이다.
기준 클럭을 생성하는 발진기들은 전자적인 잡음이나 열과 같은 주변 환경의 영향으로 그 진동 주기가 변하기가 쉽고, 따라서 그 불안정성으로 인해 시간이 흐를수록 기준 클럭의 오차는 더욱 커지는 문제점이 있다. 앞서 말한 바와 같이, 안정성을 높이는 가장 쉬운 방법은 고가의 발진기나 GPS 신호를 이용하여 기준 클럭을 발생시키는 방법이 있으나, 이는 번거로울 뿐만 아니라 비용이 많이 드는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로, 상용 WCDMA 시스템의 하향 링크 RF 신호를 이용하여 기준 클럭의 오차를 줄여 정확도를 개선한 기준 클럭 발생 장치 및 기준 클럭 발생 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른, WCDMA 하향 링크 신호를 이용한 기준 클럭 발생 장치는, 상기 하향 링크 신호에 대해 동기 채널의 프라이머리 동기 코드의 상관 연산을 수행하는 제 1 상관 연산부; 상기 제 1 상관 연산부의 상관 연산값에 기초하여 판정된 상기 동기 채널의 프라이머리 동기 코드의 시작 위치와 동일한 위치에서, 상기 하향 링크 신호에 대해 슬롯별 세컨더리 동기 코드의 상관 연산을 수행하는 제 2 상관 연산부; 상기 제 2 상관 연산부의 상관 연산값에 기초하여 판정된 스크램블링 코드 그룹에 속하는 프라이머리 스크램블링 코드의 상관 연산을 상기 하향 링크 신호에 대해 수행하는 제 3 상관 연산부; 상기 제 1, 2, 3 상관 연산부를 제어하되, 상기 제 1 상관 연산부의 상관 연산값에 기초하여 프라이머리 동기 코드의 시작 위치를 판정하여 이 정보를 상기 제 2 상관 연산부에 전달하고, 상기 제 2 상관 연산부의 상관 연산값에 기초하여 스크램블링 코드 그룹을 판정하여 이 정보를 상기 제 3 상관 연산부에 전달하며, 상기 제 3 상관 연산부의 상관 연산값에 기초하여 프라이머리 공통 파일롯 채널의 시작 위치를 판정하는 시작 위치 판정부; 기준 클럭을 발생하는 발진기; 상기 기준 클럭에 따른 카운트 값과 상기 시작 위치 판정부에서 판정된 프라이머리 공통 파일롯 채널의 시작 위치를 비교하여 그 시작 위치에서의 카운트 값의 변화 정도에 따라 주파수 에러값을 산출하는 주파수 에러 추정부; 및 상기 주파수 에러 추정부에서 산출된 주파수 에러값에 기초하여 상기 발진기의 기준 클럭의 주파수를 보정하는 보정부;를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른, 기준 클럭 발생 장치에서 WCDMA 하향 링크 신호를 이용하여 기준 클럭을 발생시키는 방법은, 상기 하향 링크 신호에 대해 동기 채널의 프라이머리 동기 코드의 상관 연산을 수행하고, 그 상관 연산값에 기초하여 프라이머리 동기 코드의 시작 위치를 판정하는 단계; 상기 프라이머리 동기 코드의 시작 위치와 동일한 위치에서, 상기 하향 링크 신호에 대해 슬롯별 세컨더리 동기 코드의 상관 연산을 수행하고, 그 상관 연산값에 기초하여 스크램블링 코드 그룹을 판정하는 단계; 상기 판정된 스크램블링 코드 그룹에 속하는 프라이머리 스크램블링 코드의 상관 연산을 상기 하향 링크 신호에 대해 수행하고, 그 상관 연산값에 기초하여 프라이머리 공통 파일롯 채널의 시작 위치를 판정하는 단계; 기준 클럭에 따른 카운트 값과 상기 판정된 프라이머리 공통 파일롯 채널의 시작 위치를 비교하여 그 시작 위치에서의 카운트 값의 변화 정도에 따라 주파수 에러값을 산출하는 단계; 및 상기 산출된 주파수 에러값에 기초하여 상기 기준 클럭의 주파수를 보정하는 단계;를 포함한다.
상기와 같은 본 발명은, 상용 WCDMA 시스템의 하향 링크 RF 신호를 이용하여 기준 클럭의 오차를 줄임으로써, 보다 정확한 기준 클럭을 발생시킬 수 있다. 특히, WCDMA 서비스망이 구축된 지역에서는 GPS와 같은 설치 위치에 대한 제약이 없이 기준 클럭을 생성할 수 있으므로, WCDMA 기반의 옥내형 장비(예컨대, 펨토 기지국) 또는 옥외형 장비(예컨대, WCDMA 비콘 장비 등)의 기준 클럭 발생 장치로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 기준 클럭 발생 장치의 구성을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 스크램블링 코드 그룹을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 P-CPICH 시작 위치 판정부에서의 P-CPICH 시작 위치를 판정하는 방법을 설명하는 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 P-CPICH와 SCH(PSC/SSC) 간의 타이밍 관계도이다.
도 5는 도 1의 주파수 에러 추정부의 세부 구성을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 주파수 에러의 타이밍 관계도이다.
도 7은 도 1의 보정부의 동작을 설명하는 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 보정부에서 시작 위치의 위상을 보정하는 과정을 설명하는 도면이다.
도 9는 본 발명의 일 실시예에 따른 PLL 락 상태의 타이밍도이다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 기준 클럭 발생 장치의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 기준 클럭 발생 장치는, 안테나(101), RF 하향 변환부(103), 아날로그-디지털 변환부(ADC)(105), PSC(Primary Synchronisation Code) 상관 연산부(107), SSC(Secondary Synchronization codes) 상관 연산부(109), P-CPICH(Primary Common Pilot Channel) 상관 연산부(111), P-CPICH 시작 위치 판정부(113), 주파수 에러 추정부(115), 보정부(117), 디지털-아날로그 변환부(DAC)(119) 및 발진기(121)를 포함한다.
안테나(101)는 WCDMA 시스템의 기지국(NodeB)로부터 송신된 하향 링크 RF 신호를 수신하여 RF 하향 변환부(103)로 출력한다. RF 하향 변환부(103)는 상기 안테나(101)를 통해 수신된 RF 신호를 주파수 하향 변환하여 기저대역(baseband) I(In-phase)/Q(Quadrature-phase) 신호로 변환한다.
아날로그-디지털 변환부(Analog-Digital Converter)(105)는 상기 RF 하향 변환부(103)에서 주파수 하향 변환된 기지대역 I/Q 신호를 디지털 신호로 변환한다.
PSC(Primary Synchronisation Code) 상관(correlation) 연산부(107)는, 상기 아날로그-디지털 변환부(105)로부터 출력된 신호에 대해 PSC(Primary Synchronisation Code) 상관(correlation) 연산을 하여 P-CPICH 시작 위치 판정부(113)에 출력한다.
WCDMA 시스템에서는 기지국(Node B)과 단말의 동기를 위해 별도의 동기 채널(SCH:Synchronization Channel)을 제공한다. PSC 상관 연산부(107)는, 동기 채널을 통해 전송되는 프라이머리 동기 코드(PSC:Primary Synchronisation Code)에 대한 상관 연산을 하여 그 연산 결과값을 P-CPICH 시작 위치 판정부(113)에 출력한다.
PSC(Primary Synchronisation Code) 상관(correlation) 연산부(107)에서 수행되는 상관 연산의 식은 다음 [수학식 1]과 같다.
Figure 112010037382716-pat00001
상기 [수학식 1]에서 CCF가 상관 연산값이고, 신호의 각 슬롯(slot)마다 1 개의 프라이머리 동기 코드(PSC)가 송출되므로 두 개의 슬롯 수(5120 chip)만큼 상관을 수행한다. 즉 L=5120이다. 상기 [수학식 1]의 상관 연산값에서 최대값을 나타내는 'd'를 찾음으로써 프라이머리 동기 코드(PSC)의 시작 위치를 판정할 수 있다.
SSC(Secondary Synchronization codes) 상관 연산부(109)는, P-CPICH 시작 위치 판정부(113)의 제어에 따라 상기 아날로그-디지털 변환부(105)로부터 출력된 신호에 대해 SSC(Secondary Synchronization codes) 상관(correlation) 연산을 하여 그 연산 결과값을 P-CPICH 시작 위치 판정부(113)에 출력한다.
동기 채널(SCH)의 세컨더리 동기 코드(SSC, Cssc , k)는 다음과 같다.
Figure 112010037382716-pat00002
위와 같이 세컨더리 동기 코드(SSC)는 총 16 개이고, 이 16 개의 세컨더리 동기 코드(SSC) 중 어느 하나의 세컨더리 동기 코드(SSC)가 각 슬롯마다 할당된다. 그리고, 도 2는 세컨더리 동기 코드에 따른 스크램블링 코드 그룹을 나타낸 도면으로서, 각 스크램블링 코드 그룹마다 15 개의 슬롯에 할당된 세컨더리 동기 코드(SSC)의 배열이 서로 다르다. 예컨대, 스크램블링 코드 그룹 33의 경우, 슬롯 #0에는 SSC 2번이 할당되고, 슬롯 #1에는 SSC 7번이 할당되며, 슬롯 #2에는 SSC 14번이 할당되는 방식으로, 각 스크램블링 코드 그룹마다 15 개의 슬롯에 할당된 SSC의 배열이 서로 다르다. 그리고 동기 채널에서 프라이머리 동기 코드(PSC)와 세컨더리 동기 코드(SSC)는 시작 위치가 서로 동일하다.
따라서, SSC 상관 연산부(109)는, PSC 상관 연산부(107)의 상관 연산값에 기초하여 프라이머리 동기 코드의 시작 위치를 P-CPICH 시작 위치 판정부(113)에서 찾아내면, P-CPICH 시작 위치 판정부(113)의 제어에 따라 그 프라이머리 동기 코드의 시작 위치와 동일한 시작 위치(즉, 동일한 'd')에서, 15 개 각각의 슬롯별로 총 16 개의 세컨더리 동기 코드(SSC)에 대해 반복하여 SSC(Secondary Synchronization codes) 상관(correlation) 연산을 수행하여, 그 연산 결과값을 출력한다. 다시 말하면, 슬롯마다 16 번의 상관 연산을 하되, WCDMA 슬롯은 15 개의 슬롯이므로, 15 개의 슬롯 각각에 대해 16 번의 상관 연산을 하여, 총 15×16 번의 상관 연산을 수행한다. SSC 상관 연산부(109)에서 수행되는 상관 연산의 식은 다음 [수학식 2]와 같다.
Figure 112010037382716-pat00003
이와 같이 SSC 상관 연산부(109)는, 각 슬롯마다 16 번의 상관 연산을 수행하여 상관 연산값을 P-CPICH 시작 위치 판정부(113)로 출력하고, P-CPICH 시작 위치 판정부(113)는 각 슬롯마다 최대값을 나타내는 세컨더리 동기 코드(SSC)를 찾아낸 후(즉, k를 찾음) 15 개의 슬롯에서 찾아낸 세컨더리 동기 코드(SSC)의 배열에 일치하는 스크램블링 코드 그룹을 판독한다. 예컨대, 15 개의 슬롯에서 찾아낸 세컨더리 동기 코드(SSC) 넘버의 배열이 {2, 7, 14, 16, 5, 9, 2, 9, 16, 11, 11, 5, 7, 4, 14}이면 해당하는 스크램블링 코드 그룹은 도 2에서 그룹 33이다.
P-CPICH 상관 연산부(111)는, P-CPICH 시작 위치 판정부(113)에서 구해진 스크램블링 코드 그룹 정보를 이용하여 WCDMA RF 신호의 프라이머리 스크램블링 코드(PSC:Primary Scrambling Code)를 생성한 후, 그 생성한 프라이머리 스크램블링 코드와 상기 아날로그-디지털 변환부(105)로부터 출력된 신호를 상관 연산한다.
1 개의 스크램블링 코드 그룹은 8 개의 프라이머리 스크램블링 코드(PSC)를 포함한다. 따라서, P-CPICH 상관 연산부(111)는, 8 개의 프라이머리 스크램블링 코드(PSC)를 순차적으로 발생시켜, 슬롯 0의 기준 위치(P-CPICH 시작 위치 판정부(113)는 SSC 상관 연산부(109)의 상관 연산값에 기초하여 슬롯 0의 기준 위치를 알고 있음)에서 아래 [수학식 3]에 따라 상관 연산을 수행한다.
먼저, 프라이머리 스크램블링 코드(PSC)(Sdl ,n(i), n=16*k(k=0, 1, ~, 511))는 다음과 같다.
Figure 112010037382716-pat00004
Figure 112010037382716-pat00005
P-CPICH 시작 위치 판정부(113)는 P-CPICH 상관 연산부(111)의 8 개의 프라이머리 스크램블링 코드 각각에 대한 상관 연산값을 기초로, 상관 연산값이 최대가 되는 프라이머리 스크램블링 코드를 판정한다. 이 판정된 프라이머리 스크램블링 코드가 WCDMA 신호의 프라이머리 스크램블링 코드이다.
P-CPICH 상관 연산부(111)는, P-CPICH 시작 위치 판정부(113)에서 프라이머리 스크램블링 코드가 판정되면, P-CPICH 시작 위치 판정부(113)의 제어에 따라 상기 판정된 프라이머리 스크램블링 코드(PSC)를 이용하여 지속적으로 상기 [수학식 3]의 상관 연산을 수행한다. P-CPICH 시작 위치 판정부(113)는 P-CPICH 상관 연산부(111)의 상관 연산값에서 최대의 상관 연산값을 나타내는 "d"의 값을 찾게 되고, 이 "d"의 값이 P-CPICH의 시작 위치가 된다.
다음으로, P-CPICH 시작 위치 판정부(113)의 동작에 대해 도 3 및 도 4를 참조하여 설명한다. 도 3은 본 발명의 일 실시예에 따른 P-CPICH 시작 위치 판정부(113)에서의 P-CPICH 시작 위치를 판정하는 방법을 설명하는 흐름도이고, 도 4는 본 발명의 일 실시예에 따른 P-CPICH와 SCH(PSC/SSC) 간의 타이밍 관계도이다.
도 3에 도시된 바와 같이, 먼저 P-CPICH 시작 위치 판정부(113)는 PSC 상관 연산부(107)로부터 출력되는 상관 연산값을 이용하여 동기 채널(SCH)의 프라이머리 동기 코드(PSC)의 시작 위치를 판정한다(S301). 구체적으로, 상기 [수학식 1]의 상관 연산값이 최대가 되는 "d"의 값을 찾음으로써 판정된다. 프라이머리 동기 코드(PSC)의 길이는 256 칩이며, 도 4에 도시된 바와 같이 슬롯당 1 개의 프라이머리 동기 코드가 송출된다. 따라서 [수학식 1]에서 L=5120인 경우 프라이머리 동기 코드(PSC)가 2 개 포함되어 있으며, 이 중 1 개는 연산 샘플 수인 L 내부에 완전히 포함된다.
한편, 도 4에 도시된 바와 같이, 동기 채널의 프라이머리 동기 코드의 시작 위치는 세컨더리 동기 코드(SSC)의 시작 위치와 같다. 따라서 P-CPICH 시작 위치 판정부(113)는 프라이머리 동기 코드의 시작 위치 정보(즉, "d" 정보)를 SSC 상관 연산부(109)로 전달하고, SSC 상관 연산부(109)로부터 각 슬롯별 16 개의 세컨더리 동기 코드에 대한 상관 연산값을 수신한다. P-CPICH 시작 위치 판정부(113)는, 각 슬롯별 16 개의 세컨더리 동기 코드에 대한 상관 연산값을 수신하면, 그 상관 연산값을 이용하여 각 슬롯별로 세컨더리 동기 코드를 판정한다(S303).
그리고, P-CPICH 시작 위치 판정부(113)는, 상기 판정된 각 슬롯별 세턴더리 동기 코드(SSC)를 이용하여 스크램블링 코드 그룹을 판정한다(S305). 스크램블링 코드 그룹은 0~63까지 존재하며, 1 개의 스크램블링 코드 그룹은 8 개의 프라이머리 스크램블링 코드(Primary Scrambling Code)를 포함하게 된다. P-CPICH 시작 위치 판정부(113)는 상기 판정된 스크램블링 코드 그룹의 정보 그리고 슬롯 0의 시작 위치 정보를 P-CPICH 상관 연산부(111)로 전달한다.
P-CPICH 상관 연산부(111)는, P-CPICH 시작 위치 판정부(113)로부터 전달된 스크램블링 코드 그룹의 정보를 이용하여 해당 스크램블링 코드 그룹에 속하는 8 개의 프라이머리 스크램블링 코드를 순차적으로 발생시켜, 슬롯 0의 시작 위치에서 L=38400까지, 즉 P-CPICH 1 주기 동안 상관 연산을 수행한다. P-CPICH 시작 위치 판정부(113)는 P-CPICH 상관 연산부(111)로부터 8 개의 프라이머리 스크램블링 코드마다의 상관 연산값을 수신하고, 그 수신된 프라이머리 스크램블링 코드별 상관 연산값 중 최대의 연산값을 갖는 프라이머리 스크램블링 코드를 판정한다(S307).
이와 같이 프라이머리 스크램블링 코드를 판정한 P-CPICH 시작 위치 판정부(113)는, P-CPICH 상관 연산부(111)로 그 판정된 프라이머리 스크램블링 코드의 정보를 전달하여 지속적으로 그 판정된 프라이머리 스크램블링 코드에 대한 상관 연산을 P-CPICH 주기마다 계속하여 수행하도록 제어한다. 따라서 P-CPICH 상관 연산부(111)는 상기 판정된 프라이머리 스크램블링 코드에 대한 상관 연산값을 지속적으로 P-CPICH 시작 위치 판정부(113)로 출력하고, P-CPICH 시작 위치 판정부(113)는 그 수신된 상관 연산값이 최대가 되는 기준 위치(즉, "d")를 P-CPICH의 시작 위치로 판정한다(S309).
다시 도 1을 참조하면, 주파수 에러 추정부(115)는, P-CPICH 시작 위치 판정부(113)에서 판정된 P-CPICH 시작 위치를 이용하여 발신기(121)의 주파수 에러를 추정한다. 보다 구체적으로, 도 5는 도 1의 주파수 에러 추정부의 세부 구성을 나타낸 도면이다.
도 5에 도시된 바와 같이, 도 1의 주파수 에러 추정부(115)는, P-CPICH 시작 위치 발생부(501), 기준 클럭 카운터부(503), 기준 시간 생성부(505), 주파수 에러 계산부(507)를 포함한다.
P-CPICH 시작 위치 발생부(501)는 P-CPICH 시작 위치 판정부(113)에서 판정된 P-CPICH 시작 위치에서 신호를 발생시킨다. 이때, 1 칩 기준으로 신호를 발생시킨다.
기준 클럭 카운터부(503)는, 장치 내부의 발진기(121)를 이용하여 생성된 3.84MHz 클럭을 이용하여 0~38399 칩까지 카운트를 하여 카운터 값을 출력한다. P-CPICH의 주기는 10msec이므로, 기준 클럭 카운터부(503)는 클럭 3.84MHz를 1 칩으로 하여 0~38399 칩까지 카운트하는 동작을 반복한다.
기준 시간 생성부(505)는, 주파수 에러를 추정하기 위한 기준 시간을 발생시킨다.
주파수 에러 계산부(507)는, 상기 P-CPICH 시작 위치 발생부(501)에서 주기적으로 발생된 시작 위치 신호에 대응하는 상기 기준 클럭 카운터부(503)의 카운트 값이 1 칩만큼 변하는데 걸리는 시간을 상기 기준 시간 생성부(505)에서 발생된 기준 시간을 이용하여 측정한 후, 그 측정된 시간을 이용하여 발신기(121)의 주파수 에러를 계산한다. 보다 구체적으로, 도 6을 참조하여 설명한다.
도 6은 본 발명의 일 실시예에 따른 주파수 에러의 타이밍 관계도로서, P-CPICH 시작 위치 발생부(501)에서 주기적으로 발생된 시작 위치 신호와 기준 클럭 카운터부(503)에서의 카운트 값의 타이밍 관계를 나타낸 도면이다.
도 6의 (a)는 발진기(121)의 주파수가 기준 주파수보다 낮은 주파수로 동작하는 경우로서, 발진기(121)의 주파수가 기준 주파수보다 낮은 주파수로 동작하므로, 도 6의 (a)에 도시된 바와 같이, P-CPICH 시작 위치 발생부(501)에서 주기적으로 발생된 시작 위치 신호에 대응하는 카운트 값이 점차 증가하는 방향으로 변한다. 즉, 최초 시작 위치 신호에 대응하는 카운트 값이 "1"이였는데 점차 증가하여 이후 시작 위치 신호에 대응하는 카운트 값이 "2"→"3"으로 변한다. 다시 말하면, 발진기(121)의 주파수가 기준 주파수보다 낮은 주파수로 동작하여 기준 클럭 카운터부(503)에서의 카운트 값이 지연되고 있는 것이다.
반면, 도 6의 (b)는 발진기(121)의 주파수가 기준 주파수보다 큰 주파수로 동작하는 경우로서, 발진기(121)의 주파수가 기준 주파수보다 큰 주파수로 동작하므로, 도 6의 (a)에 도시된 바와 같이, P-CPICH 시작 위치 발생부(501)에서 주기적으로 발생된 시작 위치 신호에 대응하는 카운트 값이 점차 낮아지는 방향으로 변한다. 즉, 최초 시작 위치 신호에 대응하는 카운트 값이 "2"였으나, 점차 감소하여 이후 시작 위치 신호에 대응하는 카운트 값이 "1"→"0"으로 변한다. 다시 말하면, 발진기(121)의 주파수가 기준 주파수보다 큰 주파수로 동작하여 기준 클럭 카운터부(503)에서의 카운트 값이 빨라지고 있는 것이다.
이와 같이, 발진기(121)는 기준 주파수로 동작할 것이라고 생각하지만, 그 자체의 에러 또는 외부 환경 요인에 의한 주파수 에러에 의해 기준 주파수보다 낮은 주파수로 동작하거나, 또는 기준 주파수보다 높은 주파수로 동작하게 된다.
주파수 에러 계산부(507)는, P-CPICH 시작 위치 발생부(501)에서 주기적으로 발생된 시작 위치 신호에 대응하는 기준 클럭 카운터부(503)의 카운트 값이 "1" 만큼 변화하는 시간(
Figure 112010037382716-pat00006
)을 기준 시간 생성부(505)에서 발생되는 기준 시간을 이용하여 체크하고, 그 시간을 이용하여 다음 [수학식 4]에 따라 주파수 에러를 계산한다. 이때, 상기
Figure 112010037382716-pat00007
는 도 6의 (a)와 같이 시작 위치 신호에 대응하는 카운트 값이 이전 값에서 증가하는 방향으로 변할 경우 부호가 (-)가 되고, 반면 도 6의 (b)와 같이 시작 위치 신호에 대응하는 카운트 값이 이전 값에서 감소하는 방향으로 변할 경우 부호가 (+)가 된다.
Figure 112010037382716-pat00008
여기서,
Figure 112010037382716-pat00009
는 발진기(121)의 기준 주파수,
Figure 112010037382716-pat00010
은 기준 클럭 카운터부(503)의 1 칩에 대한 클럭 주파수로서 3.84MHz이다.
예를 들어, 시작 위치 신호에 대응하는 기준 클럭 카운터부(503)의 카운트 값이 5에서 6으로 변하는데 50msec가 걸리는 경우
Figure 112010037382716-pat00011
는 -0.05이고
Figure 112010037382716-pat00012
는 10MHz이므로 주파수 에러는 -52.083605Hz이다. 다른 예로, 시작 위치 신호에 대응하는 기준 클럭 카운터부(503)의 카운트 값이 400에서 399로 변하는데 250msec가 걸리는 경우
Figure 112010037382716-pat00013
는 0.25이고
Figure 112010037382716-pat00014
는 10MHz이므로 주파수 에러는 10.416656Hz이다.
다시 도 1을 참조하면, 보정부(117)는, 주파수 에러 추정부(115)에서 추정된 주파수 에러값에 기초하여 PLL(Phase Lock Loop) 동작을 수행하여, 발진기(121)의 주파수 제어 전압을 변경하기 위한 설정값을 생성하고 발진기(121)의 주파수 에러를 보정한다. 보정부(117)의 동작에 대해 도 7을 참조하여 설명한다.
도 7은 도 1의 보정부의 동작을 설명하는 흐름도이다. 도 7에 도시된 바와 같이, 먼저 보정부(117)는 주파수 에러 추정부(115)에서 추정된 주파수 에러값에 따라 발진기(121)의 주파수 제어 전압을 변경하기 위한 디지털-아날로그 변환기(115)의 설정값, 즉 PLL 설정값(아래에서 DAC 설정값)을 변경한다(S701). 그 설정값은 다음 [수학식 5]와 같다.
Figure 112010037382716-pat00015
여기서, 기준값은 발진기(121)의 주파수 제어 기준 전압을 설정하기 위한 값으로, PLL 연산 시간의 최소화를 위해 플래시 메모리 등과 같은 비휘발성 메모리에 저장된 값이고, Frequency error는 주파수 에러 추정부(115)에서 구한 값이며, 보상 오프셋(offset)값은 PLL 연산 시간을 최소화 하기 위한 오프셋값으로써 사용하는 발진기(121)에 따라 변경될 수 있다.
이와 같이 디지털-아날로그 변환기(115)의 설정값을 변경한 후, 보정부(117)는 주파수 에러값이 어느 정도 안정적으로 보정이 되었는지 판단한다. 즉, 주파수 에러 추정부(115)에서 산출된, P-CPICH 시작 위치에 대응하는 기준 클럭 카운터부(503)의 카운트 값이 "1" 만큼 변화하는 시간(
Figure 112010037382716-pat00016
)이 소정의 임계치(R) 이상인지 판단한다(S703).
여기서 상기 임계치(R)은 사용하는 발진기(121)에 따라 변경될 수 있다. 상기 임계치는 주파수 에러와 관련이 있으며, 예를 들어 임계치(R)가 24초이고,
Figure 112010037382716-pat00017
=10MH로 정의하면, 상기 [수학식 4]에 따라 추정되는 주파수 에러는 0.108507Hz가 되며, 상기 단계 S703은 주파수 에러가 0.108507Hz보다 작은지 판정하는 것을 의미한다. 다시 말하면, 주파수 에러가 0.108507Hz 미만이 되는 시점에서부터 P-CCPCH의 시작 위치에 대한 대한 PLL 동작을 시작하게 됨을 의미한다.
따라서, P-CPICH 시작 위치에 대응하는 기준 클럭 카운터부(503)의 카운트 값이 "1" 만큼 변화하는 시간(
Figure 112010037382716-pat00018
)이 소정의 임계치(R) 이상이 되면, 보정부(117)는 PLL 동작을 시작하여, P-CPICH 시작 위치 발생부(501)에서 주기적으로 발생된 시작 위치 신호에 대응하는 카운트 값이 변경되는 시점까지 대기한다(S705). 발진기(121)의 기준 클럭은 주파수 에러가 보정되더라도 WCDMA 기지국의 기준 클럭과 완전히 동일할 수 없고, 일정 정도의 주파수 에러가 있으므로, 일정 정도의 주파수 에러를 허용하면서, 시작 위치 신호에 대응하는 카운트 값이 변경되는 시점까지 상기 단계 S701에서 변경한 PLL 설정값, 즉 디지털-아날로그 변환기(119)의 설정값을 유지하는 것이다.
이후, P-CPICH 시작 위치 발생부(501)에서 주기적으로 발생된 시작 위치 신호에 대응하는 기준 클럭 카운터부(503)의 카운트 값이 변경되면, 그 시점에서
Figure 112010037382716-pat00019
의 부호에 반대 방향의 주파수 에러를 갖도록 PLL 설정값, 즉 디지털-아날로그 변환기(119)의 설정값을 보정한다(S707). 이때의 보정은 실제 주파수 에러의 보정을 의미하지 않고, P-CPICH의 시작 위치의 위상을 보정하는 것을 의미한다. 구체적으로 도 8을 참조하여 설명한다.
도 8은 본 발명의 일 실시예에 따른 보정부에서 시작 위치의 위상을 보정하는 과정을 설명하는 도면이다.
도 8에 도시된 바와 같이, P-CPICH의 시작 위치에 대응하는 카운트 값이 "dt1" 방향으로 변한다면, 주파수 에러는 (+)이므로, 현재 설정된 PLL 설정값에 대해, 즉 디지털-아날로그 변환기(119)의 설정값에 대해 주파수가 낮아지는 방향으로 최소 단위의 보상을 행한다.
반면, 도 8에 도시된 바와 같이, P-CPICH의 시작 위치에 대응하는 카운트 값이 "dt2" 방향으로 변한다면, 주파수 에러는 (-)이므로, 현재 설정된 PLL 설정값에 대해, 즉 디지털-아날로그 변환기(119)의 설정값에 대해 주파수가 높아지는 방향으로 최소 단위의 보상을 행한다.
최소 단위의 보상은 PLL 보상을 위한 디지털-아날로그 변환기(119)의 설정값 변경을 위한 것으로, 기본적으로 ±1의 변화량을 갖지만, 용도에 따라 변경은 가능하다.
이와 같은 PLL 설정값의 보정에 따라 P-CPICH의 시작 위치는 원래의 값으로 다시 돌아가게 된다. 즉, 도 8에서 "dt1" 방향으로 시작 위치가 "1"로 변경되었다가 다시 "2"로 돌아가게 되고, "dt2" 방향으로 시작 위치가 "3"으로 변경되었다가 다시 "2"로 돌아가게 된다. 다시 말하면, P-CPICH의 시작 위치는 기준 클럭 카운터부(503)의 카운트 값 중 일정한 카운트 값 범위 내에 위치하게 된다.
이와 같이 P-CPICH의 시작 위치가 원래의 카운트 값으로 되돌아 간 이후에, 보정부(117)는 다시 P-CPICH의 시작 위치에 대응하는 기준 클럭 카운터부(503)의 카운트 값이 변경되는지 확인한다(S709).
P-CPICH의 시작 위치에 대응하는 카운트 값이 변경되는 경우, 상술한 바와 동일하게 카운트 값이 원래의 카운트 값으로 되돌아 오도록 PLL 설정값, 즉 디지털-아날로그 변환기(119)의 설정값을 보정한다(S711). 즉, 도 8에서 P-CPICH의 시작 위치가 "dt1"로 발생한 경우 카운트 값을 "1"에서 "2"의 방향으로 보정하고, 반대로 P-CPICH의 시작 위치가 "dt2"로 발생한 경우 카운트 값을 "3"에서 "2"의 방향으로 보정한다. 따라서, 이 과정의 반복으로 P-CPICH의 시작 위치는 시작 위치의 변경이 이루어지기 전의 카운트 값의 ±1의 범위에서 고정된다.
그런데, 상술한 동작에서, P-CPICH의 시작 위치가 "dt1"의 방향으로 발생하는 경우, 위 동작에 따르면 그 시작 위치에 대응하는 카운트 값은 2→1→2→3→2→1..을 반복한다. 즉 시작 위치에 대응하는 카운트 값의 범위는 1 내지 3이 된다. 바람직하게는, 이러한 시작 위치에 대응하는 카운트 값의 범위는 위의 예에서 2→1→2→1→2...로 무한 반복되는 것이 좋다. 그리고, 온도 변화 등의 외부적인 요인으로 상술한 동작에 의한 발진기(121)의 클럭 주파수의 변화가 원하는 보정 방향으로 이루어지지 않을 수 있다. 예컨대, 1→2로 바뀌어야 하는데 1→0으로 진행할 수 있다.
이러한 경우를 대비하기 위해, 도 7에 도시된 바와 같이, 보정부(117)는, 단계 S707에서 PLL 설정값을 보정한 후 P-CPICH의 시작 위치에 대응하는 카운트 값이 일정한 기준 시간 동안 변화하지 않는지 판단하여 그 일정한 기준 시간 동안 카운트 값이 변하지 않으면, 즉 지속 시간이 T 이상인 경우(S709), 현재의 PLL 설정값을 P-CPICH의 시작 위치가 반대 방향으로 이동할 수 있도록 보정한다(S711). 예를 들어, 도 8에서 P-CPICH의 시작 위치가 "dt1"로 발생한 경우 카운트 값을 "1"에서 "2"의 방향으로 보정한 후, 일정한 기준 시간 동안 시작 위치에 대응하는 카운트 값이 변하지 않은 경우 그 카운트값을 "2"에서 "1" 방향으로 보정한다. 그러므로, P-CPICH의 시작 위치에 대응하는 카운트 값은 1과 2를 무한 반복하게 된다. 즉, PLL 락(LOCK) 상태가 된다.
이때, 상기 기준 시간 T는 단계 S703의 판단 기준 임계값(R)을 초과하지 않는 것이 바람직하다. 이미 P-CPICH 시작 위치에 대응하는 카운트 값이 "1" 만큼 변화하는 시간은, 상기 임계값(R)보다 큰 상태가 되었으나, 상기 기준 시간 T가 상기 임계값 보다 크면, 시작 위치에 대응하는 카운트 값이 기준 시간 T가 도래하기 전에 변할 수 있기 때문이다.
그리고, 상기 기준 시간 T는, 상기 단계 S705 내지 단계 S711에서 P-CPICH 시작 위치에 대응하는 카운트 값이 반복해서 변할 때 그 변화의 간격 시간을 이용하여 설정되는 것이 바람직하다.
도 9는 본 발명의 일 실시예에 따른 PLL 락 상태의 타이밍도로서, 도 9에 도시된 바와 같이, P-CPICH의 시작 위치의 위상(Phase)는
Figure 112010037382716-pat00020
의 값을 마진(margine)으로 갖는 상태로 고정된다. 이와 같이 PLL 락 상태가 되면, 발진기(121)의 정확도는 WCDMA 시스템의 기지국(NodeB)의 기준 클럭(Reference clock)의 정확도와
Figure 112010037382716-pat00021
에 의해 생기는 오차를 포함한 상태로 거의 같게 맞추어 진다.
디지털-아날로그 변환기(119)는 발진기(121)의 주파수 제어 전압 생성을 위한 것으로, 펄스 폭 변조(PWM:Pulse Width Modulation)를 이용하거나 상용 디지털-아날로그 변환기를 사용하여 구현될 수 있다. 디지털-아날로그 변환기(119)는 보정부(117)의 설정값에 의해 제어된다.
발진기(121)는, 본 장치의 기준 클럭(reference clock)을 생성하기 위한 것으로서, 장치의 용도에 따라 주파수에 대한 전압 제어가 가능한 VCTCXO/TCXO/OCXO/VCXO 등이 사용될 수 있다. 발진기(121)는 상기 디지털-아날로그 변환기(119)의 값에 따라 기준 클럭을 생성한다.
이러한 본 발명에 따른 방법을 기록매체(씨디롬, 램, 롬, 플로피 디스크, 하드 디스크, 광자기 디스크 등)에 저장하는 과정은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있으므로 더 이상 상세히 설명하지 않기로 한다.
본 명세서는 많은 특징을 포함하는 반면, 그러한 특징은 본 발명의 범위 또는 특허청구범위를 제한하는 것으로 해석되어서는 아니된다. 또한, 본 명세서에서 개별적인 실시예에서 설명된 특징들은 단일 실시예에서 결합되어 구현될 수 있다. 반대로, 본 명세서에서 단일 실시예에서 설명된 다양한 특징들은 개별적으로 다양한 실시예에서 구현되거나, 적절한 부결합(subcombination)에서 구현될 수 있다.
도면에서 동작들이 특정한 순서로 설명되었으나, 그러한 동작들이 도시된 바와 같은 특정한 순서로 수행되는 것으로, 또는 일련의 연속된 순서, 또는 원하는 결과를 얻기 위해 모든 설명된 동작이 수행되는 것으로 이해되어서는 아니된다. 어떤 환경에서, 멀티태스킹 및 병렬 프로세싱이 유리할 수 있다. 아울러, 상술한 실시예에서 다양한 시스템 구성요소의 구분은 모든 실시예에서 그러한 구분을 요구하지 않는 것으로 이해되어야 한다. 상술한 프로그램 구성요소 및 시스템은 일반적으로 단일 소프트웨어 제품 또는 멀티플 소프트웨어 제품에 패키지로 구현될 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
101 : 안테나 103 : RF 하향 변환부
105 : 아날로그-디지털 변환기 107 : PSC 상관 연산부
109 : SSC 상관 연산부 111 : P-CPICH 상관 연산부
113 : P-CPICH 시작 위치 판정부 115 : 주파수 에러 추정부
117 : 보정부 119 : 디지털-아날로그 변환기
121 : 발진기

Claims (12)

  1. WCDMA 하향 링크 신호를 이용한 기준 클럭 발생 장치에 있어서,
    상기 하향 링크 신호와 동기 채널의 프라이머리 동기 코드를 상호 상관 연산하는 제 1 상관 연산부;
    상기 제 1 상관 연산부의 상관 연산값에 기초하여 판정된 상기 동기 채널의 프라이머리 동기 코드의 시작 위치와 동일한 위치에서, 상기 하향 링크 신호와 슬롯별 세컨더리 동기 코드를 상호 상관 연산하는 제 2 상관 연산부;
    상기 제 2 상관 연산부의 상관 연산값에 기초하여 판정된 스크램블링 코드 그룹에 속하는 프라이머리 스크램블링 코드와 상기 하향 링크 신호를 상호 상관 연산하는 제 3 상관 연산부;
    상기 제 1, 2, 3 상관 연산부를 제어하되, 상기 제 1 상관 연산부의 상관 연산값에 기초하여 프라이머리 동기 코드의 시작 위치를 판정하여 이 정보를 상기 제 2 상관 연산부에 전달하고, 상기 제 2 상관 연산부의 상관 연산값에 기초하여 스크램블링 코드 그룹을 판정하여 이 정보를 상기 제 3 상관 연산부에 전달하며, 상기 제 3 상관 연산부의 상관 연산값에 기초하여 프라이머리 공통 파일롯 채널의 시작 위치를 판정하는 시작 위치 판정부;
    기준 클럭을 발생하는 발진기;
    상기 기준 클럭에 따른 카운트 값과 상기 시작 위치 판정부에서 판정된 프라이머리 공통 파일롯 채널의 시작 위치를 비교하여 그 시작 위치에서의 카운트 값의 변화 정도에 따라 주파수 에러값을 산출하는 주파수 에러 추정부; 및
    상기 주파수 에러 추정부에서 산출된 주파수 에러값에 기초하여 상기 발진기의 기준 클럭의 주파수를 보정하는 보정부;를 포함하는 기준 클럭 발생 장치.
  2. 제 1 항에 있어서,
    상기 주파수 에러 추정부는,
    상기 프라이머리 공통 파일롯 채널의 시작 위치에 대응하는 상기 카운트 값이 1 만큼 변하는데 걸리는 시간을 계산하고, 그 계산된 시간을 이용하여 주파수 에러값을 산출하는 것을 특징으로 하는 기준 클럭 발생 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 보정부는,
    상기 발진기의 기준 클럭의 주파수를 보정한 후,
    상기 프라이머리 공통 파일롯 채널의 시작 위치에 대응하는 카운트 값이 변경되는 시점에서 그 변경되는 방향의 반대 방향으로 상기 카운트 값이 변하도록 상기 기준 클럭의 주파수를 보정하는 위상 고정 동작을 반복 수행하는 것을 특징으로 하는 기준 클럭 발생 장치.
  4. 제 3 항에 있어서,
    상기 보정부는,
    상기 위상 고정 동작을 수행함에 있어서 기준 클럭의 주파수를 보정한 후 지정된 시간이 경과하면 현재 카운트 값의 변화 방향과 반대 방향으로 상기 기준 클럭의 주파수를 보정하는 것을 특징으로 하는 기준 클럭 발생 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 보정부는,
    상기 프라이머리 공통 파일롯 채널의 시작 위치에 대응하는 카운터 값이 감소하는 방향으로 변하는 경우 상기 발진기의 기준 클럭의 주파수가 낮아지도록 보정하는 것을 특징으로 하는 기준 클럭 발생 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 보정부는,
    상기 프라이머리 공통 파일롯 채널의 시작 위치에 대응하는 카운터 값이 증가하는 방향으로 변하는 경우 상기 발진기의 기준 클럭의 주파수가 높아지도록 보정하는 것을 특징으로 하는 기준 클럭 발생 장치.
  7. 기준 클럭 발생 장치에서 WCDMA 하향 링크 신호를 이용하여 기준 클럭을 발생시키는 방법에 있어서,
    (a) 상기 하향 링크 신호와 동기 채널의 프라이머리 동기 코드를 상호 상관 연산하고, 그 상관 연산값에 기초하여 프라이머리 동기 코드의 시작 위치를 판정하는 단계;
    (b) 상기 프라이머리 동기 코드의 시작 위치와 동일한 위치에서, 상기 하향 링크 신호와 슬롯별 세컨더리 동기 코드를 상호 상관 연산하고, 그 상관 연산값에 기초하여 스크램블링 코드 그룹을 판정하는 단계;
    (c) 상기 판정된 스크램블링 코드 그룹에 속하는 프라이머리 스크램블링 코드와 상기 하향 링크 신호를 상호 상관 연산하고, 그 상관 연산값에 기초하여 프라이머리 공통 파일롯 채널의 시작 위치를 판정하는 단계;
    (d) 기준 클럭에 따른 카운트 값과 상기 판정된 프라이머리 공통 파일롯 채널의 시작 위치를 비교하여 그 시작 위치에서의 카운트 값의 변화 정도에 따라 주파수 에러값을 산출하는 단계; 및
    (e) 상기 산출된 주파수 에러값에 기초하여 상기 기준 클럭의 주파수를 보정하는 단계;를 포함하는 기준 클럭 발생 방법.
  8. 제 7 항에 있어서,
    상기 (d) 단계는,
    상기 프라이머리 공통 파일롯 채널의 시작 위치에 대응하는 카운트 값이 1 만큼 변하는데 걸리는 시간을 계산하고, 그 계산된 시간을 이용하여 주파수 에러값을 산출하는 것을 특징으로 하는 기준 클럭 발생 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 (e) 단계 이후에,
    (f) 상기 프라이머리 공통 파일롯 채널의 시작 위치에 대응하는 카운트 값이 변경되는지 여부를 판단하는 단계;
    (g) 변경되는 경우 그 변경되는 방향의 반대 방향으로 상기 카운트 값이 변하도록 상기 기준 클럭의 주파수를 보정하는 단계; 및
    (h) 상기 (f) 및 (g) 단계를 반복 수행하는 단계;를 더 포함하는 것을 특징으로 하는 기준 클럭 발생 방법.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 (e) 단계 이후에,
    (f) 상기 프라이머리 공통 파일롯 채널의 시작 위치에 대응하는 카운트 값이 변경되는지 여부를 판단하는 단계;
    (g) 변경되는 경우 그 변경되는 방향의 반대 방향으로 상기 카운트 값이 변하도록 상기 기준 클럭의 주파수를 보정하는 단계; 및
    (h) (g) 단계의 보정 후 소정의 시간 주기로 현재 카운트 값의 변화 방향과 반대 방향으로 상기 기준 클럭의 주파수를 보정하는 과정을 반복 수행하는 단계;를 포함하는 것을 특징으로 하는 기준 클럭 발생 방법.
  11. 제 7 항 또는 제 8 항에 있어서,
    상기 (e) 단계는,
    상기 프라이머리 공통 파일롯 채널의 시작 위치에 대응하는 카운트 값이 감소하는 방향으로 변하는 경우 상기 기준 클럭의 주파수가 낮아지도록 보정하는 것을 특징으로 하는 기준 클럭 발생 방법.
  12. 제 7 항 또는 제 8 항에 있어서,
    상기 (e) 단계는,
    상기 프라이머리 공통 파일롯 채널의 시작 위치에 대응하는 카운트 값이 증가하는 방향으로 변하는 경우 상기 기준 클럭의 주파수가 높아지도록 보정하는 것을 특징으로 하는 기준 클럭 발생 방법.
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