KR101143247B1 - 이중 적분형 아날로그 디지털 변환기 - Google Patents

이중 적분형 아날로그 디지털 변환기 Download PDF

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Abstract

본 발명은 선형 연산트랜스컨덕턴스 증폭기(Linear Operational Transconductance Amplifier, 선형OTA)를 이용하여 저전력으로 고분해능을 가지며 표준 CMOS 공정(Standard Complementary Metal Oxide Semiconductor)을 사용하여 MCU(Micro Control Unit)와 일체화할 수 있는 이중 적분형 아날로그 디지털 변환기에 관한 것으로, 본 발명은 아날로그 입력전압 및 기준전압을 인가받아 출력전류로 출력하는 선형 연산트랜스컨덕턴스 증폭기(LOTA); 상기 LOTA의 (+)입력단자에 상기 아날로그 입력전압을 인가하는 제1저항; 상기 아날로그 입력전압을 제어신호에 따라 상기 제1저항에 인가하는 제1스위치; 상기 LOTA의 (-)입력단자에 상기 기준전압을 인가하는 제2저항; 상기 기준전압을 제어신호에 따라 상기 제2저항에 인가하는 제2스위치; 상기 LOTA의 출력전류를 충전하여 전압으로 변환하는 커패시터; 상기 LOTA의 출력전류 및 상기 커패시터에 충전된 전압을 초기화하는 제3스위치; 상기 LOTA의 출력전류가 변환된 상기 전압을 인가받아 두 개의 일정한 전압으로 출력하는 비교기; 및 상기 비교기의 출력값에 따라 상기 제1, 2, 3스위치의 동작을 제어하는 제어신호를 출력하는 스위치 제어논리회로;를 포함하는 이중 적분형 아날로그 디지털 변환기를 제공한다.

Description

이중 적분형 아날로그 디지털 변환기{DUAL-SLOPE INTEGRATING ANALOG-TO-DIGITAL CONVERTER}
본 발명은 아날로그 디지털 변환기에 관한 것으로, 특히 선형 연산트랜스컨덕턴스 증폭기(Linear Operational Transconductance Amplifier, 선형OTA)를 이용하여 저전력으로 고분해능을 가지며 표준 CMOS 공정(Standard Complementary Metal Oxide Semiconductor)을 사용하여 MCU(Micro Control Unit)와 일체화할 수 있는 이중 적분형 아날로그 디지털 변환기에 관한 것이다.
전압, 전류, 온도, 습도, 압력, 유량, 속도, 가속도 등과 같은 아날로그 물리량을 측정하여 컴퓨터로 제어 또는 분석하려면, 디지털 값으로 변환하여 읽어 들여야 하는데 이러한 장치를 DAS(Data Acquisition System)라고 한다. DAS는 센서, 아날로그-디지털 변환기(ADC), 컴퓨터 등으로 구성된다. 센서는 측정하려는 물리량을 전압, 전류 또는 주파수와 같은 전기량으로 변환하는 소자이며, ADC는 전기량을 변환하여 컴퓨터가 읽을 수 있는 병렬 또는 직렬 데이터로 변환하여 주는 반도체 부품이다.
상기 ADC는 아날로그 신호를 디지털 신호로 변환하므로 계측 및 통신 시스템에 필수 불가결한 소자로서, 실시간으로 디지털 신호처리를 수행하기 위해서는 빠른 속도로 정확하게 아날로그 신호를 디지털 값으로 변환해야 하기 때문에, ADC의 성능에 의해 전체 시스템의 품질이 결정된다고 해도 과언이 아니다. 한편, 계측 시스템은 통신 시스템에 비해 상대적으로 고속변환 특성보다는 고분해능 ADC가 필요하며, MCU에 내장되어 단일 칩(One-Chip)화 될 수 있는 최적화된 회로구성이 요구된다.
분해능(Resolution)이란 디지털 출력값을 한 등급만큼 변화시키기 위한 아날로그 입력의 최소변화를 의미하는 것으로, ADC가 표현할 수 있는 최소 아날로그 량을 나타내는데, 분해능의 값은 ADC의 비트(Bit) 수가 커지면 고분해능 또는 분해능이 좋다(높다)고 한다. 분해능은 아날로그 량을 얼마나 미세하게 읽어 들일 수 있는가 하는 척도가 되므로 일반적으로 높을수록 좋으나 분해능이 높은 ADC는 값이 비싸진다.
ADC의 종류에는 계수비교형 ADC, 축차 비교형 ACD, 이중 적분형 ADC, 병렬비교형 ADC 등이 있는데, 최근까지 MCU에 내장된 ADC는 축차 비교형(Successive Approximation Register, SAR) ADC가 많이 사용되고 있으며, 축차 비교형 ADC는 최대 12-bit이상의 분해능을 갖지 못하는 문제점이 있다.
한편, 다른 ADC들에 비하여 고분해능을 갖는 ADC로 이중 적분형 ADC(Dual-slope integrating ADC)가 있다. 이중 적분형 ADC는 일정한 시간 동안 아날로그 입력신호를 적분하고 나서, 계수기를 리셋한 후에 다시 기준전압을 적분기의 출력이 0이 될 때까지 적분하여 그 시간을 측정한다. 그러면 앞의 적분시간 동안의 충전 전하량과 뒤의 적분시간 동안의 반전 전하량이 동일하므로, 이로부터 입력전압을 계산할 수 있다.
전술한 바와 같이, 종래의 이중 적분형 ADC는 아날로그 입력신호와 기준전압에 대하여 동일한 적분용 저항기(R)와 커패시터(C)를 사용하기 때문에, 소자의 비이상적인 특성에 무관하게 아날로그 입력전압에 비례하는 디지털 출력을 얻을 수 있다. 특히, 이중 적분형 ADC는 적분시간을 길게 하고 적분시간을 카운트하는 주파수를 높게 할수록 높은 분해능을 얻을 수 있다. 이러한 조건은 CMOS 반도체 제조기술의 발전에 따라 쉽게 달성할 수 있기 때문에 이중 적분형 ADC는 디지털 멀티미터(Digital Multi-Meter, DMM)나 디지털 온도계와 같이 저속으로 동작하는 계측시스템에 사용된다.
종래기술에 따른 디지털 멀티미터는 이중 적분형 ADC를 MCU와 일체화하여 16bit(50,000 counts)의 분해능으로 상용화되고 있으나, ADC의 RC적분기를 구현하는데 연산증폭기(Op-Amp)를 이용하기 때문에 외부에 큰 커패시터와 저항을 사용하여야 하고, 아날로그 입력전압을 반전시키는 회로가 필요하므로 소비전력이 큰 문제점이 있다.
도 1은 종래기술에 따른 연산증폭기를 이용한 ADC에 관한 것으로서, 도시된 바와 같이 연산증폭기(Op-Amp)를 이용한 RC적분기를 구현하기 위하여, 대용량 커패시터(C) 및 저항(R)을 사용하여야 하고, 도시하지는 않았으나 아날로그 입력전압(νA)을 반전(-νA)시키는 회로가 필요하므로 전체적인 소비전력이 증가하게 된다.
따라서 상술한 종래기술에 따른 문제점을 해결하기 위한 본 발명의 목적은 고분해능을 가지면서 저전력의 소비전력을 갖는 이중 적분형 아날로그 디지털 변환기를 제공하는데 있다.
또한, 본 발명의 다른 목적은 저전력, 고분해능, 그리고 표준 CMOS 공정을 사용하여 MCU와 일체화가 가능한 이중 적분형 아날로그 디지털 변환기를 제공하는데 있다.
상기와 같은 목적들을 달성하기 위한 본 발명에 따른 이중 적분형 아날로그 디지털 변환기는, 아날로그 입력전압 및 기준전압을 인가받아 전류로 출력하는 선형 연산트랜스컨덕턴스 증폭기(LOTA); 상기 LOTA의 (+)입력단자에 상기 아날로그 입력전압을 인가하는 제1저항; 상기 아날로그 입력전압을 제어신호에 따라 상기 제1저항에 인가하는 제1스위치; 상기 LOTA의 (-)입력단자에 상기 기준전압을 인가하는 제2저항; 상기 기준전압을 제어신호에 따라 상기 제2저항에 인가하는 제2스위치; 상기 LOTA의 출력전류를 충전하여 전압으로 변환하는 커패시터; 상기 LOTA의 출력전류 및 상기 커패시터에 충전된 전압을 초기화하는 제3스위치; 상기 LOTA의 출력전류가 변환된 상기 전압을 인가받아 두 개의 일정한 전압으로 출력하는 비교기; 및 상기 비교기의 출력값에 따라 상기 제1, 2, 3스위치의 동작을 제어하는 제어신호를 출력하는 스위치 제어논리회로;를 포함하는 것을 특징으로 한다.
이때, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기의 상기 선형 연산트랜스컨덕턴스 증폭기(LOTA)는, 제1, 2, 3, 4 트랜지스터로 구성되는 입력단과, 상기 입력단의 제1, 2, 3, 4 트랜지스터에 각각 입력전류를 공급하는 정전류와, 상기 입력단의 제1, 2, 3, 4 트랜지스터 중 제 3, 4 트랜지스터가 차동입력단을 형성하고, 입력선형범위를 위해 상기 제3, 4 트랜지스터의 소스측에 연결된 디제너레이션 저항과, 상기 차동입력단의 출력전류를 단일 출력전류로 변환하는 3개의 전류미러를 포함하는 것을 특징으로 한다.
이때, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기의 상기 선형 연산트랜스컨덕턴스 증폭기(LOTA)는, 상기 디제너레이션 저항과 상기 정전류의 곱으로 상기 입력선형범위를 설정하는 것을 특징으로 한다.
또한, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기는, 표준 CMOS 공정을 이용하여 마이컴(MCU)과 단일 칩으로 구현되는 것을 특징으로 한다.
이때, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기의 상기 스위치 제어논리회로는, 상기 마이컴에 소프트웨어로 구현되는 것을 특징으로 한다.
상술한 바와 같이 본 발명은 선형OTA를 사용한 새로운 구성으로서, 고분해능을 가지면서 저전력인 장점이 있다.
또한, 본 발명은 이중 적분형 아날로그 디지털 변환기에 사용되는 모든 회로는 표준 CMOS 공정을 이용하여 구현함으로써, 스위치 제어논리회로(SDC) 부분을 MCU와 단일 칩(One-Chip)화하여 칩면적을 최소화하는 효과가 있다.
뿐만 아니라, 본 발명은 MCU에 이중 적분형 아날로그 디지털 변환기를 내장함으로써, MCU칩만으로 계측 시스템에 이중 적분형 아날로그 디지털 변환기를 구현할 수 있어, 제조단가를 줄일 수 있는 이점이 있다.
도 1은 종래기술에 따른 연산증폭기를 이용한 아날로그 디지털 변환기의 블록구성도,
도 2는 본 발명에 따른 이중 적분형 아날로그 디지털 변환기의 블록구성도,
도 3은 도 2의 아날로그 스위치의 동작에 대한 타이밍도,
도 4는 종래기술에 따른 OTA의 회로도,
도 5는 도 2의 이중 적분형 아날로그 디지털 변환기에 사용되는 선형OTA의 회로도,
도 6은 도 2의 이중 적분형 아날로그 디지털 변환기에 사용되는 비교기의 회로도,
도 7은 도 2의 이중 적분형 아날로그 디지털 변환기에 사용되는 스위치 제어논리회로의 블록구성도,
도 8은 도 7의 스위치 제어논리회로의 CMOS 타이머의 논리회로도,
도 9는 본 발명에 따른 이중 적분형 아날로그 디지털 변환기의 입력전압 변화에 따른 출력파형을 나타낸 도면.
이하 본 발명의 바람직한 실시 예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 하기 설명에서 구체적인 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해 제공된 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기의 동작원리, 성능, 실험 결과를 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 이중 적분형 아날로그 디지털 변환기의 블록구성도로서, 도시된 바와 같이 2개의 저항기(R1, R2), 2개의 아날로그 스위치(S1, S2), 선형OTA(LOTA), 비교기(COM), 스위치 제어논리회로(Switch Digital controller, SDC)를 포함하여 구성된다. 특히, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기는 도 2에 도시된 바와 같이, 도 1의 연산증폭기(Op-Amp) 대신에 선형OTA(LOTA)를 사용하여 구현한 것에 특징이 있다.
본 발명에 따른 이중 적분형 아날로그 디지털 변환기에 사용되는 선형OTA(LOTA)는 단일전압이 사용되므로 저전력으로 구현이 가능할 뿐만 아니라 종래의 OTA와 대비할 때, 넓은 입력선형범위와 높은 선형성을 갖는다. 종래기술에 따른 OTA와 본 발명에 따른 선형OTA(LOTA)에 대하여는 하기에서 따로 상세히 설명한다.
도 2의 스위치 제어논리회로(SDC)에 의해 인가되는 스위치(S1, S2, S3)의 동작에 대한 타이밍은 종래의 이중 적분형 ADC와 동일하며, 이를 도 3에 도시하였다. 도 3은 도 2의 스위치(S1, S2, S3)의 동작에 대한 타이밍도를 나타낸 것이다. 도 2 및 도 3에 도시된 바와 같이, 스위치 제어논리회로(SDC)에 의해 고정된 시간 T 1 동안에 S1이 ON되고 S2가 OFF되면, 아날로그 입력전압(V A )이 선형OTA(LOTA)의 (+)입력단자에 연결되고, 선형OTA(LOTA)의 출력전류(i o )와 비교기(COM)의 (+)입력전압(v o )이 최대전압(V P )까지 도달한다면 하기의 수학식1과 같은 식들이 성립된다.
Figure 112010087412692-pat00001
일반적으로, OTA는 입력전압에 비례하는 전류를 출력시키는 전압-제어 전류 증폭기로서, 출력전류는 입력전압과 트랜스컨덕턴스의 곱으로 나타내어진다. 여기서, “g m ”은 선형OTA(LOTA)에 사용된 트랜스컨덕턴스이고, “C”는 커패시터(C) 의 정전용량(Capacitance)이다.
다음 가변되는 시간 T 2 동안에는 S2가 ON되고 S1이 OFF가 되면, 기준전압(V R )이 선형OTA(LOTA)의 (-)단자에 입력되므로 하기의 수학식 2와 같은 식들이 성립된다.
Figure 112010087412692-pat00002
상기 수학식 1과 수학식 2에서 T 2 및 T 2 시간에 계산되는 클럭 카운터 수(n)을 구하면 하기의 수학식 3과 같이 주어진다.
Figure 112010087412692-pat00003
상기 수학식 3으로부터 T 2 및 클럭 카운터 수(n)는 선형OTA(LOTA)의 트랜스컨덕턴스(g m ) 및 정전용량(C )과 무관하게 T 1 또는 n R 에 비례한다는 것을 알 수 있다. 또한, 연산증폭기를 사용하는 A/D 변환과 달리 선형OTA(LOTA)의 (+)와 (-)단자에 아날로그 입력전압(V A )과 기준전압(V R )을 사용하기 때문에 아날로그 입력전압(V A )을 반전시킬 필요가 없다.
종래기술에 따른 OTA의 회로도 및 본 발명에 따른 선형OTA의 회로도를 도 4 및 도 5에 각각 나타내었다. 도 5에 도시된 바와 같이, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기에 사용되는 선형OTA의 회로도로서, 입력단은 M 1 ~ M 4 와, 정전류인 I B , 그리고 능동부하 M 6 및 M 7 로 구성된다.
특히, 도 5에 도시된 바와 같이, 본 발명에 따른 선형OTA(LOTA)는 넓은 선형범위를 갖도록 소스(Source)에 디제너레이션(Degeneration) 저항(R E )을 사용하고, 차동입력단의 출력전류를 3개의 전류미러(M 5 및 M 6, M 7 및 M 8, M 9 및 M 10)를 사용하여 단일 출력전류(i OUT )로 변환한다. 출력전류(i OUT )와 입력선형범위(Input Common Mode Range, ICMR)는 각각 하기의 수학식 4와 같이 주어진다.
Figure 112010087412692-pat00004
따라서 본 발명에 따른 선형OTA(LOTA)의 트랜스컨덕턴스(g m )는 2/R E 가 되며, 디제너레이션 저항(R E )과 정전류(I B )를 사용하여 입력선형범위(ICMR)를 설정할 수 있다.
상술한 바와 같이, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기에 사용되는 선형OTA(LOTA)는 회로구성이 간단하고 트랜스컨덕턴스가 바이어스 전류로 제어되기 때문에, 아날로그 입력전압을 반전시킬 필요가 없고 내부 커패시터 및 DAC가 별도로 필요치 않으므로 소모전력 및 칩면적을 줄일 수 있다. 그러나 도 4에 도시된 종래의 OTA는 아날로그 입력전압과 기준전압이 각각 구비되어야 하고, 입력선형범위가 20~50㎷ 정도로 매우 좁기 때문에, 최소 0~2V의 입력선형범위를 가져야 하는 계측 시스템의 ADC에 사용할 수 없으며, 소모전력이 많다.
또한, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기에 사용되는 선형OTA(LOTA)는 표준 CMOS 공정으로 구현됨으로써, 스위치(S1, S2, S3)를 제어하는 스위치 제어논리회로(SDC)로 동작하는 MCU와 단일 칩으로 구현할 수 있다. 이에 따라, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기는 CMOS로 구현된 선형OTA(LOTA)를 사용하므로 20비트 이상의 분해능을 가지며, 단일 칩으로 구현되어 칩면적을 최소화한 MCU를 제공할 수 있다.
도 6은 도 2의 이중 적분형 아날로그 디지털 변환기에 사용되는 비교기(COM)의 회로도로서, 도시된 바와 같이, 낮은 전압에서도 동작이 가능하도록 pMOS 트랜지스터(M1, M2)를 입력으로 하는 2단 증폭기 구성을 사용한다.
또한, 도 2의 아날로그 스위치(S1, S2, S3)는 일반적으로 CMOS 전송게이트를 사용하여 구현하며, 아날로그 스위치(S1, S2, S3)를 제어하기 위한 스위치 제어논리회로(SDC)는 2개의 CMOS 타이머(One Short timer1, 2) IC와 기본 논리회로를 사용하여 구현하고, 이들의 내부 회로 또한 CMOS로 각각 구성한다. 스위치 제어논리회로(SDC) 및 CMOS 타이머의 논리회로를 도 7 및 도 8에 각각 도시하였다. 도 7은 도 2의 이중 적분형 아날로그 디지털 변환기에 사용되는 스위치 제어논리회로(SDC)의 논리회로도이고, 도 8은 도 7의 스위치 제어논리회로(SDC)의 CMOS 타이머의 논리회로도 이다.
본 발명에 따른 이중 적분형 아날로그 디지털 변환기가 표준 CMOS 공정을 통해 MCU에 통합?내장됨으로써, 도 7 및 도 8에 도시한 도 2의 이중 적분형 아날로그 디지털 변환기에 사용되는 스위치 제어논리회로(SDC)의 논리회로 및 스위치 제어논리회로(SDC)의 CMOS 타이머의 논리회로는 소프트웨어로 구현이 가능하다.
전술한 본 발명에 따른 이중 적분형 아날로그 디지털 변환기의 동작 및 성능을 TS MC CMOS 0.35㎛ 모델 파라미터를 이용하여 PSpice로 검증하였다. 검증회로에서 입력전압(V A )은 5V, 기준전압(V R )은 3V, 저항(R1, R2)은 각각 100kΩ, 커패시터(C)는 50nF을 사용하고, 선형OTA(LOTA)의 바이어스 전류(I B )는 2μA, 디제너레이션 저항(R E )은 1.5MΩ를 각각 사용하였다.
도 9는 본 발명에 따른 이중 적분형 아날로그 디지털 변환기의 출력파형을 나타낸 도면으로서, 아날로그 입력전압(V A )가 1.0, 2.0 및 3.0일 때의 출력파형을 나타낸 것이다. 수학식 3과 같이, 고정된 T 1시간에 대하여 입력전압(V A )의 크기에 따라 T 2기간이 다르게 얻어진다는 것을 알 수 있고, 이 결과로부터 클럭주파수를 10MHz를 사용할 경우 18-bit 분해능을 갖는다는 것을 알 수 있다. 상술한 검증회로에 따른 이중 적분형 아날로그 디지털 변환기의 성능을 하기의 표 1에 나타내었다.
Parameter Results
Supply Voltage 5V
Resolution 18 bits (fc=10MHz)
Conversion range 0～3V
Comversion rate 80ms(max)
Power consumption 1mW
전술한 바와 같이, 본 발명에 따른 이중 적분형 아날로그 디지털 변환기는 선형OTA를 사용한 새로운 구성으로서, 시뮬레이션 결과, 10MHz의 클럭주파수를 사용하면 18비트(bit)의 분해능을 갖는 것이 확인되었고, 50MHz의 클럭주파수의 경우에는 22비트의 분해능을 구현하는 것이 가능하다.
또한, 전술한 본 발명에 따른 이중 적분형 아날로그 디지털 변환기에 사용되는 모든 회로는 표준 CMOS 공정을 이용하여 설계 및 검증하였으므로, 스위치 제어논리회로(SDC) 부분을 CMOS MCU가 담당하도록 설계할 수 있으며, 이에 따라 스위치 제어논리회로(SDC) 부분을 MCU와 단일 칩(One-Chip)화 함으로써, 고분해능 ADC가 내장된 MCU를 구현할 수 있다. 따라서 멀티미터의 사용되는 핵심 MCU칩을 본 발명에 따른 이중 적분형 아날로그 디지털 변환기가 내장된 MCU로 대체할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해서 정해져야 한다.

Claims (5)

  1. 아날로그 입력전압 및 기준전압을 인가받아 전류로 출력하는 선형 연산트랜스컨덕턴스 증폭기(LOTA);
    상기 LOTA의 (+)입력단자에 상기 아날로그 입력전압을 인가하는 제1저항;
    상기 아날로그 입력전압을 제어신호에 따라 상기 제1저항에 인가하는 제1스위치;
    상기 LOTA의 (-)입력단자에 상기 기준전압을 인가하는 제2저항;
    상기 기준전압을 제어신호에 따라 상기 제2저항에 인가하는 제2스위치;
    상기 LOTA의 출력전류를 충전하여 전압으로 변환하는 커패시터;
    상기 LOTA의 출력전류 및 상기 커패시터에 충전된 전압을 초기화하는 제3스위치;
    상기 LOTA의 출력전류가 변환된 상기 전압을 인가받아 두 개의 일정한 전압으로 출력하는 비교기; 및
    상기 비교기의 출력값에 따라 상기 제1, 2, 3스위치의 동작을 제어하는 제어신호를 출력하는 스위치 제어논리회로;를 포함하는 이중 적분형 아날로그 디지털 변환기.
  2. 제 1항에 있어서, 상기 선형 연산트랜스컨덕턴스 증폭기(LOTA)는,
    제1, 2, 3, 4 트랜지스터로 구성되는 입력단과,
    상기 입력단의 제1, 2, 3, 4 트랜지스터에 각각 입력전류를 공급하는 정전류와,
    상기 입력단의 제1, 2, 3, 4 트랜지스터 중 제 3, 4 트랜지스터가 차동입력단을 형성하고, 입력선형범위를 위해 상기 제3, 4 트랜지스터의 소스측에 연결된 디제너레이션 저항과,
    상기 차동입력단의 출력전류를 단일 출력전류로 변환하는 3개의 전류미러를 포함하는 것을 특징으로 하는 이중 적분형 아날로그 디지털 변환기.
  3. 제 2항에 있어서, 상기 선형 연산트랜스컨덕턴스 증폭기(LOTA)는,
    상기 디제너레이션 저항과 상기 정전류의 곱으로 상기 입력선형범위를 설정하는 것을 특징으로 하는 이중 적분형 아날로그 디지털 변환기.
  4. 제 2항에 있어서, 상기 이중 적분형 아날로그 디지털 변환기는,
    표준 CMOS 공정을 이용하여 마이컴(MCU)과 단일 칩으로 구현되는 것을 특징으로 하는 이중 적분형 아날로그 디지털 변환기.
  5. 제 4항에 있어서, 상기 스위치 제어논리회로는,
    상기 마이컴에 소프트웨어로 구현되는 것을 특징으로 하는 이중 적분형 아날로그 디지털 변환기.
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