KR20240019975A - 전압-전류 변환기를 이용한 이중 적분형 아날로그 디지털 변환 장치 - Google Patents

전압-전류 변환기를 이용한 이중 적분형 아날로그 디지털 변환 장치 Download PDF

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Abstract

본 발명은 전압-전류 변환기를 이용한 이중 적분형 아날로그 디지털 변환 장치(analog-to-digital convertor: ADC)에 관한 것이다. 상기 장치는 일정 시간동안 입력되는 전압(이하, 입력 전압)을 전류로 변환하고, 변환된 전류를 이중 적분하여 출력 전압을 제공하는 이중 적분부; 상기 이중 적분부의 출력 전압과 기준 전압을 비교하여 출력 신호를 출력하는 비교기; 상기 이중 적분부의 동작을 제어하고, 상기 비교기의 출력 신호를 논리 연산하여 출력하는 제어 로직 회로; 및 상기 제어 로직 회로에 의해 논리 연산된 출력을 카운트하여 디지털 신호로 변환하는 카운터 회로를 포함하고, 상기 이중 적분부는 기준 전류 및 상기 기준 전압을 생성하는 기준값 생성기; 상기 입력 전압을 전류로 변환하는 전압-전류 변환기; 상기 전압-전류 변환기에 의해 변환된 전류를 이중 적분하는 연산 증폭기; 상기 연산 증폭기의 음의 입력 단자와 출력 단자 사이에 연결되는 캐패시터; 및 상기 캐패시터와 병렬 연결되는 리셋 스위치를 포함할 수 있다.

Description

전압-전류 변환기를 이용한 이중 적분형 아날로그 디지털 변환 장치{ANALOG-TO-DIGITAL CONVERTOR OF DUAL INTEGRAL TYPE USING VOLTAGE-CURRENT CONVERTOR}
본 발명은 전압-전류 변환기를 이용한 이중 적분형 아날로그 디지털 변환 장치(analog-to-digital convertor: ADC)에 관한 것이다.
센서는 온도, 습도, 소리, 빛, 거리, 속도 등과 같은 물리량을 전기적 신호로 변환하는 소자이다. 한편, 센서에서 출력되는 전기적 신호의 크기가 작을 경우 아날로그 프론트-엔드(analog front-end)(예: 증폭기)를 거쳐 전기적 신호를 증폭시킬 수 있다. 하지만, 센서 또는 아날로그 프론트-엔드로부터 출력되는 아날로그 타입의 전기적 신호(이하, 아날로그 신호)는 디지털 방식의 컴퓨터가 처리할 수 없다. 따라서, 아날로그 신호를 컴퓨터가 읽고 처리할 수 있는 디지털 데이터로 변환하는 회로(아날로그-디지털 변환기(analog-to-digital convertor: ADC))가 필요하다.
또한, 무선 통신 시스템 또는 계측 시스템 역시 안테나 또는 센서에서 출력되는 전기적 신호를 디지털 신호로 변환하기 위해 ADC가 필요하다. 일반적으로, 무선 통신 시스템은 빠른 변환 속도를 가지는 ADC가 요구되고, 계측 시스템은 변환 속도보다는 높은 정확도와 높은 분해능을 가지는 ADC가 요구된다.
한편, ADC의 종류에는 축차 비교형 ADC, 병렬 비교형 ADC, 단일 기울기 ADC, 이중 적분형 ADC 등이 있다. 상기 축차 비교형 ADC와 병렬 비교형 ADC는 변환을 위해 소자의 어레이를 사용하기 때문에 소자 불일치에 취약하고, 높은 해상도의 구현이 어렵다는 단점이 있다. 상기 단일 기울기 ADC는 다중채널에 유리하지만, 소자값에 영향을 많이 받아 튜닝회로가 필요하다는 단점이 있다.
상기 이중 적분형 ADC는 입력신호와 기준전압에 대하여 동일한 소자로 두 번 적분하여 소자의 오차나 비이상성을 상쇄시킬 수 있으며, 커패시터나 저항의 어레이가 필요하지 않아 소자 불일치에 대한 영향이 적기 때문에 고해상도 설계가 용이하여 디지털 멀티미터나 디지털 온도계 같은 속도보다는 정밀함이 요구되는 계측 시스템에서 사용되고 있다.
도 1은 종래의 RC 적분기를 사용한 이중 적분형 ADC의 회로도이다.
도 1을 참조하면, 이중 적분형 ADC는, 초기에(예: 처음 동작할 때), 적분기의 커패시터(C EX )를 완전히 방전시켜 적분기의 출력(V 1 )을 0V로 만든다. 다음으로 고정된 시간동안 입력신호(V A )를 적분하여 커패시터(C EX )를 충전한 후 기준전압(-V REF )을 적분기의 출력(V 1 )이 0V가 될 때까지 적분하여 커패시터(C EX )를 방전시킨다. 앞의 고정된 시간동안의 충전 전하량과 뒤의 방전 전하량이 소자나 카운터 클록속도와 무관하게 동일하다는 특성을 이용하여 입력신호를 디지털 신호로 변환할 수 있다.
하지만, 도 1의 이중 적분형 ADC를 칩으로 제작할 때, 캐패시터(C EX ) 및 저항(R EX )의 용량이 커서(즉, 사이즈가 커서), 반도체 칩에 내장하기 어려워, 대용량(예: 1nF이상) 커패시터(C EX ) 및 저항(R EX )은 반도체 칩의 외부에 별도로 실장해야 한다. 이로 인하여, 패키지의 크기와 비용이 증가하는 문제점이 있다. 또한, 도 1의 이중 적분형 ADC는 커패시터(C EX )를 방전시키기 위한 음전압(-V REF ) 생성회로가 추가로 필요하여 비용 및 소비전력을 증가시키는 문제가 있다.
본 발명의 목적은, 상술한 문제점을 해결하기 위한 것으로, 저항 및 캐패시터를 반도체 칩에 내장할 수 있고, 음전압 생성회로가 별도로 필요치 않은 전압-전류 변환기를 이용한 이중 적분형 아날로그 디지털 변환 장치를 제공하는 것이다.
이와 같은 목적을 달성하기 위한, 본 발명의 일 실시 예에 따른 이중 적분형 아날로그 디지털 변환 장치는 일정 시간동안 입력되는 전압(이하, 입력 전압)을 전류로 변환하고, 변환된 전류를 이중 적분하여 출력 전압을 제공하는 이중 적분부; 상기 이중 적분부의 출력 전압과 기준 전압을 비교하여 출력 신호를 출력하는 비교기; 상기 이중 적분부의 동작을 제어하고, 상기 비교기의 출력 신호를 논리 연산하여 출력하는 제어 로직 회로; 및 상기 제어 로직 회로에 의해 논리 연산된 출력을 카운트하여 디지털 신호로 변환하는 카운터 회로를 포함하고, 상기 이중 적분부는 기준 전류 및 상기 기준 전압을 생성하는 기준값 생성기; 상기 입력 전압을 전류로 변환하는 전압-전류 변환기; 상기 전압-전류 변환기에 의해 변환된 전류를 이중 적분하는 연산 증폭기; 상기 연산 증폭기의 음의 입력 단자와 출력 단자 사이에 연결되는 캐패시터; 및 상기 캐패시터와 병렬 연결되는 리셋 스위치를 포함할 수 있다.
상기 전압-전류 변환기는 입력을 증폭하여 출력하는 증폭기; 상기 증폭기의 양의 입력 단자와 그라운드 사이에 위치하는 저항; 상기 입력 전압과 상기 증폭기의 음의 입력 단자 사이의 경로를 스위칭하는 제1 스위치; 상기 기준 전압과 상기 증폭기의 음의 입력 단자 사이의 경로를 스위칭하는 제2 스위치; 상기 증폭기의 출력을 제1 비율로 스케일링하고, 상기 증폭기의 출력 전류가 제1 방향으로 출력되도록 하는 제1 트렌지스터부; 상기 증폭기의 출력을 제2 비율로 스케일링하고, 상기 증폭기의 출력 전류가 제2 방향으로 출력되도록 하는 제2 트렌지스터부; 상기 제2 트렌지스터부와 상기 연산 증폭기의 음의 입력 단자 사이의 경로를 스위칭하는 제3 스위치; 및 상기 제1 트렌지스터부와 상기 연산 증폭기의 음의 입력 단자 사이의 경로를 스위칭하는 제4 스위치를 포함할 수 있다.
상기 캐패시터는 온-칩화될 수 있다.
상기 저항은 상기 전압-전류 변환기에 내장될 수 있다.
상기 제어 로직 회로는 상기 리셋 스위치를 온 시켜 상기 캐패시터를 완전히 방전할 수 있다.
상기 제어 로직 회로는 상기 캐패시터가 완전히 방전된 후 상기 제1 스위치 및 상기 제3 스위치를 온시켜 상기 전압-전류 변환기가 양의 전류를 출력하도록 하여 상기 캐패시터를 충전시키고, 및 상기 제2 스위치 및 상기 제4 스위치를 온시켜 상기 전압-전류 변환기가 음의 전류를 출력하도록 하여 상기 캐패시터를 방전시킬 수 있다.
상기 이중 적분부는 입력 전압을 전류로 변환하고, 변환된 전류를 1차 적분하고, 상기 1차 적분을 수행한 후 상기 기준 전압을 전류로 변환하고, 변환된 전류를 2차 적분할 수 있다.
본 발명의 일 실시 예에 따른 전압-전류 변환기를 이용한 이중 적분형 아날로그 디지털 변환 장치는 저항 및 캐패시터를 반도체 칩에 내장(또는 온-칩(on-chip)화)할 수 있다. 또한, 본 발명은 별도의 음전압 생성회로가 필요치 않다. 이로 인하여, 본 발명의 일 실시 예에 따른 전압-전류 변환기를 이용한 이중 적분형 아날로그 디지털 변환 장치는 패키지의 크기, 비용, 및 소비 전력을 감소시킬 수 있다.
도 1은 종래의 RC 적분기를 사용한 이중 적분형 ADC의 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 전압-전류 변환기를 이용한 전압-전류 변환기를 이용한 이중 적분형 ADC의 회로도이다.
도 3은 도 2의 전압-전류 변환기의 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 전압-전류 변환기를 이용한 이중 적분형 ADC의 이중 적분부의 출력 파형 및 스위치 제어 신호의 파형을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 이하에서 동일한 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 2는 본 발명의 일 실시 예에 따른 전압-전류 변환기를 이용한 전압-전류 변환기를 이용한 이중 적분형 ADC의 회로도이고, 도 3은 도 2의 전압-전류 변환기의 회로도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시 예에 따른 이중 적분형 아날로그 디지털 변환 장치(analog-to-digital convertor: ADC)(200)는 이중 적분부(210), 비교기(220), 제어 로직 회로(230), 및 카운터 회로(240)를 포함할 수 있다. 상기 이중 적분형 ADC(200)는 모든 구성들이 반도체 칩에 포함되는 원-칩 IC(integrated circuit)이다.
일 실시 예에 따르면, 이중 적분부(210)는 일정 시간 동안 입력되는 전압(입력 전압(VIN) 또는 기준 전압(VREF))을 전류로 변환하고, 변환된 전류를 적분하여 출력할 수 있다. 이를 위하여, 이중 적분부(210)는 전압-전류 변환기(10), 기준값 생성기(20), 연산 증폭기(30), 캐패시터(40), 및 리셋 스위치(50)를 포함할 수 있다.
기준값 생성기(20)는 기준 전류(IREF) 및 기준 전압(VREF)을 생성할 수 있다. 기준 전류(IREF)는 전압-전류 변환기(10)로 제공되고, 기준 전압(VREF)은 전압-전류 변환기(10), 연산 증폭기(30)의 양의 입력 단자(+), 및 비교기(220) 의 양의 입력 단자(+)로 제공될 수 있다.
캐패시터(40)는 연산 증폭기(30)의 음의 입력 단자(-)와 출력 단자 사이에 연결될 수 있다. 리셋 스위치(50)는 캐패시터(40)와 병렬 연결될 수 있다. 리셋 스위치(50)는 이중 적분부(210)의 초기화 시 스위칭 온(switching-on)(또는 클로즈(close))되어 캐패시터(40)를 완전 방전시킬 수 있다.
전압-전류 변환기(10)는 일정시간동안 입력되는 전압(입력 전압(VIN) 또는 기준 전압(VREF))을 전류로 변환할 수 있다. 전압-전류 변환기(10)의 출력은 연산 증폭기(30)의 음의 입력 단자(-)와 연결될 수 있다. 전압 전류 변환기(10)는, 도 3에 도시된 바와 같이, 입력 전압(VIN)과 증폭기(15)의 음의 입력 단자(-) 사이에 위치하는 제1 스위치(11), 기준 전압(VREF)과 증폭기(15)의 음의 입력 단자(-) 사이에 위치하는 제2 스위치(12), n채널 모스 트랜지스터(M1)와 연산 증폭기(30)의 음의 입력 단자(-) 사이에 위치하는 제3 스위치(13), p채널 모스 트랜지스터(M2)와 연산 증폭기(30)의 음의 입력 단자(-) 사이에 위치하는 제4 스위치(14), 입력을 증폭하여 출력하는 증폭기(15), 증폭기(15)의 양의 입력단자(+)와 그라운드 사이에 위치하는 저항(16), 증폭기(15)의 출력을 스케일링하고, 출력 방향을 제어하는 제1 트렌지스터부(17) 및 제2 트렌지스터부(18)를 포함할 수 있다. 예를 들어, 제1 트렌지스터부(17)는 다수의 p채널 모스 트랜지스터들로 구성되며, 증폭기(15)의 출력을 m:1로 스케일링하고, 변환된 전류를 제1 방향(즉, 캐패시터(40)가 충전되는 방향)으로 출력할 수 있다. 한편, 제2 트렌지스터부(18)는 다수의 다수의 n채널 모스 트랜지스터들로 구성되며, 증폭기(15)의 출력을 n:1로 스케일링하고, 변환된 전류를 제2 방향(즉, 캐패시터(40)가 방전되는 방향)으로 출력할 수 있다. 여기서, n과 m은 동일 또는 상이한 값일 수 있다. 증폭기(15)의 출력 전류는 저항(16)과 전압(입력 전압(VIN) 또는 기준 전압(VREF))에 의해 결정된다.
연산 증폭기(30)는 전압-전류 변환기(10)에 의해 변환된 전류를 이중 적분할 수 있다. 상세하게는, 리셋 스위치(50)가 온되어 캐패시터(40)가 완전 방전된 후 연산 증폭기(30)는 입력 전압(VIN)을 변환한 전류를 1차 적분할 수 있다. 이때, 캐패시터(40)는 변환된 전류에 의해 충전될 수 있다. 상기 1차 적분 후 상기 연산 증폭기(30)는 상기 충전된 캐패시터(40)가 완전히 방전될 때까지 기준 전압(VREF)을 변환한 전류를 2차 적분하여 출력 신호(출력 전압)를 제공할 수 있다. 연산 증폭기(30)의 출력 신호는 비교기(220)의 음의 입력 단자(-)로 제공될 수 있다.
일 실시 예에 따르면, 비교기(220)는 이중 적분부(210)(또는 연산 증폭기(30))의 출력 전압과 기준 전압을 비교하여 생성되는 출력 신호를 출력(예: 제어 로직 회로(230)로 제공)할 수 있다. 비교기(220)의 출력 신호는 펄스 신호일 수 있다.
일 실시 예에 따르면, 제어 로직 회로(230)는 이중 적분부(210)의 동작을 제어(예: 전압-전류 변환기(10)에 포함된 스위치들을 제어)하고, 비교기(220)로부터 제공되는 출력 신호를 논리 연산하여 출력(예: 카운터 회로(240)로 제공)할 수 있다.
일 실시 예에 따르면, 카운터 회로(240)는 제어 로직 회로(230)에 의해 논리 연산된 출력(예: 논리 연산된 펄스 신호)을 카운트하여 디지털 신호로 변환할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 전압-전류 변환기를 이용한 이중 적분형 ADC의 이중 적분부의 출력 파형 및 스위치 제어 신호의 파형을 도시한 도면이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 이중 적분형 ADC(200)는 초기화(캐패시터(40)를 완전 방전)를 위하여, 리셋 스위치(50) 및 제1 스위치(11)를 온(또는 클로즈)할 수 있다. 이중 적분형 ADC(200)는, 캐패시터(40)가 완전 방전된 후, 리셋 스위치(40)를 오프(또는 오픈)하고, 제3 스위치(13)를 온시켜 입력 전압(VIN)을 적분할 수 있다. 이때, 전압-전류 변환기(10)의 출력 전류에 의해 캐패시터(40)가 충전될 수 있다.
전압-전류 변환기(10)의 출력 전류()는 아래 <식 1>에 의해 결정되고, 캐패시터(40)의 전압 변화량()은 아래의 <식 2>와 같다.
………… <식 1>
………… <식 2>
<식 1> 및 <식 2>에서, VIN은 입력 전압이고, Rconv는 저항(16)의 저항값이고, n은 제2 트렌지스터부(18)의 스케일링 비율이고, m은 제1 트렌지스터부(17)의 스케일링 비율이고, CINT는 캐패시터(40)의 정전용량값이고, TINT는 제3 스위치(13)(SIIN)가 온되어 오프될때까지의 시간이다.
<식 1> 및 <식 2>를 참조하면, 분모에 "n" 및 "m"이 추가됨에 따라, 본 발명의 이중 적분형 ADC(200)의 저항(16) 및 캐패시터(40)는, 종래의 이중 적분형 ADC(예: 1 nF 이상의 캐패시터가 외부에 실장)에 비하여, 작은 값(예: 50 pF 이하)을 가질 수 있다. 이와 같이, 저항(16) 및 캐패시터(40)의 크기를 감소시킬 수 있어, 본 발명의 이중 적분형 ADC(200)는 저항(16) 및 캐패시터(40)를 온칩(on-chip)화할 수 있다. 특히, 저항(16)은 전압-전류 변환기(10)의 내장될 수 있다.
입력 전압(VIN)의 적분이 완료되면, 이중 적분형 ADC(200)는 제1 스위치(11) 및 제3 스위치(13)을 오프하고, 제2 스위치(12) 및 제4 스위치(14)를 온시켜 기준 전압(VREF)을 적분할 수 있다. 제2 스위치(12) 및 제4 스위치(14)는 시간 차를 두고 온될 수 있다. 이때, 전압-전류 변환기(10)가 음의 전류를 출력함에 따라 캐패시터(40)가 방전될 수 있다.
전압-전류 변환기(10)의 출력 전류()는 아래 <식 3>에 의해 결정되고, 캐패시터(40)의 전압 변화량()은 아래의 <식 4>와 같다.
………… <식 3>
………… <식 4>
<식 3> 및 <식 4>에서, VREF는 기준 전압이고, Rconv는 저항(16)의 저항값이고, n은 제2 트렌지스터부(18)의 스케일링 비율이고, m은 제1 트렌지스터부(17)의 스케일링 비율이고, CINT는 캐패시터(40)의 정전용량값이고, TOUT는 제4 스위치(14)(SIREF)가 온되어 캐패시터(40)의 전압이 "0"이 될때까지의 시간이다.
<식 3> 및 <식 4>를 참조하면, 전압-전류 변환기(10)의 출력 전류()가, 기준 전압 입력 시, p채널 모스 트렌지스터(M2)에 의해 음의 값을 가짐을 알 수 있다. 이와 같이, 전압-전류 변환기(10)가 음의 값을 가지는 전류를 출력함에 따라, 본 발명의 이중 적분형 ADC(200)는, 종래의 이중 적분형 ADC와 같이, 캐패시터(40)를 방전시키기 위한 음전압 생성회로가 별도로 필요치 않다.
한편, 캐패시터의 충전 전하량과 방전 전하량은 동일해야 한다. 따라서, 아래의 <식 5> 및 <식 6>과 같이 정리될 수 있다.
………… <식 5>
………… <식 6>
상기 <식 6>을 참조하면, 본 발명의 이중 적분형 ADC(200)는 종래의 이중 적분형 ADC와 동일한 동작 특성을 가짐을 알 수 있다.
이상에서 상술한 본 발명의 이중 적분형 ADC(200)는 계측 시스템(디지털 멀티미터, 디지털 온도계)에 적용될 수 있다. 본 발명의 이중 적분형 ADC(200)는 모든 구성들이 온-칩화되어 있어, 계측 시스템의 메인 회로 기판에 이중 적분형 ADC(200)를 실장할 때, 종래의 이중 적분형 ADC에 비하여, 실장 면적이 감소(패키지 사이즈 감소)될 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
200: 이중 적분형 ADC
210: 이중적분부 220: 비교기
230: 제어 로직 회로 240: 카운터 회로
10: 전압-전류 변환기 20: 기준값 생성기
30: 연산 증폭기 40: 캐패시터
50: 리셋 스위치

Claims (7)

  1. 일정 시간동안 입력되는 전압(이하, 입력 전압)을 전류로 변환하고, 변환된 전류를 이중 적분하여 출력 전압을 제공하는 이중 적분부;
    상기 이중 적분부의 출력 전압과 기준 전압을 비교하여 출력 신호를 출력하는 비교기;
    상기 이중 적분부의 동작을 제어하고, 상기 비교기의 출력 신호를 논리 연산하여 출력하는 제어 로직 회로; 및
    상기 제어 로직 회로에 의해 논리 연산된 출력을 카운트하여 디지털 신호로 변환하는 카운터 회로를 포함하고,
    상기 이중 적분부는
    기준 전류 및 상기 기준 전압을 생성하는 기준값 생성기;
    상기 입력 전압을 전류로 변환하는 전압-전류 변환기;
    상기 전압-전류 변환기에 의해 변환된 전류를 이중 적분하는 연산 증폭기;
    상기 연산 증폭기의 음의 입력 단자와 출력 단자 사이에 연결되는 캐패시터; 및
    상기 캐패시터와 병렬 연결되는 리셋 스위치를 포함하는 것을 특징으로 하는 전압-전류 변환기를 이용한 이중 적분형 아날로그 디지털 변환 장치.
  2. 제 1 항에 있어서,
    상기 전압-전류 변환기는
    입력을 증폭하여 출력하는 증폭기;
    상기 증폭기의 양의 입력 단자와 그라운드 사이에 위치하는 저항;
    상기 입력 전압과 상기 증폭기의 음의 입력 단자 사이의 경로를 스위칭하는 제1 스위치;
    상기 기준 전압과 상기 증폭기의 음의 입력 단자 사이의 경로를 스위칭하는 제2 스위치;
    상기 증폭기의 출력을 제1 비율로 스케일링하고, 상기 증폭기의 출력 전류가 제1 방향으로 출력되도록 하는 제1 트렌지스터부;
    상기 증폭기의 출력을 제2 비율로 스케일링하고, 상기 증폭기의 출력 전류가 제2 방향으로 출력되도록 하는 제2 트렌지스터부;
    상기 제2 트렌지스터부와 상기 연산 증폭기의 음의 입력 단자 사이의 경로를 스위칭하는 제3 스위치; 및
    상기 제1 트렌지스터부와 상기 연산 증폭기의 음의 입력 단자 사이의 경로를 스위칭하는 제4 스위치를 포함하는 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서,
    상기 캐패시터는
    온-칩화되는 것을 특징으로 하는 장치.
  4. 제 3 항에 있어서,
    상기 저항은
    상기 전압-전류 변환기의 내장되는 것을 특징으로 하는 장치.
  5. 제 2 항에 있어서,
    상기 제어 로직 회로는
    상기 리셋 스위치를 온 시켜 상기 캐패시터를 완전히 방전하는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서,
    상기 제어 로직 회로는
    상기 캐패시터가 완전히 방전된 후 상기 제1 스위치 및 상기 제3 스위치를 온시켜 상기 전압-전류 변환기가 양의 전류를 출력하도록 하여 상기 캐패시터를 충전시키고, 및
    상기 제2 스위치 및 상기 제4 스위치를 온시켜 상기 전압-전류 변환기가 음의 전류를 출력하도록 하여 상기 캐패시터를 방전시키는 것을 특징으로 하는 장치.
  7. 제 1 항에 있어서,
    상기 이중 적분부는
    입력 전압을 전류로 변환하고, 변환된 전류를 1차 적분하고, 및
    상기 1차 적분을 수행한 후 상기 기준 전압을 전류로 변환하고, 변환된 전류를 2차 적분하는 것을 특징으로 하는 장치.
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