KR101141887B1 - 저전력 델타-시그마 아날로그-디지털 변환기를 구비한 삽입형 의료 장치 - Google Patents

Abstract

일반적으로, 본 명세서는 삽입형 의료 장치(IMD)내에서 전력 소모를 감소시키는 기술을 설명한다. 환자 내에 삽입된 IMD는 몇 년간 지속하는 유한 전력원을 가질 수 있다. 장치의 수명을 증대하기 위해, IMD의 감지 및 요법 회로는 상대적으로 높은 해상도 출력을 상대적으로 낮은 동작 주파수에서 제공하는 아날로그-디지털 변환기(ADC)와 협력하여, 상대적으로 낮은 전력 소모가 가능하다. 본원에서 설명된 기술에 따라 설계된 ADC는 네가티브 피드백용으로 사용된 디지털-아날로그 변환기(DAC)보다 낮은 해상도를 갖는 양자화기를 사용한다. 그런 구성에 의해 고 전력을 소모하는 고 오버샘플링율을 사용하지 않고 고 해상도 DAC 피드백의 장점이 제공된다. 또한, 그 기술은 시그마 델타 루프 내에서 고 해상도 플래시ADC의 연관된 고 전력 소모를 회피한다.

Description

저전력 델타-시그마 아날로그-디지털 변환기를 구비한 삽입형 의료 장치{IMPLANTABLE MEDICAL DEVICE WITH LOW POWER DELTA-SIGMA ANALOG-TO-DIGITAL CONVERTER}

본 명세서는 삽입형 의료 장치에 관한 것으로, 보다 상세하게는 삽입형 의료 장치에서 전력 소모를 감소시키는 것에 관한 것이다.

다양한 적용예에서, 삽입형 의료 장치는 요법을 환자에게 전달하거나 모니터링하는 것 중 하나 또는 모두에 사용된다. 예를 들어, 심장 심박조율기(cardiac pacemakers)는 전형적으로 심장, 즉 심전도(ECG)로부터의 전기 신호를 모니터하고, 전기 자극을 전극을 경유해서 심장에 전달한다. 상기 전극은 심장 내에 위치되고, 정맥 도선에 의해 상기 심박조율기에 결합되거나, 예를 들어 근육층 아래 또는 흉강 내와 같은 임의의 비-정맥 위치를 사용해서 피하에 위치될 수 있다.

조율이 요구되는 경우에는, 예를 들어, 심장 심박조율기는 ECG를 모니터링 하여 내인성 심장 탈분극(intrinsic cardiac depolarization), 예를 들어, P파 또는 R파가 속도 간격 내에서 발생하는 지를 결정한다. 내인성 탈분극이 발생하면, 심박조율기는 타이머를 리셋하고 심장으로부터의 전기 신호를 계속 모니터링한다. 내인성 탈분극이 발생하지 않으면, 심박조율기는 하나 이상의 전기 펄스를 심장에 전달하고 타이머를 리셋한다.

다수의 심박조율기는 아날로그 회로를 사용하여 ECG를 처리하고, 예를 들어, P파 또는 R파를 검출한다. 이런 목적을 위한 디지털 신호 처리의 구현예는 바람직하나, ECG의 상대적으로 높은 해상도의 아날로그-디지털 변환을 요구한다. 아날로그-디지털 변환의 증가된 해상도는 일반적으로 아날로그 신호의 더 높은 오버샘플링, 또는 더 복잡한 비교기 회로를 요구하거나, 그 양자가 아날로그-디지털 변환과 관련된 전류 드레인(current drain)량을 증가시킨다. 증가된 전류 드레인은 삽입형 의료 장치, 특히 1차 전지 장치에서 삽입형 의료 장치의 전력원 수명을 단축시켜서, 삽입형 의료 장치를 일찍 외식(explantation)시키거나 대체하게 만든다. 또한 전력 소모를 최소화는 재충전 가능한 전력원을 구비한 삽입형 의료 장치에 바람직하며, 예를 들어, 재충전 시의 횟수를 감소시키고 그에 따라 환자의 관점에서 삽입형 의료 장치의 편리성을 증대한다.

삽입형 의료 장치에서 디지털 신호 처리에 대한 다른 적용예는 두뇌, 예를 들어 뇌전도(EEG) 내에서 전극을 경유해 감지된 전기 신호의 분석이다. 삽입형 의료 장치는 EEG를 분석하여 예를 들어, 간질성 경련 또는 다른 신경 조직을 식별할 수 있다. 경우에 따라서는 삽입형 의료 장치는 EEG의 분석에 응답하거나 EEG의 분석을 기반으로 환자 내의 다른 조직 또는 두뇌에 전기 자극을 전달한다. 또한, 디지털 신호 처리는 삽입형 의료 장치에서 사용되어 압력, 임피던스, 온도 또는 물리적인 동작과 같은 환자의 생리적인 파라미터를 기반으로 임의의 다양한 감지기에 의해 발생되는 다양한 신호를 분석할 수 있다.

일반적으로, 본 명세서는 삽입형 의료 장치(IMD) 내에서 전력 소모를 감소시키는 기술을 설명한다. 환자 내에 삽입된 IMD는 몇 년 지속되는 유한 전력원을 가질 수 있다. 장치의 수명을 증대하기 위해, IMD의 감지 및 요법 회로가 적은 전력 레벨을 소모하도록 설계된다.

이런 목적을 위해, IMD의 감지 회로가 본원에 개시된 기술에 따라 설계된 상대적으로 높은 해상도 출력을 상대적으로 낮은 동작 주파수에서 제공하는 델타-시그마 아날로그-디지털 변환기(ADC)를 포함하여 상대적으로 낮은 전력 소모를 가능하게 한다. 본원에 개시된 기술에 따라 설계된 ADC는 네가티브 피드백에서 사용된 디지털-아날로그 변환기(DAC)보다 낮은 해상도를 갖는 양자화기(quantizer)를 사용한다. 하나의 구현예에서, DAC의 해상도는 양자화기 해상도의 적어도 4배 비트를 포함한다. 예를 들어, ADC는 업-다운 카운터를 구동한 후 8비트 DAC 피드백을 구동하는 단일 비트 비교기를 사용한다. 이러한 구성에 의해, 고 해상도 DAC 피드백의 장점, 즉, 고 전력을 소모하는 높은 오버샘플링율을 사용하지 않고 양자화 잡음을 낮게 하여 정확도를 향상시키는 장점이 가능하게 된다.

하나의 구현예에서, 삽입형 의료 장치는 아날로그 입력 신호를 발생시키는 적어도 하나의 감지기, 상기 아날로그 입력 신호를 디지털 신호로 변환하는 적어도 하나의 델타-시그마 아날로그-디지털 변환기(ADC) 및 상기 디지털 신호를 델타-시그마 ADC로부터 수신하는 프로세서(processor)를 포함한다. 델타-시그마 ADC는 아날로그 입력 신호 및 상기 아날로그 입력 신호의 재구성간의 적분된 차이를 기반으로 제어 신호를 생성하는 양자화기, 상기 제어 신호에 따라 디지털 값을 조절하는 업/다운 카운터, 및 상기 업/다운 카운터의 디지털 값을 기반으로 아날로그 입력 신호의 재구성을 발생시키고 아날로그 입력 신호의 재구성을 네가티브 피드백으로서 적분기에 제공하는 디지털-아날로그 변환기(DAC)를 포함한다. 상기 양자화기의 해상도는 상기 DAC의 해상도보다 적다.

다른 구현예에서, 방법은 삽입형 의료 장치의 적어도 하나의 감지기로부터 아날로그 입력 신호를 수신하는 단계, 상기 아날로그 입력 신호를 적어도 하나의 델타-시그마 아날로그-디지털 변환기(ADC)를 사용해서 디지털 신호로 변환하는 단계, 및 분석을 위해 상기 델타-시그마 ADC로부터 상기 디지털 신호를 프로세서에 보내는 단계를 포함한다. 상기 아날로그 입력 신호를 디지털 신호로 변환하는 단계는 아날로그 입력 신호와 상기 아날로그 입력 신호의 재구성간의 적분된 차를 기반으로 제어 신호를 양자화기로 생성하는 단계, 그 제어 신호에 따라 업/다운 카운터의 디지털 값을 조절하는 단계, 및 디지털-아날로그 변환기(DAC)를 사용해서 업/다운 카운터의 디지털 값을 기반으로 아날로그 입력 신호의 재구성을 발생시키는 단계를 포함한다. 양자화기의 해상도는 상기 DAC의 해상도보다 적다.

또 다른 구현예에서, 삽입형 의료 장치는 아날로그 입력 신호를 발생시키는 수단, 상기 아날로그 입력 신호를 디지털 신호로 변환하는 수단, 및 상기 디지털 신호를 상기 변환 수단으로부터 분석하는 수단을 포함한다. 상기 변환 수단은 아날로그 입력 신호 및 그 아날로그 입력 신호의 재구성간의 적분된 차를 기반으로 제어 신호를 제 1 해상도로 생성하는 수단, 그 제어 신호에 따라 디지털 값을 조절하는 수단, 및 상기 디지털 값을 기반으로 상기 아날로그 입력 신호의 재구성을 제 2 해상도로 발생시키는 수단을 포함한다. 상기 제 1 해상도가 상기 제 2 해상도보다 적다.

도 1은 환자 내에 삽입된 삽입형 의료 장치(IMD)의 일실시예를 예시한 개념도이며,
도 2는 도 1의 IMD를 인간 또는 포유류의 심장과 결합시켜 보다 상세하게 예시한 개념도이며,
도 3은 도 1의 IMD의 블럭도이며,
도 4는 저 주파수의 입력신호에도 안정된 출력을 제공하면서 상대적으로 저전력을 소모하도록 구성되는 델타-시그마 아날로그-디지털 변환기(ADC)의 일실시예를 예시한 블록도이고,
도 5는 또 다른 실시예의 델타-시그마 ADC를 예시한 도면이고,
도 6은 본 명세서의 기술에 따라 멀티-비트의 용량성 디지털-아날로그 변환기(CAPDAC)를 리셋시킨 또 다른 실시예의 델타-시그마 ADC를 예시한 도면이고,
도 7은 본 명세서의 기술에 따라 설계된 델타-시그마 ADC의 일 동작예를 예시한 흐름도이며,
도 8은 본원에 설명된 기술에 따라 피드백 CAPDAC를 리셋시킨 ADC의 일 동작예를 예시한 흐름도이다.

도 1은 환자(12) 내에 삽입된 삽입형 의료 기구("IMD")(10)를 예시한 개념도이다. IMD(10)는 환자(12)의 심장(11) 부근에 삽입된다. 환자(12)는 보통 사람 환자일 것이다. 그러나, 어떤 경우에는 IMD(10)는 사람이 아닌 환자 내에서도 사용될 수 있다. IMD(10)는 IMD(10)로부터 환자의 심장(11)으로 연결되는 도선들(14, 16 및 18)을 포함한다. 도 1에 예시된 실시예에서, 도선(16 및 18)은 심장(11)의 우심방 및 우심실 각각에 연결된다. 도선(14)은 IMD(10)로부터 심장의 좌심실에 가까운 심장(11)의 관상정맥동(coronary sinus)으로 연결된다. 비록 도 1에 예시된 IMD(10)는 3개의 도선을 포함하지만, IMD(10)는 심장(11) 내 또는 부근에 위치된 몇 개의 도선들에 결합될 수 있다.

도선(14, 16 및 18)은 심장(11)의 하나 이상의 파라미터를 감지하고/감지하거나 요법을 심장(11)에 전달하는 데 사용되는 하나 이상의 전극을 포함한다. 상기 전극은 예를 들어 심장(11)의 탈분극 및 재분극, 예를 들어 심전도(ECG)에 수반하는 하나 이상의 전기 신호를 감지하고, 도선(14, 16 및 18)이 그 감지된 신호를 IMD(10)에 전달한다. IMD(10)는 예를 들어, 하나 이상의 펄스 형태로 요법을 도선(14, 16 및/또는 18)을 경유해서도 전달할 수 있다.

상기 예시된 실시예에서, IMD(10)는 심장 조직의 탈분극을 야기하는 조율 펄스를 도선(14, 16 및/또는 18) 상에 하나 이상의 전극을 경유해서 제공하는 삽입형 심박조율기-심율동전환기-제세동기(pacemaker-cardioverter-defibrillator, PCD)이다. IMD(10)는 조율 요구 모드에서 동작할 수 있고, 그 때 IMD(10)는 ECG에서 내인성 탈분극이 없을 때를 기반으로 조율 펄스를 전달한다. PCD처럼 IMD(10)는 또한 심율동전환 또는 제세동 또는 고속 부정속맥 조율 펄스를 리드(14, 16 및/또는 18) 상에 하나 이상의 전극을 경유해서 제공하여 심장 부정맥, 심방 잔떨림, 심실 잔떨림 또는 부정속맥을 치료한다. 그러한 구현예에서, IMD(10)는 ECG를 분석하여 예를 들어 심박수 및/또는 ECG 형태를 기반으로 심장 부정맥을 식별한다. 다른 구현예에서, IMD(10)는 심장 부정맥, 심방 잔떨림, 심실 잔떨림 또는 부정속맥을 치료하는 심율동전환 또는 제세동 펄스, 또는 고속 부정속맥 조율 펄스를 제공하지 않는 삽입형 심박조율기, 또는 심장 조직의 탈분극을 야기하는 조율 펄스를 제공하지 않는 삽입형 심율동전환기-제세동기(ICD)일 수도 있다.

IMD(10)가 환자(12) 내에 삽입되므로, IMD(10)는 몇 년을 지속하도록 의도된 유한 전력원을 가질 수 있다. 장치의 수명을 증진하기 위해, IMD(10)의 감지 및 요법 회로는 낮은 전력 레벨을 소모하도록 설계된다. 이러한 목적을 위해, IMD(10)의 감지 회로는 본원에 개시된 기술에 따라 설계된 아날로그-디지털 변환기(ADC)를 포함하여, 상대적으로 높은 해상도의 출력을 상대적으로 낮은 동작 주파수에서 제공하므로, 상대적으로 낮은 전력 소모를 가능하게 한다.

도 1에 예시된 IMD(10)는 본 명세서에 설명된 각종 기술이 구체화될 수 있는 장치 종류의 일례이다. 본원에 설명된 기술은 넓고 다양한 의료 장치 구현에서 실행될 수 있다. 심장 심박조율기(IMD)(10)를 참조해서 본원에 설명된 각종 기술의 부가적인 적용예는 하기에서 설명된다.

도 2는 IMD(10)를 인간 또는 포유류의 심장(11)과 결합시켜 보다 상세하게 예시한 개념도이다. IMD(10)의 특정 구조는 예시 목적으로 하기에서 설명된다.

도 2에 도시한 바와 같이, IMD(10)는 관모양의 절연 피복으로 서로 분리된 심방 도선(16)을 포함하고, 그 심방 도선(16)이 3개의 동심원 코일로 된 전도체를 갖는 기다란 절연 도선 몸체를 포함한다. 심방 도선(16)의 J자형 원위 말단에 인접하게 위치되는 것은 링 전극(22), 기다란 코일로 된 전극(24), 및 절연 전극 헤드(28)내에 집어넣게 설치된 확장 가능한 헬릭스 전극(26)이다. 각 전극(22, 24 및 26)은 도선(16) 몸체 내에서 코일로 된 전도체들 중 하나에 결합된다. 전극(22, 24 및 26)은 심방 이벤트(atrial event) 또는 P파로 자주 불리는 심방 탈분극을 감지하고 심방을 조율하는 데 사용된다. 심방 도선(16)의 근위 말단에는 IMD(10)에 연계된 컨넥터 블록(32)으로 삽입되는 두 갈래로 나눠진 컨넥터(30)가 있다. 특히, 두 갈래로 나눠진 컨넥터(30)는 3개의 전기 컨넥터를 갖고, 그 각각이 코일로 된 전도체들 중 하나에 결합된다.

IMD(10)는 관 모양의 절연 피복으로 서로 분리된 심실 도선(18)도 포함하고, 그 심실 도선(18)이 3개의 동심원 코일로 된 전도체를 갖는 기다란 절연 도선 몸체를 갖는다. 심실 도선(18)의 원위 말단에 인접하게 위치되는 것은 링 전극(34), 절연 전극 헤드(40) 내에 집어넣게 설치된 확장 가능한 헬릭스 전극(36) 및 기다란 코일로 된 전극(38)이다. 각 전극(34, 36 및 38)은 심실 도선(18)의 도선 몸체 내에서 코일로 된 전도체들 중 하나에 결합된다. 전극(34, 36 및 38)은 심실 이벤트 또는 R파로 종종 불리우는 심실 탈분극을 감지하고 심장을 조율하는 데 모두 사용된다. 심실 도선(18)의 근위 말단에는 컨넥터 블록(32)으로 삽입되고 코일로 된 전도체들 중 하나에 각기 결합되는 3개의 전기 컨넥터를 갖는 두 갈래로 나눠진 컨넥터(42)가 있다.

관상정맥동 도선(14)은 기다란 코일로 된 제세동 전극(46)에 결합된 하나의 코일로 된 전도체를 갖는 기다란 절연 도선 몸체를 포함한다. 점선으로 예시된 전극(46)은 심장의 대정맥 및 관상정맥동 내에 위치된다. 그러나, 몇몇 실시예에서는 도선(14)은 좌심실 내에 위치되고 조율 펄스 전달용 링 및 팁 전극을 갖는 심실 도선인 도선(18)과 유사하게 구성될 수 있다. 도선(14)의 근위 말단에는 캐리어 블록(32)에 삽입되고, 코일로 된 전도체에 결합된, 전기 컨넥터를 갖는 컨넥터 플러그(50)가 있다.

예시된 구현예에서, IMD(10)는 IMD(10)의 하우징(52) 상에서 또는 그 하우징 내에 전극들(54A 및 54B)(총칭해서 "전극(54)")도 포함한다. IMD(10)는 예를 들어, 캡쳐(포획) 검출용 또는 원거리 ECG 검출용으로 사용될 수 있는 몇 개의 전극(54)을 포함한다. 전극(54)은 심방 또는 심실의 제세동 및/또는 심율동전환용 피하 제세동 및/또는 심율동전환 전극으로서도 기능한다.

도 3은 IMD(10)를 추가로 설명하는 기능 블록도이다. 도 3에 예시된 실시예에서, IMD(10)는 감지기 인터페이스(60), ADCs(62A-62D)(총칭해서 "ADCs(62)"), 프로세서(64), 요법 전달 모듈(66), 메모리(68), 원격 측정 모듈(70), 전력원(72), 기준 및 바이어스 발생기(74) 및 클럭(76)을 포함한다. 도 3에 예시된 실시예에서, IMD(10)는 부정맥을 끝나게 하기 위해 심율동전환 및/또는 제세동 펄스 또는 고속 조율뿐만 아니라 심장 조직의 탈분극을 야기시키는 조율 펄스를 제공하는 심장 심박조율기-심율동전환기-제세동기이다. 대안으로, IMD(10)는 다른 요법을 제공하거나 환자 모니터링, 즉 감지하는 데 전용이 될 수 있다. 다른 경우에, IMD(10)는 하나 이상의 센서로부터 센서 인터페이스(60)를 경유해서 수신된 감지 신호를 사용한다.

IMD(10)는 하나 이상의 감지기로부터 신호를 수신하고 그 수신된 신호를 기반으로 조율 펄스의 전달을 제어한다. IMD(10)의 감지기 인터페이스(60)는 그 감지된 신호를 수신하는 하나 이상의 감지기에 결합된다. 예를 들어, 감지기 인터페이스(60)는 도선(14, 16 및 18)의 전극(22, 24, 26, 34, 36, 38 및/또는 46)(도 2)과 같이 하나 이상의 도선들의 전극에 결합된다. 이러한 방법에서, 감지기 인터페이스(60)는 IMD(10)의 외부측에 위치된 하나 이상의 감지기에 IMD(10)를 결합시킨다. IMD(10)의 외부측에 위치된 감지기는 도선을 경유해 IMD(10)에 결합되거나 IMD(10)에 무선으로 결합된다. 추가적으로 또는 대안으로, 감지기 인터페이스(60)는 IMD(10)의 하우징 상에서 또는 그 하우징 내에 위치된 감지기에 결합될 수 있다. 예를 들어, 감지기 인터페이스(60)가 IMD(10)의 하우징 상에서 또는 그 하우징 내에 위치된 전극(54)(도 2)에 결합될 수 있다.

도 3에 예시된 실시예에서, 감지기 인터페이스는 도선(14, 16 및 18)의 전극(22, 24, 26, 34, 36, 38 및/또는 46) 및 하우징(52) 상에서 또는 그 하우징 내의 전극(54)으로부터 4개 채널상에서 감지된 신호를 수신한다. 특히, 감지기 인터페이스(60)는 환자 심장의 심방에 위치된 하나 이상의 전극('A'로 명명), 심장의 우심실에 위치된 하나 이상의 전극('RV'로 명명), 심장의 좌심실에 위치된 하나 이상의 전극('LV'로 명명), 캡쳐 검출을 제공하는 하나 이상의 전극('CD'로 명명)으로부터 감지된 신호를 수신한다. 캡쳐 검출을 제공하는 전극들은 도선(14, 16 및 18)의 하나 이상의 전극의 다른 전극 벡터일 수 있다. 비록 IMD(10)는 감지된 심장 신호를 수신하는 것으로 설명되나, 감지기 인터페이스(60)는 어떤 형태의 감지기 또는 결합된 감지기들에도 결합할 수 있다. 예를 들어, 감지기 인터페이스(60)는 압력 감지기, 가속계, 활동성 감지기, 임피던스 감지기, 온도 감지기, 산도 감지기 등에 결합된다. 생리적인 파라미터에 부가해서, 감지기 인터페이스(60)는 생리적인 파라미터를 제외한 파라미터, 예를 들어 압력 또는 온도와 같은 주위 조건을 모니터링 하는 감지기를 결합할 수 있다.

감지기 인터페이스(60)가 그 수신된 각 신호를 ADCs(62) 각각에 제공하여, 그 수신된 신호를 아날로그 신호를 표현하는 디지털 신호로 변환한다. 그러므로, 다수의 ADCs(62)는 다수의 감지 채널을 지원하는 데 사용 가능하다. 상기에서 설명한 바와 같이, 도 3에 예시된 다수의 감지 채널은 심장에서 다른 위치의 생리 정보를 측정한다. 비록 도 3에 예시된 실시예에서 각각의 감지 채널이 자체의 ADC(62)에 대응하지만, IMD(10)는 다수 또는 소수의 ADCs를 가질 수 있다. 예를 들어, IMD(10)가 2개의 ADCs를 포함하고 입력 신호를 ADCs로 다중화하여 2개의 입력 채널이 공통 ADC를 사용해서 아날로그 신호로부터 디지털 신호로 변환된다. ADCs의 다른 결합 또는 구성이 사용될 수 있다.

ADCs(62)는 아날로그 신호를 프로세서(64)에 표현하는 디지털 신호를 제공한다. 프로세서(64)는 그 디지털 신호, 그 일부 또는 그것을 기반으로 결정된 값을 메모리(68)에 저장한다. 프로세서(64)는 적어도 하나의 마이크로프로세서, 마이크로컨트롤러, 디지털 신호 프로세서(DSP), 주문형 반도체 (ASIC, application specific integrated circuit), FPGA (field programmable gate array), 분리 논리 회로 또는 그 구성의 결합을 포함한다. 메모리(68)는 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), EEPROM(electronically-erasable programmable ROM), 플래시 메모리 등과 같은 휘발성, 비휘발성, 자기, 광학 또는 고체 상태 매체의 결합을 포함한다.

프로세서(64)는 그 신호 또는 그 신호를 기반으로 결정된 값을 원격측정 모듈(70)을 경유해서 무선 원격측정을 거쳐 외부 프로그래머로 전송한다. 원격측정 모듈(70)은 수신기 및 송신기를 포함한다. 프로세서(64)가 원격측정 모듈(70)을 제어하여 연속 단위로, 주기적인 간격으로 또는 외부 프로그래머의 요구시 외부 프로그래머와 통신한다. 또한, 몇몇 구현예에서, 원격측정 모듈(70)은 생리 신호를 감지하고 그 신호를 IMD(10)에 송신하는 하나 이상의 무선 감지기와 무선 통신을 지원한다. 원격측정 모듈(70)을 경유해서 전송된 정보가 의사에 의해 사용될 수 있어서 환자 상태를 모니터하고, IMD(10)가 요법을 전달하는 경우에, 요법의 효능을 모니터 한다. 원격측정 모듈(70)은 소유 또는 비-소유 지역 무선 통신 표준에 따라 무선 통신용 공지 회로를 구비한다.

프로세서(64)는 감지기 인터페이스(60)를 경유해 수신된 신호를 기반으로 요법 전달 모듈(66)에 의해 환자에 대한 요법 전달도 제어한다. 예시된 심장 심박조율기 구현예에서, 요법 전달 모듈(66)은 펄스 발생 회로를 포함하고, 그 펄스 발생 회로는 하나 이상의 캐패시터, 조절기, 스위치 등을 포함하여 펄스 또는 사인 곡선 신호와 같은 대체적으로 연속적인 신호를 도선(14, 16 및 18)의 전극(22, 24, 26, 34, 36, 38 및/또는 46) 중 선택된 것 또는 하우징(52) 상의 또는 하우징(52) 내의 전극(54)을 경유해서 심장(11)의 선택된 챔버에 전달한다.

예를 들어, 프로세서(64)는 요법 전달 모듈(66)을 제어하여 내인성 펄스의 부재 시를 기반으로 하나 이상의 조율 펄스를 감지 채널들(A, RV, 또는 LV) 중 하나를 경유해서 검출된 ECG에 전달한다. 그러한 조율 요구는 프로세서(64)가 감지된 신호에 응답해서 요법을 전달하도록 요법 전달 모듈(66)을 제어하고, 즉 응답한 요법을 제공하는 하나의 실시예이다. 또 다른 실시예로서, 프로세서(64)는 요법 전달 모듈(66)을 제어하여 그 감지된 신호를 기반으로 상기 논의된 부정맥 종료 요법들 중 하나를 제공한다. 예를 들어, 프로세서(64)는 디지털 신호를 분석하여 환자가 부정맥인지를 결정하고, 요법 전달 모듈(66)을 제어하여 부정맥 검출 시 하나 이상의 제세동 또는 심율동전환 펄스를 전달한다.

요법 전달 모듈(66)은 단극성 또는 양극성 자극을 제공하기 위해 구성된다. 그러므로, 요법 전달 모듈(66)은 하나의 도선상에서 2개 이상의 전극을 경유해서(즉, 양극성 자극) 또는 하나의 도선상에서 하나의 전극 및 IMD(10)의 하우징 전극들(54) 중 하나를 경유해서(즉, 단극성 자극) 펄스를 전달한다. 프로세서(64)는 요법 전달 모듈(66)을 또한 제어하여, 감지된 신호를 기반으로 다른 펄스 진폭, 펄스 폭, 주파수(즉, 펄스 속도), 전극 구성 등으로 전기 자극을 전달한다.

비록 도 3의 IMD(10)가 심장 장애를 치료하기 위해 전기 펄스를 전달한다는 문맥으로 설명되지만, IMD들은 이동 장애, 생리 불일치, 간질 또는 통증에 대한 깊은 뇌 자극(DBS); 고통에 대한 척수 자극(SCS); 골반 고통, 요실금 또는 성기능 장애에 대한 골반 자극; 위 마비, 비만 또는 다른 장애에 대한 위 자극; 또는 고통에 대한 주변 신경 자극과 같은 다양한 장애 치료를 위한 자극 에너지를 발생 및 전달한다. 또 다른 예는 근육 자극, 예를 들어, 근육 운동을 촉진시키거나 위축을 방지하는 기능성 전기 자극(FES)이다. 심장 자극을 제공하는 IMD(10)는 예로만 설명되고 본원에서 설명된 기술을 사용하는 IMD들의 형태를 제한하지 않는다.

대안으로, 또는 전기 자극을 제공하는 것에 부가해서, IMD는 유체를 하나 이상의 유체 전달 장치를 통해 목적지에 전달하는 요법을 제공하도록 구성된다. 하나 이상의 유체 전달 장치가 요법 전달 모듈(66)과 관련된 요법 구성 요소의 일부인 실시예에서, 요법 전달 모듈(66)은 하나 이상의 유체 저장소와, 그 유체 저장소로부터 유체를 유체 전달 장치를 통해 목적지로 펌핑하는 하나 이상의 펌프 유닛을 포함한다. 그 유체 저장소에는 약 또는 약의 혼합물이 들어있다. 유체 저장소는 예를 들어, 유체의 경피 주입에 의해 자체-밀봉 주입구를 경유해 채우는 통로를 구비할 수 있다. 유체 전달 장치는 유체 저장소로부터 약을 같거나 다른 목적지로 전달, 즉, 붓거나 분산시키는, 예를 들어 카테터를 포함할 수 있다. 이러한 경우에, 프로세서(64) 및 요법 전달 모듈(66)은 약이 전달되는 것과, 감지된 신호를 기반으로 전달된 약의 용량을 제어한다.

요법 전달 모듈(66), 프로세서(64), 원격측정 모듈(70), 메모리(68), 감지기 인터페이스(60) 및 ACDs(62)는 전력원(72)으로부터 동작 전력을 수신한다. 전력원(72)은 소형의 재충전식 또는 비-재충전식 배터리, 또는 유도적으로 결합된 에너지를 경피적으로 수신하는 유도성 전력 인터페이스의 형태이다. 재충전식 배터리의 경우에, 전력원(72)은 재충전 전력의 경피적인 이송을 위해 유도성 전력 인터페이스를 포함한다.

전력 소모의 최소화는 IMD(10)의 수명을 연장하기 위해 전력원(72)이 비-재충전식인 구현예에 바람직하다. 전력 소모의 최소화는 예를 들어 재충전 횟수를 감소시켜서 각 환자의 관점에서 IMD(10)의 편리성을 증대시키기 위해 전력원(72)이 재충전식인 구현예에서도 바람직하다. 이 목적을 위해, 각 ADCs(62)는 저 주파수 신호, 예를 들어 저전력 소모하는 100 Hz보다 적은 신호, 또는 클럭 주파수보다 상당히 적은 주파수를 갖는 신호(예를 들어, 16kHz로 클럭하는 동안 1kHz 신호)에 대해 정확한 출력을 제공하도록 구성된다. 약 펌프(drug pump)를 구비한 것과 같은 다른 IMD 적용예에서, 실제 클럭 주파수는 수백 킬로헤르쯔, 예를 들어 50KHz 클럭킹의 1kHz 신호 대역폭까지 신장될 수 있다. 그렇게 하기 위해, ACDs(62)는 네가티브 피드백으로 사용된 디지털-아날로그 변환기(DAC)보다 저 해상도를 갖는 양자화기를 사용한다. DAC는 적어도 6비트 DAC를 구비한다. 예를 들어, 하나의 구현예에서, ACDs(62)는 업-다운 카운터를 구동시킨 후 8비트 DAC 피드백을 구동시키는 단일 비트 비교기를 사용할 수 있다. 그러한 구성에 의해, 고 해상도 DAC 피드백의 장점, 즉, 고 전력을 소모하는 높은 오버샘플링율을 사용하지 않고 양자화 잡음을 낮게 하여 정확도를 향상시키는 장점이 있다.

기준 및 바이어스 발생기(74)는 기준 전압 및/또는 전류를 ACDs(62)에 공급하고 기준 전압 및/또는 전류를 필요로 하는 IMD(10)의 다른 회로에 공급한다. 또한, 기준 및 바이어스 발생기(74)는 바이어스 전압 및/또는 전류를 ACDs(62)에 공급하고 바이어스 전압 및/또는 전류를 필요로 하는 IMD(10)의 다른 회로에 공급한다. 유사하게, 클럭(76)은 클럭 신호를 ACDs(62)에 공급하고 클럭킹을 필요로 하는 IMD(10)의 다른 회로에 공급한다.

도 4는 높은 오버샘플링율 또는 고차원의 비교기를 사용하는 ADCs에 비교해 상대적인 저 전력으로 저 주파수의 입력신호에도 안정된 출력을 제공하도록 구성되는 예를 들어 델타-시그마 ADC(62)를 예시한 블록도이다. 도 4에 도시했듯이, ADC(62)는 차 회로(difference circuit)(78), 적분기(80), 양자화기(82), 업/다운 카운터(84) 및 피드백 경로를 제공하는 멀티-비트 DAC(86)를 포함한다. ADC(62)는 연속 시간 시스템으로 동작한다. 상기 예시된 구현예에서, ADC(62)는 크기가 거의 같고 극성이 거의 반대(예를 들어, 위상이 180도 다른)인 차동 신호를 출력하는 차동 적분기를 포함하는 차동 구조를 사용한다. 그러나, 본 명세서의 기술은 다른 구조를 사용하는 ACDs에서 사용될 수 있다. 일반적으로, ADC(62)는 저 주파수 아날로그 입력 신호(88)를 디지털 신호(90)로 변환하도록 구성된다. 예로서, 저 주파수 신호는 생리 신호와, 대략 100 Hz 미만의 주파수를 갖는 다른 신호를 포함한다. ADC(62)는 ADC(62)를 구동하기 위해 사용된 클럭 주파수보다 상당히 적은 주파수로써 아날로그 입력 신호를 정확하게 변환하기 위해서도 사용될 수 있다. 상기에서 설명한 바와 같이, 아날로그 입력 신호(88)는 하나 이상의 도선의 전극들과 같이 각종의 감지기로부터 얻어질 수 있다.

DAC(86)는 디지털 신호(90)를 아날로그 입력 신호(90)의 재구성된 표현(96)으로 변환하여, ADC(62)에 대해 피드백 경로를 제공한다. 특히, 재구성된 표현(96)이 차동 회로(78)에 네가티브 피드백으로서 인가된다. 차동 회로(78)는 입력 신호(88) 및 재구성된 신호(96) 간의 차를 표현하는 차 신호(79)를 발생시키고 그 차 신호를 적분기(80)의 입력에 제공한다. 적분기(80)가 차 회로(78)에 의해 제공된 차 신호(79)를 적분한다. 다시 말하자면, 적분기(80)는 입력 신호(90) 및 재구성된 표현(96) 간의 차에 따라 그 출력을 적분한다. 그 적분 경사도는 적분기(80)의 전압 대 전류 이득에 의해 형성되고 적분기(80)에서의 적분 캐패시터 값이 출력한다.

도 4에 예시된 실시예에서, 적분기(80)는 차동 적분기이다. 도 5에서 더 상세하게 설명하듯이, 적분기(80)는 입력 신호(90) 및 재구성된 표현(96) 간의 차를 표현하는 차동 전류 신호를 출력하는 상호 컨덕턴스 증폭기를 포함한다. 차동 전류 신호가 차 신호(79)를 효과적으로 집적하는 용량성 부하를 구동하여 차동 전압 신호(92A 및 92B)를 발생시킨다. 적분기(80) 내의 공통 모드 피드백은 출력(92A 및 92B)에서 일정한 공통 모드 전압을 유지한다. 차동 전압 신호(92A 및 92B)는 같은 크기 및 반대 극성이고, 입력 신호(88) 및 재구성된 신호(96)의 적분된 차를 표현한다. 그러나, 적분기(80)가 차동 적분기일 필요는 없다.

차동 적분기는 입력 전압에서 공통 모드 시프트에 의해 덜 영향 받는 장점을 갖는다. 차동 출력들에서의 교란은 대략 같은 양만큼 모두 시프트 되어, 그 차동 출력들간의 차에 거의 변화가 없다. 차동 전압 신호(92A 및 92B)에서의 공통 모드 시프트는 양자화기(82)에 의해 거부된다. 다시 말하자면, 잡음 또는 다른 교란은 각 차동 신호(92A 및 92B)에 동등하게 영향을 미친다. 그러므로, 2 개 신호들간의 차가 상대적으로 영향을 안받는다. 일반적으로, 그 출력 차 전압이 적은 데 아날로그 입력 신호(88)가 큰 신호 변화를 겪지 않기 때문이다. 결과적으로, ADC(62)는 아날로그 입력 신호(88)의 변화를 추적할 수 있어서 디지털-아날로그 신호(96)를 입력 신호(88)의 정확한 근사치로서 생성시킨다.

양자화기(82)는 입력 신호(88) 및 재구성된 신호(96) 간의 적분된 차 레벨을 표현하는 양자화 신호(94)를 생성시킨다. 1비트 양자화기, 예를 들어 단일 비트 비교기의 경우에, 비교기의 출력은 적분기(82)에 의해 출력된 적분 신호의 비교를 기반으로 2진 +1 또는 -1(또는 어떤 경우에는 2진 '1' 또는 '0')로 표현하는 신호이다. 차동 신호(92A)가 차동 신호(92B)보다 크다면, 그 누산된 에러 신호는, 평균해서, 적분된 입력 신호(88)가 적분되어 재구성된 신호(96)보다 더 큰, 포지티브 시그널링으로 되고, 비교기는 +1의 값을 출력한다. 차동 신호(92A)가 차동 신호(92B)보다 적다면, 그 누산된 에러 신호는, 평균해서, 적분된 입력 신호(88)가 적분되어 재구성된 신호(96)보다 더 적은, 네가티브 시그널링으로 되고, 비교기는 -1 또는 0의 값을 출력한다.

이런 방법에서, 1비트 양자화기는 적분된 차의 부호, 즉 적분된 차가 포지티브 또는 네가티브인지를 결정한다. 다른 구현예에서, 양자화기(82)는 멀티-비트 양자화기일 수 있다. 예를 들어, 양자화기(82)는 2비트 양자화기를 구비할 수 있다. 그런 경우에, 2비트 양자화기의 출력은 적분기(80)에 의해 출력된 차동 신호의 비교를 기반으로 +1, 0 또는 -1를 표현한다. 멀티-비트 양자화기의 경우에, 양자화기는 출력 차의 부호, 즉, 그 출력차가 포지티브 또는 네가티브인지 뿐만 아니라 그 출력차의 크기를 결정한다. 양자화기(82)의 해상도가 높을수록, 양자화기(82)가 더 복잡해지고 양자화기(82)의 전력 소모가 증가한다. ADC(62)가 차동 구조를 사용해서 동작하지 않는다면, 양자화기(82)는 적분기(80)의 출력 및 기준 전압간의 레벨 차를 표현하는 양자화 신호를 생성한다.

양자화된 신호(94)는 업/다운 카운터(84)를 제어한다. 1비트 양자화기의 경우에, 양자화된 신호(94)가 +1 또는 -1(또는 0)으로 된다. 양자화된 신호(94)가 +1일 때, 양자화된 신호(94)는 업/다운 카운터(84)로 하여금 카운트 업 하도록 한다. 그러나, 양자화된 신호가 -1(또는 0)일 때, 양자화된 신호는 업/다운 카운터(84)로 하여금 카운트 다운하도록 한다. 멀티-비트 양자화기의 경우에, 업/다운 카운터(84)는 큰 값으로 카운트 업 및 다운시킬 수 있거나 제로의 양자화 신호의 경우에 전류 카운트를 하게 된다. 이런 방법에서, ADC(62)는 아날로그 입력 신호(88)를 근사치 계산하는 디지털 비트 스트림으로서 디지털 신호(96)를 발생시킨다. 적분기(80) 및 업/다운 카운터(84)의 결합은 안정도를 감소시키는 더블 적분기로서 동작한다. 루프 보상은 변환기의 안정도를 유지하는 데 도움을 준다. 그 보상은 하기에서 상세하게 설명하듯이 아날로그 또는 디지털 기술을 사용해서 구현된다.

DAC(86)는 입력 신호(88)의 재구성된 표현 즉 재구성된 신호(96)를 발생시키도록 디지털 신호(90)를 사용하는 멀티-비트 DAC이다. 상기 설명한 바와 같이, DAC(86)는 재구성된 신호(96)를 네가티브 피드백으로서 적분기(80)의 입력에 인가하는 피드백 경로를 형성한다. DAC(86)는 연속 피드백을 안정된 방법으로 제공하여 입력 신호(88) 및 재구성된 신호(96) 간의 에러를 적분한다. 본원에서 설명한 바와 같이, DAC의 해상도는 양자화기(82)의 해상도보다 높다. 하나의 구현예에서, 예를 들어, 양자화기(44)는 업-다운 카운터를 구동한 후 8비트 피드백 DAC를 구동하는 단일 비트 비교기를 구비한다.

이러한 구성은 고 해상도 DAC 피드백의 장점을 제공한다. 그 결과는 많은 에너지를 소모하는 높은 오버샘플링율 또는 고차원의 루프 필터링을 사용하지 않고 저 양자화 잡음으로 정확도를 증가시킨다. 그 증가된 정확도에 의해 요법이 불필요 시 요법을 제공하는 과감지(oversensing)가 감소된다. 예를 들어, 증가된 정확도에 의해 ECG 신호에서 내인성 탈분극의 과감지가 감소되는 데, 그 과감지는 조율 펄스의 전달을 잘못되게 한다. 부가적인 장점은 본 명세서에서 논의되거나 본 명세서의 고려 사항에서 당업자에 의해 가능하다. 또한, 그 장점은 모든 실시예에서 공존하지 않을 수 있다.

ADC(62)의 피드백 루프는 디지털 신호(90)를 프로세서에 출력하는 주파수보다 높은 동작 주파수를 갖는다. 다시 말해서, ADC(62)는 입력 신호(88) 및 재구성된 신호(96)간의 에러를 오버샘플링을 사용해서 적분시킨다. 하나의 구현예에서, ADC(62)의 피드백 루프가 16 kHz 또는 32 kHz의 동작 주파수를 가지는 반면에 디지털 신호(90)를 프로세서에 출력하는 주파수는 1 kHz이다. 다시 말해서, ADC(62)의 피드백 루프는 디지털 신호를 출력하는 속도의 대략 16 또는 32배로 입력 신호(88) 및 재구성된 신호(96)간의 에러를 적분시킨다. 그럼에도 불구하고, 멀티-비트 DAC에 의해 제공된 고 해상도 피드백은 저 해상도 DAC를 갖는 실시예에 비해 낮은 오버샘플링율, 즉, 피드백 루프의 저 동작 주파수의 장점을 더 제공한다.

ADC(62)는 다수의 다른 적용예에서 사용 가능하다. 본 명세서는 ADC(62)의 각종 실시예들의 구현예를 나타낸다. 그러나, 이런 실시예들의 구현예는 본 명세서에서 폭넓게 구체화되고 설명된 바와 같이 ADC(62)의 제한 사항으로 되지 않는 다. 오히려, 본 명세서에서 설명된 실시예들의 구현예가 다수의 다른 실시예의 구현예의 일부로 이해된다.

도 5는 델타-시그마 ADC(100)를 더 상세하게 예시한 도면이다. ADC(100)는 예를 들어 도 4의 ADC(62)를 표현한다. ADC(100)는 감지기로부터 입력 신호(88)를 수신한다. 초퍼(chopper) 모듈(101A)은 차동 회로(78)에 입력 신호를 인가하기 전에 반송(촙(chop)) 주파수까지 입력 신호(88) 및 재구성된 신호(96)를 초핑(chop)한다. 입력 신호(88) 및 재구성된 신호(96)의 원래의 기본 대역 신호 성분은 0 내지 대략 100 Hz 범위 내의 주파수를 가질 수 있고 반송 주파수는 대략 4 kHz 내지 16 kHz일 수 있다. 그러나, ADC(100)는 다른 주파수 범위 및 촙 주파수를 갖는 입력 신호에 대해 사용될 수 있다. 예를 들어, ADC(100)는 입력 신호가 클럭 주파수보다 상당히 적은 주파수를 갖는 다른 구현예(예를 들어, 1 kHz의 입력 신호 및 50 kHz의 클럭 주파수)에서 사용된다. 그 입력을 반송 주파수에 초핑하는 것은 저 주파수 잡음, 예를 들어, ADC(100)의 하나 이상의 성분들로부터의 잡음, 또는 저 (기본대역) 주파수로 신호 경로에 들어가는 외부 신호로부터 원래의 저 주파수 성분들의 분리를 가능하게 한다.

상기 초핑된 신호들은 차 회로(78)에 제공되어, 입력 신호(88) 및 재구성된 신호(96) 간의 차를 표현하는 차 신호(79)를 발생시킨다. 차 회로(78)는 그 차 신호를 적분기(80)의 입력에 제공한다. 특히, 적분기(80)는 상호컨덕턴스 증폭기(103), 제 2 초퍼 모듈(101B) 및 한 쌍의 캐패시터(Ci1 및 Ci2)를 포함한다. 차 신호(79)는 상호컨덕턴스 증폭기(103)에 의해 증폭된다. 초퍼 모듈(101B)은 증폭된 차 신호를 변조할 수 있어서 증폭기로부터의 잡음을 반송 주파수로 상향변조(upmodulate)시키고 반송 주파수로부터의 원래의 기본대역 신호 성분들을 기본대역으로 역으로 복조시킨다. 다시 말하면, 초퍼 모듈(101B)은 잡음 및 관심되는 신호를 분리한다. 클럭 신호 구동 초퍼 모듈(101A 및 101B)은 서로 동기적으로 되야 한다. 어떤 구현예에서, 클럭 신호 구동 초퍼 모듈(101A 및 101B)은 같은 신호, 즉 같은 클럭에 의해 공급된다. 도 5에 예시된 실시예에서, 초퍼 모듈(101B)은 상호컨덕턴스 증폭기(103)내에 위치되나, 분리된 구성, 예를 들어, 분리된 변조기 일 수 있다. 상기 설명한 바와 같이, 상호컨덕턴스 증폭기(103) 및 초퍼 모듈(101B)에 의해 출력된 신호가 차동 전류이다.

캐패시터(Ci1 및 Ci2)는 차동 전류를 차동 전압으로 변환하는 적분기로서 기능한다. 또한, 캐패시터(Ci1 및 Ci2)는 저 주파수 입력 신호 성분들을 기본대역에서 통과시키기 위해 복조된 신호상에서 동작하고 반송 주파수에서 위치되는 잡음 성분을 거의 제거한다. 그런 방법에서, 적분은 상향변조된 임의 전신 신호("RTS" 또는 팝콘) 잡음인 1/f 잡음을 필터링하는 동안 안정된 피드백 경로를 수락 가능한 대역폭으로 제공하기 위해 및 측정 대역으로부터 오프셋 하기 위해 설계된다. 다시 말하면, 적분기(80)는 상향변조된 잡음의 1차 필터링을 제공한다. 시그마 델타 피드백 루프를 보상하는 하나의 방법은 극(pole) 제로 저항기 캐패시터 네트워크를 적분기(80)의 출력(92A 및 92B)에 가산한다. 다른 실시예에서, 보상은 나머지 회로에 의해 제공된다. 그러나, 본 명세서에서 설명된 바와 같이 적분기(80)의 사용은 전력 소모를 감소시키는 데 바람직하다. 적분기(80)는 입력 신호(88) 및 재구성된 피드백(96) 간의 적분된 전압 차를 표현하는 차동 전압 신호(92A 및 92B)를 출력한다. 차동 신호는 같은 크기 및 반대 극성을 갖는다. 일 실시예에서, 적분기(80)는 연속 시간 완전 차동 Gm/C 적분기를 구비한다. Gm/C 적분기는 상대적으로 적은 전력을 소모하므로 유용하다. 더구나, Gm/C 적분기는 약 150 mV의 입력 차동 범위(DAC로부터 입력까지의 차)로 일반적으로 제한되어, 선형 회로를 제한된 차동 범위 이상으로 제공한다. 고 해상도 DAC가 적분기에 인가된 차 신호를 제한하는 데 도움이 되므로, 그 DAC가 도움이 된다. 그러나, 다른 실시예에서, 적분기(80)는 다른 형태의 차동 적분기 또는 비-차동 적분기를 구비한다.

적분기(80)의 차동 출력(92A 및 92B)이 비교기(102)에 입력된다. 비교기(102)는 차동 신호(92A 및 92B)를 샘플링하여 적분기 출력의 부호를 분해한다. 92A가 92B보다 큰 지 또는 92B가 92A보다 큰지, 즉 적분기 출력의 부호는 누산된(적분된) 에러 신호가 포지티브 또는 네가티브인지를 나타낸다.

하나의 구현예에서, 비교기(102)는 차동 스트로브된(strobed) 비교기일 수 있다. 예를 들어, 비교기(102)는 16 kHz 또는 32 kHz의 동작 주파수에서 스트로브된다. 그러므로, 비교기는 차동 신호(92A 및 92B)를 16 kHz 또는 32 kHz의 샘플링 주파수에서 샘플링할 수 있다. 이런 방법에서, 비교기(102)는 단일 비트 양자화기로서 기능한다. 그러나, 다른 실시예에서, 멀티-비트 DAC(86)보다 낮은 해상도를 갖는 멀티-비트 양자화기가 사용될 수 있다.

업/다운 카운터(84)는 비교기(102)의 출력에 의해 구동되어 업/다운 카운터(84)가 적분기 출력 레벨의 부호에 따라 증감된다. 특히, 적분기 출력 레벨의 부호가 포지티브일 때 즉 그 누산된 에러가 포지티브 일때, 업/다운 카운터(84)는 증가된다. 다른 한편으로, 적분기 출력 레벨의 부호가 네가티브일 때 즉 그 누산된 에러가 네가티브일 때, 업/다운 카운터(84)는 감소된다. 하나의 구현예에서, 업/다운 카운터(84)는 8비트 출력을 갖는 9비트 업/다운 카운터일 수 있다. 그것은 매 2클럭 사이클당 변화된 하나의 DAC 값으로 제한되는 많은 전체 출력 응답 능력에 기인한다. 그러므로, 업/다운 카운터(84)가 루프 샘플링율에서 각 비교기 출력에 대해 +/-1(정상) 또는 +/-2(높은 많은 옵션)에 의해 카운트되는 프로그램 가능한 모드를 가진다. 다시 말하면, "정상" 동작 동안, 카운터(46)는 카운터의 LSB를 근본적으로 무시하면서 DAC 출력 변화 전에 2개 값을 카운트 업 또는 다운할 필요가 있다. "높은 많은" 동작 동안, 9비트 카운터가 효과적으로 8비트 카운터로 된다. 적분기(80) 및 업/다운 카운터(84)의 결합은 ADC(100)를 감소된 안정도로 제공하는 더블 적분기를 동작시킨다. 그러나, ADC(100)는 디지털 제로 또는 극-제로 쌍을 피드백 루프의 전달 함수로 삽입함에 의해 더 안정되게 된다.

폐쇄된 루프 안정도를 제공하기 위해, ADC(100)는 보상 모듈(104)을 포함한다. 보상 모듈(104)은 피드백 루프에서 더블 적분기 위상 시프트에 대해 보상한다. 보상 모듈(104)이 폐쇄된 루프 전달 함수에 제로를 입력한다. 그 보상 기술은 제어된 상태-공간에서 설계 변조하여 양자화 잡음이 신호 통과대역 위의 주파수로 대개 효과적으로 형성된다. 하나의 구현예에서, 비교기(102)의 출력은 업/다운 카운터(84)의 출력에 가산된다. 다른 구현예에서, 보상 모듈(104)은 1-0.5*z^-1 또는 z=+1/2에서 필터 제로를 가산한다. 디지털 도메인의 피드백 전달 함수로 제로를 삽입하는 것으로 도 5에 예시했지만, 비슷한 기술이 아날로그 도메인에서, 예를 들어 출력(92A 및 92B)에서 적분기(80) 및 비교기(102) 간의, 피드백 전달 함수로 극-제로 쌍을 삽입하는 데 사용된다.

ADC(88)는 멀티-비트 DAC(86)를 포함하는 네가티브 피드백 루프를 포함한다. 피드백 루프는 멀티-비트 DAC(86)에 의해 출력된 재구성된 신호(96) 및 입력 신호(88)간의 에러를 적분하는 안정된 방법으로 사이클링한다. 그 피드백 루프는 DAC 출력을 입력 신호 상하로 사이클링함에 의해 제로로 적분되는 것을 구동시킨다. 특히, DAC 출력(96)이 입력 신호(88) 이상일 때, 피드백 루프는 에러의 적분을 제로로 하향되게 구동시킨다. 비슷하게, DAC 출력(96)이 입력 신호(88) 이하일 때, 피드백 루프는 에러의 적분을 제로로 상향되게 구동시킨다. 그러므로, 시간이 지나서 포지티브 및 네가티브 DAC피드백은 재구성된 신호(96) 및 입력 신호(88) 간의 적분 에러(적분 차)를 균형화시킨다.

일 실시예에서, 멀티-비트 DAC(86)는 충전 재분배 용량성 DAC(CAPDAC)를 포함한다. CAPDAC는 복수의 캐패시터를 포함한다. 일 실시예에서, 복수의 캐패시터는 2개의 2진 가중 CAPDAC 어레이; 최상위 비트(MSB) 어레이 및 최하위 비트(LSB 어레이)로 배열된다. CAPDAC 어레이는 예를 들어, MSB 어레이에 대해 5비트 캐패시터 어레이 및 LSB 어레이에 대해 3비트 캐패시터 어레이로서 분할된다. 5비트 MSB 캐패시터 어레이는 예를 들어 31개의 캐패시터 뱅크를 포함하고 3비트 캐패시터 어레이가 7개의 캐패시터 뱅크를 포함한다. 2개의 2진 가중 어레이는 하나의 인터-스테이지 캐패시터(IS)에 의해 연결된다. D/A 출력 전압은 다음과 같이 이상적으로 계산될 수 있는 데,

여기서 bi & Ci는 각 MSB(i=0:4) 또는 LSB(i=5:7) 비트의 디지털 2진 및 가중 캐패시터 값이다. CAPDAC는 다수의 다른 방법으로 형성된다. 예를 들어, CAPDAC는 다수의 다른 스플리트 어레이 또는 그 어레이마다 다른 다수의 비트를 포함한다. 대안적으로, CAPDAC는 스플리트 어레이로 되지 않으나, 대신해 순수하게 2진 가중 어레이로 된다. 상기 설명된 CAPDAC는 ADC(100)에서 사용될 수 있는 CAPDAC 종류의 예로서 순수하게 설명된다.

멀티-비트 DAC(86)의 피드백의 선형성, 잡음 및 해상도를 개선시킨 후 ADC(100)의 전체적인 선형성, 잡음 및 해상도를 개선시키기 위해, 멀티-비트 DAC(86)는 비트 에러 평균화(BEA) 모듈(106)을 포함한다. BEA 모듈(106)은 차동 비선형성(DNL) 에러가 더 긴박한 캡쳐 검출(CD)에 대해 특히 유용하다. BEA 모듈(106)은 MSB 어레이 및 LSB 어레이의 캐패시터들 중 어느 것을 동적으로 선택하여 비트를 표현하기 위해 사용한다. 예를 들어, BEA 모듈(106)은 MSB 어레이 및 LSB 어레이의 캐패시터들 중 어느 것을 동적으로 선택하여 비트를 표현하기 위해 사용하여, 각 캐패시터의 활성 시간이 시간 지나서 평균화된다. 일 실시예에서, BEA 모듈(106)은 다른 활성 캐패시터를 모든 새로운 DAC값으로 재선택할 수 있다. 대안적으로, BEA 모듈(106)은 느린 속도, 예를 들어 2 또는 3개의 새로운 DAC값으로 다른 활성 캐패시터를 선택할 수 있다. 이런 방법에서, 캐패시터에 의해 야기된, 예를 들어 캐패시터들간의 물리적 또는 성능차로 인한 에러가 시간 지나서 평균화된다.

상기 설명한 바와 같이, DAC(86)의 출력은 입력 신호(88)의 재구성된 표현이고 적분기(80)에 네가티브 피드백으로서 인가된다. DAC(86)는 안정된 방법으로 연속 피드백을 제공하여 입력 신호(88) 및 재구성된 신호(96)간의 에러를 적분한다. 본원에서 설명한 바와 같이, DAC의 해상도는 양자화기의 해상도보다 더 높은 데, 그것은 도 5에 예시된 예에서 비교기(102)에 의해 실현된다. 그러므로, 도 5에 예시된 예에서 양자화기는 멀티-비트 DAC(예를 들어, 6비트, 7비트, 8비트 또는 9비트 DAC)인 DAC(86)를 구동하는 단일 비트 비교기이다. 그러나, 다른 실시예에서, 양자화기는 멀티-비트 DAC(86)보다 낮은 해상도를 갖는 멀티-비트(예를 들어, 2비트 양자화기)에 의해 실현된다. 상기 설명한 바와 같이, 그러한 구성은 높은 해상도의 DAC 피드백의 장점을 갖는다.

디지털 신호(90)는 환자 상태를 모니터링하고 요법을 환자에게 전달하는 것을 제어하는 데 사용하는 프로세서(예를 들어, 도 3의 프로세서(64))에도 출력된다. 예를 들어, 도 3에 예시된 IMD(10)의 실시예에서, 디지털 신호는 프로세서(64)에 출력되어 조율 요구 또는 부정맥 치료와 같은 요법의 전달이 필요한 지를 결정한다. 예를 들어, 프로세서(64)는 디지털 신호를 분석해서 환자가 부정맥인지를 결정하고 요법 전달 모듈(66)을 제어하여 부정맥 검출 시 하나 이상의 펄스를 전달한다. 따라서, 일반적인 구현예들에서, 프로세서(64)는 DSP를 구비한다.

디지털 신호(90)를 프로세서에 출력하기 전에, 디지털 필터 및 다운샘플 모듈(108)은 디지털 신호(90)를 필터링하고 다운샘플링한다. 그런 동작에 의해 디지털 데이터 스트림에서 높은 주파수 양자화 잡음을 필터링함에 의해 효과적으로 변환기 해상도가 증가된다. 동시에, 모듈(108)은 디지털 데이터 스트림의 샘플링율을 감소시킨다. 디지털 필터 및 다운샘플 모듈(108)의 구조는 ADC(100)를 사용하는 감지된 신호에 따라 다르다. 심방 및/또는 심실 신호를 감지하기 위해 ADC(100)를 사용하는 예에서, 디지털 필터 및 다운샘플 모듈은, (1) 32 KHz에서 동작시 2개의 샘플 또는 16 KHz에서 동작시 2X 승산기를 평균화하기 위한 합산 필터와, (2) 심방 채널에 대해 대략 60 Hz 및 좌/우측 심실 채널에 대해 대략 88 Hz의 코너 주파수를 갖는 IIR(an Infinite Impulse Response) 1차 저역 디지털 필터와, (3) 신호를 출력 샘플링율(예를 들어 1KHz 또는 256 Hz)로 하향으로 합산하는 SYNC 필터를 포함한다. 디지털 필터 및 다운샘플 모듈(108)은 다른 감지된 신호와는 약간 다르다. 캡쳐 검출(CD) 채널에서, 디지털 필터 및 다운샘플 모듈(108)은 최종 출력 동기 필터의 488 Hz 대역폭과 결합하는 579 Hz 대역폭을 갖는 2차 IIR 필터를 포함하여 399 Hz의 -3dB 주파수를 부여한다. 디지털 필터 및 다운샘플 모듈(108)은 감지된 신호 형태 및/또는 프로세서의 바람직한 출력 특성을 기반으로 상기 설명된 것과는 다른 필터링 및 다운샘플링 기술 배열을 포함한다. 디지털 필터 및 다운샘플 모듈(108)은 다른 필터링 기술을 사용한다. 예를 들어, 디지털 필터 및 다운샘플 모듈(108)은 FIR(Finite Impulse Response) 기술, 예를 들어 2 스테이지의 하프-패스 FIR 필터 및 디시메이터(decimator)가 뒤따르는 sync^2 필터 및 디시메이션을 사용한다.

디지털 신호(90)을 필터링하고 다운샘플링한 후, 스케일 및 오프셋 모듈(109)은 2개의 상보(complement) 출력을 표준 LSB 스케일링으로 생성시킨다. 그 후에, 스케일 및 오프셋 모듈(109)의 출력은 환자 상태를 모니터링하고/모니터링하거나 환자에 대한 요법 전달을 제어하는 프로세서에 보내진다. 예로서, 조율 요구의 경우에, 프로세서는 디지털 신호를 분석하여 내인성 탈분극, 예를 들어 P파 또는 R파를 식별한다. 프로세서는 예를 들어, 디지털 신호 또는 그 디지털 신호의 1차 도함수를 임계값으로 비교함에 의해 내인성 탈분극을 식별할 수 있다. 내인성 탈분극이 설정된 시간 주기 내에서 식별되지 않는다면, 프로세서는 요법 전달 회로(도 3)를 제어하여 하나 이상의 조율 펄스를 전극(22, 24, 26, 34, 36, 38 및/또는 46)을 경유해서 전달한다.

또한, 어떤 구현예에서 IMD(10)는 캡쳐 검출을 제공한다. 그런 구현예에서, 프로세서는 도 2 및 3에 예시된 IMD 및 CD 채널의 하우징상에서 또는 그 하우징내에서 전극(92)를 경유해서 수신된 ECG를 모니터링하여 단기간 동안 심장의 조율된 탈분극을 검출한 후 조율 펄스가 전달되어, 전달된 조율 펄스가 심장을 "캡쳐되게 한다". 프로세서는 예를 들어, 디지털 신호 또는 그 디지털 신호의 1차 도함수를 임계값으로 비교함에 의해 그 조율된 탈분극을 검출할 수 있다. 조율 펄스가 심장을 캡쳐되게 하면, 프로세서는 요법 전달 모듈을 제어하여 연속 조율 펄스의 진폭을 감소시킨다. 조율 펄스가 심장을 캡쳐하지 못하면, 프로세서는 요법 전달 모듈을 제어하여 조율 펄스의 진폭을 증가시킨다. 이런 방법으로, 프로세서는 심장을 캡쳐하기에 필요로 되는 최소값 근처의 조율 펄스를 유지하여, 전원(72)(도 3)을 절약한다.

또한, 어떤 실시예에서, IMD(10)는 심율동전환기 또는 제세동기로서 동작한다. 그런 실시예에서, 프로세서는 심전도 내에서 검출된 내인성 탈분극의 주파수를 기반으로 부정맥을 상기 설명된 기술을 사용해서 검출할 수 있다. 부정맥 검출에 응답해서, 프로세서는 요법 전달 모듈(66)을 제어하여 심율동전환 또는 제세동 펄스를 전극(22, 24, 26, 34, 36, 38 및/또는 46)을 경유해서 전달하게 한다.

도 6은 본 명세서의 기술에 따라 멀티-비트 CAPDAC(112)를 리셋시킨 다른 예의 델타-시그마 ADC(110)를 예시한 도면이다. 특히, CAPDAC(112)는 리셋되어 적분기(80)상에서 리셋의 영향이 거의 감소 또는 제거된다. 만약 그렇지 않으면 델타-시그마 ADC(110)의 동작은 도 5의 ADC(110)와 거의 비슷하다.

상기 설명한 바와 같이, CAPDAC(112)는 하나 이상의 캐패시터 어레이로 배열되는 복수의 캐패시터를 포함한다. 일 실시예에서, 복수의 캐패시터는 2개의 2진 가중 CAPDAC 어레이; 최상위 비트(MSB) 어레이 및 최하위 비트(LSB 어레이)로 배열된다. CAPDAC 어레이는 31개의 캐패시터 뱅크를 포함하는 5비트 MSB 어레이, 및 7개의 캐패시터 뱅크를 포함하는 3비트 LSB 어레이로 분할된다. 그러나, 다른 비트 분할의 어레이 및/또는 캐패시터의 다른 뱅크가 사용될 수 있다. 2개의 2진 가중 어레이는 하나의 인터-어레이 캐패시터(IS)에 의해 연결될 수 있다.

CAPDAC 출력 전압이 다음의 식을 사용해서 근사치 계산되어 질 수 있는 데,

여기서 bi & Ci는 각 MSB(i=0:4) 또는 LSB(i=5:7) 비트의 디지털 2진 및 가중 캐패시터 값이다. 상기 설명한 바와 같이, 디지털-아날로그 변환을 수행하기 위해 사용되는 MSB 어레이 및 LSB 어레이의 캐패시터는 CAPDAC(112)의 피드백의 선형성, 잡음 및 해상도를 개선하기 위해 회전될 수 있다. 다시 말하면, MSB 어레이 및 LSB 어레이에서 선택된 캐패시터의 결합은 회전되어 각 활동 시간이 평균, 예를 들어 1%내로 매치시킨다. 이런 방법에서, 캐패시터에 들어온 에러가 평균 출력된다.

CAPDAC(112)는 측정 목적으로 자주 리셋되어 CAPDAC(112)의 출력의 정확도를 증가시킨다. CAPDAC(112)를 리셋시킨 주파수가 CAPDAC의 출력 정확도뿐만 아니라 ADC(110)에 의해 소모된 전력량에 영향을 미친다. CAPDAC(112)를 리셋하는 것은 IMD의 유한 전력원의 일부이다. 그러므로, CAPDAC(112)를 더 자주 리셋하면 할수록 더 많은 전력이 ADC(110)에 의해 소모된다. 그러나, CAPDAC(112)를 적게 리셋하면 할수록, 예를 들어 누출로 인한 용량성 충전의 손실로 인해 CAPDAC 출력의 비트 정확도 에러가 더 커진다. 일 실시예에서, CAPDAC(112)가 1 kHz 및 4 kHz간의 주파수로 리셋된다. 피드백 루프의 동작 주파수가 16 kHz일 때, 예를 들어 CAPDAC(112)는 1 kHz 리셋팅의 경우에 16개의 용량성 재분배후 및 4 kHz 리셋팅의 경우에 4개의 용량성 재분배후 리셋된다. 그 예에서 동작 주파수ADC(110)는 CAPDAC(112)를 리셋시킨 속도보다 적어도 4배 더 빠르다. 피드백 루프의 동작 주파수보다 낮은 주파수로 CAPDAC(112)를 리셋하는 것은 전원을 더 절약할 수 있다. 그러나, 유한 전력원의 절약은 약간의 정확도 손실의 대가로 이루어진다. 그러므로, CAPDAC(112)는 어떤 경우에는 동작 주파수(즉, 클럭 주파수)와 같은 주파수로 리셋된다. CAPDAC(112)를 리셋시킨 속도는 CAPDAC(112)에서 사용된 캐패시터의 크기에 의존한다. 일반적으로 캐패시터가 클수록 낮은 리셋 주파수가 요구된다.

CAPDAC(112)는 CAPDAC(112)의 리셋을 활성화하는 리셋 신호를 수신한다. 그 리셋 신호는 상기 설명된 주파수, 예를 들어 1 kHz 또는 4 kHz에서 구동되는 예를 들어 클럭 펄스일 수 있다. 리셋 신호에 응답해서, 스위치(S1)은 적분기(80)의 네가티브 피드백 입력으로부터 CAPDAC(112)의 출력을 의사 부하(114)로 스위치할 수 있다. CAPDAC(112)는 리셋동안 의사 부하(114)에 계속해서 연결된다. 적분기(80)의 네가티브 피드백 입력으로부터 CAPDAC(112)를 차단함에 의해 CAPDAC는 적분기(80)의 입력에 영향을 미치지 않고 알맞게 리셋된다. 의사 부하(114)는 적분기(80) 및 캐패시터 (C1)의 용량성 부하의 정전용량을 모방한다. 도 6에 예시된 예에서, 의사 부하(114)는 병렬 연결된 캐패시터(C2 및 C3)로 구성된다. 캐패시터(C2)는 캐패시터(C1)과 같은 크기의 캐패시터일 수 있고 캐패시터(C3)는 적분기(80)의 입력과 대략 같은 정전용량이다. 다른 실시예에서, 다른 수 또는 구성의 캐패시터가 의사 부하(114)를 형성하기 위해 사용될 수 있다. CAPDAC(112)를 의사 부하(114)에 연결하는 것에 의해 CAPDAC(112)가 ADC(110)의 기준 전압(예를 들어, 1.2V)을 확실하게 리셋시킨다. 다른 실시예에서, CAPDAC(112)는 접지 또는 0V로 리셋된다.

CAPDAC(112)의 리셋동안, 연속 시간 적분기(80)는 입력 신호(88) 및 재구성된 신호(96)간의 차를 계속 적분한다. CAPDAC(112)가 리셋동안 적분기(80)의 네가티브 피드백 입력에 연결되면, 그 차는 에러로 변동한다. 그러므로, ADC(110)는 적분기의 네가티브 입력에 결합된 샘플 및 홀드 캐패시터 (C1)를 포함하여 적분된 출력의 정확도를 개선한다. 샘플 및 홀드 캐패시터 (C1)는 리셋 이전에 CAPDAC(112) 출력의 이전값, 예를 들어 즉시값과 대략 같은 값으로 적분기(80)의 네가티브 입력을 일시적으로 홀드한다. 특히, 스위치(S1)는 캐패시터(C1)로부터 떨어져서 스위치되어, C1에 저장된 전압에 결합된 적분기(80)의 네가티브 입력을 남긴다. 일정한 동작 동안 C1은 S1을 통해 CAPDAC(112) 출력에 연결된다. 일 실시예에서, 샘플 및 홀드 회로(114)는 400 fF 캐패시터를 사용해서 2㎲ 동안 CAPDAC(112) 출력의 대략 최종값으로 적분기(80)의 네가티브 입력을 홀드한다. 이런 방법에서, 적분기(80)는 캐패시터 리셋에 의해 영향받지 않고 계속 동작한다.

CAPDAC(112)를 리셋한 후, CAPDAC(112)의 전압은 CAPDAC(112)의 복수의 캐패시터간에 재분배되어 CAPDAC(112)의 출력을 역으로 이전의 8비트 코드, 예를 들어 리셋전에 CAPDAC(112)를 즉시 세트시킨 8비트 코드로 세트된다. 예를 들어, 그 리셋은 업/다운 카운터(84)의 홀드 시간 중간동안 발생하고, 그런 경우에 CAPDAC(112)는 업/다운 카운터(84)의 디지털값에 대응하는 코드로 역으로 세트된다. 그 재분배가 수행되고 CAPDAC(112)가 안정된 후, 스위치(S1)는 CAPDAC(112)의 출력을 적분기(80)의 네가티브 입력에 역으로 스위치한다. 적분기(80)에서, 최종 리셋 이후에 통과되었던, 시간 지나서 적분된 CAPDAC(112)의 출력의 누출 전류로 인해 리셋 전후에, 적은 델타 전압을 볼 수 있다. 1kHz 리셋 속도의 경우에, 적은 델타 전압은 1ms 동안 적분될 수 있다. 다른 예에서, 적은 델타 전압은 4kHz 리셋 속도로 250㎲ 동안 적분될 수 있다. 30 pA의 일반적인 누출 전류를 갖는 CAPDAC 출력상에서 27 pF 캐패시터에 의해, 전압 변화는 1.1 μV이하이어야 한다.

도 7은 본 명세서의 기술에 따라 설계된, 도 3의 ADCs(62)중 하나와 같은, 델타-시그마 ADC의 동작 예를 예시한 흐름도이다. ADC(62)는 적어도 하나의 감지기로부터 아날로그 입력 신호를 수신(120)한다. 하나의 구현예에서, ADC(62)는 환자의 생리적인 파라미터를 표현하는 아날로그 입력 신호를 수신한다. ADC(62)는 아날로그 입력 신호 및 그 아날로그 입력 신호의 재구성된 표현간의 차를 적분(122)한다. 보다 상세하게 설명한 바와 같이, 그 재구성된 표현이 DAC로부터 입력된 네가티브 피드백에서 수신된다. 하나의 구현예에서, ADC(62)는 그 차를 적분할 수 있고 같은 크기의 2개 신호를 가지나 반대 극성(예를 들어, 위상이 180도 다른)을 갖는 차동 출력을 발생시킨다. 상기 설명한 바와 같이, 차동 출력은 몇 개의 장점을 제공한다.

ADC는 적분된 차를 기반으로 제어 신호를 생성(124)시킨다. 하나의 구현예에서, ADC(62)는, 평균하여 입력 신호(88)가 재구성된 신호(96)보다 더 크다는 것을 신호전송하면서, 누산된 에러가 포지티브라는 것을 차동 신호가 표시할 때, +1인 제어 신호를 출력하는 비교기(102)를 포함한다. 비교기(102)는, 평균하여 입력 신호(88)가 재구성된 신호(96)보다 더 적다는 것을 신호전송하면서, 누산된 에러가 네가티브라는 것을 차동 신호가 표시할 때, -1(또는 0)인 제어 신호를 출력한다. 이런 방법에서, 비교기는 출력차의 부호, 즉 적분차가 포지티브 또는 네가티브인지를 결정한다. 다른 실시예에서, ADC(62)는 차의 부호, 즉 그 차가 포지티브 또는 네가티브인지 뿐만 아니라 그 차의 크기를 결정하는 멀티-비트 양자화기를 포함한다. 그러나, 양자화기의 해상도가 높을수록, 그 회로가 복잡해지고 전력이 더 소모된다.

ADC(62)는 제어 신호에 따라 업/다운 카운터(84)의 디지털 값을 조절한다(126). 예를 들어, 1비트 비교기의 경우에 업/다운 카운터(84)는 그 출력이 +1일 때 카운트업하고 그 출력이 -1(또는 0)일 때 카운트다운한다. 업/다운 카운터(84)의 디지털 값은 아날로그 입력 신호의 디지털 표현을 표현한다.

ADC(62)는 업/다운 카운터(84)의 디지털 값을 사용해서 입력 신호(88)의 재구성된 표현을 발생시키고(128) 그 재구성된 신호를 적분기에 제공하는 멀티-비트 DAC(86)를 포함한다(130). DAC(86)는 안정된 방법으로 연속 피드백을 제공하여 입력 신호 및 재구성된 신호간의 에러를 적분한다. 본 명세서의 하나의 양태에서, DAC(86)의 해상도가 양자화기(82)의 해상도보다 더 높다. 하나의 구현예에서, 예를 들어, DAC(86)의 해상도는 양자화기의 해상도의 적어도 4배의 비트를 포함한다. 예를 들어, 그 양자화기는 업-다운 카운터를 구동한 후 8비트 피드백 DAC를 구동하는 단일 비트 비교기를 구비한다. 그런 구성에 의해 상기 설명된 고 해상도 DAC 피드백의 장점이 제공된다.

ADC(62)는 그 피드백을 발생 및 제공하는 동시에 디지털 값을 필터링(132)하고 그 디지털 값을 다운샘플링(134)하여 프로세서(64)에 출력한다. ADC(62)의 피드백 루프는 디지털 신호를 프로세서에 출력하는 주파수보다 더 높은 주파수로 동작하므로, 다운샘플링이 필요로 된다. 하나의 구현예에서, ADC의 피드백 루프는 16 kHz 또는 32 kHz의 동작 주파수를 갖는 반면에 프로세서에 디지털 신호를 출력하는 주파수는 1 kHz일 수 있다. 다시 말하면, ADC의 피드백 루프는 디지털 신호를 출력하는 속도의 대략 16 또는 32배로 입력 신호(88) 및 재구성된 신호(96) 간의 에러를 적분한다. 그럼에도 불구하고, 멀티-비트 DAC에 의해 제공된 고 해상도 피드백은 저 해상도 DAC를 갖는 실시예에 비해 낮은 오버샘플링율, 즉 피드백 루프의 저 동작 주파수의 장점을 더 제공한다.

디지털 신호(90)를 필터링하고 다운샘플링 한 후, ADC(62)는 2개의 상보 출력을 표준 LSB 스케일링으로 생성(136)시키고 그 2개의 상보 출력을 프로세서에 보내어 환자 상태를 모니터링하고/모니터링하거나 환자에 대한 요법 전달을 제어(138)한다. 조율 요구의 경우에, 예로서, 프로세서는 디지털 신호를 분석하여 내인성 탈분극을 식별하고, 내인성 탈분극이 설정된 시간 주기 내에서 식별되지 않을 때, 하나 이상의 조율 펄스를 전달한다.

도 8은 본원에 설명된 기술에 따라 피드백 CAPDAC를 리셋시킨, 도 6의 ADC(110)중 하나와 같은, ADC의 동작 예를 예시한 흐름도이다. ADC(110)는 CAPDAC(112)를 리셋하길 바라는 것을 표시하는 리셋 신호를 수신(140)한다. ADC(110)는 측정 목적으로 자주 리셋되어 CAPDAC(112) 출력의 정확도를 증가시킨다. 일 실시예에서, CAPDAC(112)는 1 kHz 및 4 kHz간의 주파수로 리셋된다. 피드백 루프의 동작 주파수가 16 kHz일 때, 예를 들어 CAPDAC(112)는 1 kHz 리셋팅의 경우에 16개의 용량성 재분배 후 및 4 kHz 리셋팅의 경우에 4개의 용량성 재분배 후 리셋된다.

리셋 신호 수신시, ADC(110)는 CAPDAC(112)의 출력을 적분기(80)의 입력으로부터 C₁ 및 적분기(80)의 정전용량을 모방하는 의사 부하로 스위치(142)한다. 그 스위치는 적분기(80)로 하여금 CAPDAC(112)의 출력을 더 이상 수신하지 않으나 대신에 샘플 및 홀드 캐패시터(C₁)에 홀드된 전압을 수신하게 한다. 그러므로 캐패시터(C₁)는 CAPDAC(112) 출력의 최종값과 대략 같은 입력을 적분기(80)에 제공한다.

CAPDAC는 리셋(144)된다. CAPDAC(112)의 리셋팅동안, CAPDAC(112)의 출력은 의사 부하에 일시적으로 연결되어 CAPDAC가 올바른 공통 모드 전압(예를 들어, 1.2V)으로 알맞게 리셋된다. CAPDAC(112)를 리셋한 후, CAPDAC(112)의 정전용량은 CAPDAC(112)의 복수의 캐패시터들 간에 재분배되어 CAPDAC(112) 출력을 리셋전에 역으로 최종 8비트 코드로 세트(146)한다. 그 재분배가 수행되고 안정된 후, 스위치(S₁)는 CAPDAC(112)의 출력을 적분기(80)의 네가티브 입력에 역으로 스위치(148)한다. 이런 방법에서, CAPDAC는 적분기(80) 입력에 영향을 주지 않고 올바른 공통 모드 전압(예를 들어, 1.2V)으로 알맞게 리셋될 수 있다.

각종 실시예가 설명되었다. 그러나, 당업자는 각종의 변형이 설명된 실시예에서 이루어질 수 있다는 것을 인식한다. 예를 들어, 1차 델타-시그마 ADCs를 주로 참고했지만, 본 명세서의 기술은 더 높은 차수의 델타-시그마 ADC에서 구체화될 수 있다. 다른 예로서, 심장 심박조율기 또는 심박조율기-심율동전환기-제세동기, 기타의 삽입형 의료 장치를 주로 설명했지만, 그것들은 요법 형태이든 아니든 간에 전달할 수 있고 본원에서 설명된 아날로그-디지털 변환용 기술을 사용할 수 있다.

또한, 몇몇 구현예들에서, ADC에 의해 발생된 디지털 신호는 분석되어 환자에 전달된 요법을 제어하기보다 환자를 모니터링한다. 또한, 어느 실시예에서, 그 기술에 따른 IMD의 ADC에 발생시킨 디지털 신호가 IMD에 저장되거나 나중의 분석을 위해 다른 장치로, 예를 들어 원격측정을 경유해 송신된다.

또한, 그 기술은 아날로그 입력 신호가 ECG이거나 전극을 경유해 수신된 신호인 실시예로 제한되지 않는다. 다른 실시예에서, ADC는 어떤 형태의 감지기 또는 변환기로부터 신호를 수신한다. 예로서, ADC는 EEG; 근전도(EMG); 심장 내부, 혈관 내부, 또는 두개골 내부 압력 신호와 같은 압력 신호; 도선 기능성, 호흡수 또는 폐울혈을 표시하는 임피던스 신호; 온도 신호; 글루코스 농도 또는 pH와 같은 화학 신호; 환자 위치 또는 중력에 대한 위치를 표시하는 가속도계 신호; 또는 코골기 또는 무호흡을 표시하는 음성 신호를 수신한다. 또한, ADC는 주위 온도 또는 압력과 같은 비-생리 신호를 수신한다. 그 신호가 상기 식별된 생리 및 비-생리 파라미터의 함수로서 변화하는 신호를 발생시킬 수 있는 전극, 트랜스듀서 또는 감지기로부터 수신될 수 있다.

10: 삽입형 의료 장치(IMD) 11: 심장
12: 환자 14: 관상정맥동 도선
16: 심방 도선 18: 심실 도선
22, 34: 링 전극 24, 38: 기다란 코일로 된 전극
26, 36: 헬릭스 전극 28, 40: 절연 전극 헤드
30, 42: 컨넥터 32: 컨넥터 블록
46: 제세동 전극 50: 컨넥터 플러그
54A, 54B: 전극 60: 감지기 인터페이스
62: ADCs 64: 프로세서
66: 요법 전달 모듈 68: 메모리
70: 원격 측정 모듈 72: 전력원
74: 기준 및 바이어스 발생기(74) 76: 클럭
78: 차동 회로 79: 차 신호
80: 적분기 82: 양자화기
84: 업/다운 카운터 86: 멀티-비트 DAC
88: 입력 신호 90: 디지털 신호
103: 상호컨덕턴스 증폭기 101: 초퍼 모듈
Ci1 및 Ci2: 캐패시터 110: ADC
112: CAPDAC

Claims (15)

1. 삽입형 의료 장치로서,
   아날로그 입력 신호를 발생시키는 수단; 및
   상기 아날로그 입력 신호를 디지털 신호로 변환하는 수단을 포함하며, 여기서 상기 변환 수단은:
   상기 아날로그 입력 신호 및 상기 아날로그 입력 신호의 재구성 간의 적분된 차를 제공하는 수단,
   상기 적분된 차를 기반으로 제어 신호를 제 1 해상도로 생성하는 수단,
   상기 제어 신호에 따라 디지털 값을 조절하는 수단,
   상기 디지털 값을 기반으로 상기 아날로그 입력 신호의 재구성을 제 2 해상도로 발생시키는 수단, 및 상기 적분된 차를 제공하는 수단에 네가티브 피드백으로 상기 아날로그 입력 신호의 재구성을 제공하는 수단, 및
   상기 적분된 차를 제공하는 수단 및 상기 디지털 값을 조절하는 수단에 의해 야기된 상기 네가티브 피드백에서 위상 시프트에 대해 보상하는 수단을 포함하며, 여기서 상기 제 1 해상도는 상기 제 2 해상도 보다 적고,
   상기 삽입형 의료 장치가 상기 변환 수단으로부터 상기 디지털 신호를 분석하는 수단을 추가로 포함하는 삽입형 의료 장치.
   
2. 제 1항에 있어서,
   상기 발생시키는 수단은 상기 아날로그 입력 신호를 발생시키는 적어도 하나의 감지기를 포함하며;
   상기 변환하는 수단은 상기 아날로그 입력 신호를 디지털 신호로 변환하는 적어도 하나의 델타-시그마 아날로그-디지털 변환기(ADC)를 포함하며;
   상기 분석하는 수단은 상기 디지털 신호를 상기 델타-시그마 ADC로부터 수신하는 프로세서를 포함하며;
   추가로, 적분된 차를 제공하는 수단은 적분기를 포함하며,
   상기 생성하는 수단은 상기 아날로그 입력 신호 및 상기 아날로그 입력 신호의 재구성 간의 적분된 차를 기반으로 제어 신호를 생성하는 양자화기를 포함하며;
   상기 조절하는 수단은 상기 제어 신호에 따라 디지털 값을 조절하는 업/다운 카운터를 포함하며;
   상기 발생시키는 수단은 상기 업/다운 카운터의 상기 디지털 값을 기반으로 상기 아날로그 입력 신호의 재구성을 발생시키는 디지털-아날로그 변환기(DAC)를 포함하며, 상기 적분기에 네가티브 피드백으로 상기 아날로그 입력 신호의 재구성을 제공하고, 여기서 상기 양자화기의 해상도는 상기 DAC의 해상도보다 적고,
   상기 보상하는 수단은 상기 적분기 및 업/다운 카운터에 의해 상기 네가티브 피드백에서 위상 시프트에 대해 보상하는 보상 모듈을 포함하는 삽입형 의료 장치.
   
3. 제 2항에 있어서, 상기 DAC의 해상도가 상기 양자화기의 해상도보다 적어도 4배수의 비트를 포함하는 것인, 삽입형 의료 장치.
   
4. 제 2항에 있어서, 상기 양자화기가 1비트 해상도를 갖는 비교기를 포함하는 것인, 삽입형 의료 장치.
   
5. 제 4항에 있어서, 상기 DAC가 적어도 6비트 해상도를 갖는 것인, 삽입형 의료 장치.
   
6. 제 2항에 있어서, 상기 프로세서는 상기 델타-시그마 ADC로부터의 디지털 신호를 기반으로 환자에 대한 요법 전달을 제어하는 것인, 삽입형 의료 장치.
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