KR101133149B1 - Non-volatile memory device including electric charge capturing layer with nano pattern and the method for manufacturing the same - Google Patents

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Abstract

본 발명은 SONOS 구조의 비휘발성 메모리 소자 및 그 제조 방법을 개시한다. 본 발명은, 종래 기술의 SONOS 구조의 비휘발성 메모리 소자가 점점 소형화됨에 따라서 전하 포획층에서 포획되는 전하의 양이 감소하고, 이로 인해서 메모리 소자의 프로그램 상태 및 프로그램 소거 상태를 인지하는 메모리 윈도우 마진을 확보하기 어려운 문제점을 해소하기 위해서, 전하 포획층 중 주로 전하가 포획되는 영역인 전하 포획층과 블로킹 절연막의 접합면에 요철 패턴과 같은 나노 패턴을 형성하였다. 본 발명은 별도의 복잡한 공정의 추가없이, 기존의 SONOS 공정에서 나노 패턴을 형성하는 공정만을 추가함으로써, 전하 포획층 중 전하가 포획되는 영역인 블로킹 절연막과의 계면을 확장하여, 단위 길이당 전하가 포획되는 영역을 증가시킬 수 있게 되었고, 이로 인해, 45nm 이하의 초소형 메모리 소자에서도 큰 메모리 윈도우 마진을 확보할 수 있게 됨으로써, 보다 신뢰성있는 비휘발성 메모리 소자를 제공할 수 있다.The present invention discloses a nonvolatile memory device having a SONOS structure and a method of manufacturing the same. The present invention reduces the amount of charge trapped in the charge trapping layer as the nonvolatile memory device of the conventional SONOS structure becomes smaller, thereby reducing the memory window margin for recognizing the program state and the program erase state of the memory device. In order to solve the problem that is difficult to secure, a nano-pattern such as an uneven pattern was formed on the bonding surface of the charge trapping layer and the blocking insulating layer, which are mainly charge trapping regions, among the charge trapping layers. The present invention extends the interface with the blocking insulating layer, which is a region where charge is trapped in the charge trapping layer, by adding only a process of forming a nanopattern in the conventional SONOS process without adding a complicated process, thereby increasing charge per unit length. Since the area to be captured can be increased, a large memory window margin can be ensured even in a micro memory device of 45 nm or less, thereby providing a more reliable nonvolatile memory device.

Description

나노 패턴이 형성된 전하 포획층을 포함하는 비휘발성 메모리 소자 및 그 제조하는 방법{Non-volatile memory device including electric charge capturing layer with nano pattern and the method for manufacturing the same}Non-volatile memory device including electric charge capturing layer with nano pattern and the method for manufacturing the same}

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 나노 패턴이 형성된 전하 포획층을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device including a charge trapping layer in which a nanopattern is formed and a method of manufacturing the same.

일반적으로 반도체 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구별될 수 있다. 휘발성 메모리 장치는 디램(DRAM:Dynamic Random Access Memory) 및 에스램(SRAM:Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 장치이다. 이에 반해, 비휘발성 메모리 장치는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 장치이다.In general, semiconductor memory devices may be classified into volatile memory devices and nonvolatile memory devices. Volatile memory devices, such as Dynamic Random Access Memory (DRAM) and Static Random Access Memory (SRAM), are fast memory inputs and outputs, but lose their stored data when power is lost. In contrast, a nonvolatile memory device is a memory device that retains stored data even when power is cut off.

플래시 메모리 장치는 비휘발성 메모리 장치의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다. 플래시 메모리 장치는 단위 셀을 구성하는 데이터 저장층의 종류에 따라 부유 게이트형(floating gate type) 플래시 메모리 장치와 부유 트랩형(floating trap type) 플래시 메모리 장치로 구분된다.Flash memory devices are a type of nonvolatile memory device that can be programmed and erased, and can be programmed and erased electrically (EPROM) and electrically programmable and erased electrically (EEPROM). It is a highly integrated device developed by combining the advantages of Read Only Memory. Flash memory devices are classified into floating gate type flash memory devices and floating trap type flash memory devices according to types of data storage layers constituting a unit cell.

부유 게이트형 플래시 메모리 장치가 폴리 실리콘층에 전하를 저장하는 것과는 달리, 전하 트랩형 플래시 메모리 장치는 비도전성 전하 포획층 내에 형성되는 트랩에 전하를 저장한다. 전하 트랩형 메모리 장치의 메모리 셀은 실리콘 기판 상에 차례로 형성된 터널 절연막, 전하 포획층인 실리콘 질화막, 블로킹 절연막 및 도전막으로 구성된 게이트의 적층 구조를 갖는다. Unlike a floating gate type flash memory device storing charge in a polysilicon layer, a charge trapping flash memory device stores charge in a trap formed in a non-conductive charge trapping layer. The memory cell of the charge trapping memory device has a stacked structure of a gate insulating film formed on a silicon substrate, a silicon nitride film as a charge trapping layer, a blocking insulating film and a conductive film.

도 1 은 종래 기술에 따른 소노스(SONOS:Silicon Oxide Nitride Oxide Semiconductor) 구조의 비휘발성 메모리 장치(10)의 단면도이다. 도 1을 참조하면, 메모리 장치(10)의 메모리 셀은 기판(11)에 형성된 소오스/드레인(17) 영역 사이의 채널 영역(18) 상에 산화막(12), 질화막(13), 및 산화막(14)으로 이루어진 ONO막(15) 및 폴리 실리콘(16)이 차례로 적층된 구조이다. 이 메모리 셀은 ONO막(15)의 질화막(13)에 트랩된 전하의 유무에 따라 논리 '0' 또는 논리 '1' 중 어느 한 상태를 나타내는 단일 비트(single bit) 구조이다.1 is a cross-sectional view of a nonvolatile memory device 10 having a silicon oxide nitride (SONOS) structure according to the prior art. Referring to FIG. 1, a memory cell of the memory device 10 includes an oxide film 12, a nitride film 13, and an oxide film on a channel region 18 between regions of source / drain 17 formed in a substrate 11. The ONO film 15 made of 14) and the polysilicon 16 are stacked in this order. This memory cell has a single bit structure showing either a logic '0' or a logic '1' state depending on the presence or absence of charge trapped in the nitride film 13 of the ONO film 15.

휴대용 정보기기가 소형화되고, 한정된 공간에 다양한 기능을 구현하는 구성 요소들을 소형 휴대용 정보기기에 집적하기 위해서, 각 구성 요소들의 초소형화가 요구되는 상황에서, 종래의 SONOS 구조의 비휘발성 메모리 소자 역시 45nm 이하의 크기로 스케일 다운되고 있는 실정이다. In the situation where miniaturization of each component is required in order to miniaturize portable information devices and integrate components implementing various functions in a limited space in a small portable information device, the conventional non-volatile memory device of the conventional SONOS structure is also less than 45 nm. It is being scaled down to the size of.

그러나, 이렇게 SONOS 소자의 크기가 소형화됨에 따라서 전하 포획층에 포획되는 전하의 수가 감소하여, 메모리 소자의 프로그램 상태 및 프로그램 소거 상태를 인지하는 메모리 윈도우 마진을 확보하는데 어려움이 있다. 따라서, 메모리 윈도우 마진을 확보하기에 충분한 전하량을 전하 포획층에 포획하면서도 소형화된 비휘발성 메모리 소자 및 그 제조 방법이 요구된다.
However, as the size of the SONOS device is reduced in size, the number of charge trapped in the charge trapping layer decreases, which makes it difficult to secure a memory window margin for recognizing the program state and the program erase state of the memory device. Accordingly, there is a need for a miniaturized nonvolatile memory device and a method of manufacturing the same while capturing an amount of charge sufficient to secure a memory window margin in the charge trapping layer.

본 발명이 해결하고자 하는 과제는, 비휘발성 메모리 소자의 메모리 윈도우 마진을 확보하기에 충분한 전하량을 전하 포획층에 포획할 수 있으면서도 소형화된 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것이다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a miniaturized nonvolatile memory device and a method of manufacturing the same, while being capable of capturing a charge amount sufficient to secure a memory window margin of a nonvolatile memory device.

상술한 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자는, 반도체 기판; 상기 반도체 기판 위에 형성된 터널 절연막; 상기 터널 절연막 위에 형성되고, 상면에 나노 패턴이 형성된 전하 포획층; 상기 전하 포획층 위에 형성된 블로킹 절연막; 및 상기 블로킹 절연막 위에 형성된 게이트 전극층을 포함한다.A nonvolatile memory device of the present invention for solving the above problems is a semiconductor substrate; A tunnel insulating film formed on the semiconductor substrate; A charge trap layer formed on the tunnel insulating layer and having a nano pattern formed on an upper surface thereof; A blocking insulating film formed on the charge trapping layer; And a gate electrode layer formed on the blocking insulating layer.

또한, 상기 나노 패턴은 요철 패턴인 것이 바람직하다.In addition, the nano-pattern is preferably an uneven pattern.

또한, 상기 블로킹 절연막은 산화막으로 형성되고, 상기 전하 포획층은 질화막으로 형성될 수 있다.In addition, the blocking insulating layer may be formed of an oxide film, and the charge trapping layer may be formed of a nitride film.

한편, 상술한 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자 제조 방법은, (a) 반도체 기판에 터널 절연막을 형성하는 단계; (b) 상기 터널 절연막에 전하 포획층을 형성하는 단계; (c) 상기 전하 포획층의 상면에 나노 패턴을 형성하는 단계; (d) 상기 나노 패턴이 형성된 전하 포획층에 블로킹 절연막을 형성하는 단계; 및 (e) 상기 블로킹 절연막 위에 게이트 전극층을 형성하는 단계를 포함한다.On the other hand, the nonvolatile memory device manufacturing method of the present invention for solving the above problems, (a) forming a tunnel insulating film on a semiconductor substrate; (b) forming a charge trapping layer on the tunnel insulating film; (c) forming a nano pattern on an upper surface of the charge trapping layer; (d) forming a blocking insulating layer on the charge trapping layer in which the nanopattern is formed; And (e) forming a gate electrode layer on the blocking insulating film.

또한, 상기 (c) 단계는, 상기 전하 포획층에 복수의 비드들을 배치하고, 상기 복수의 비드들을 식각 마스크로 이용하여 상기 전하 포획층의 상면을 식각하여 나노 패턴을 형성할 수 있다.In addition, in the step (c), a plurality of beads may be disposed on the charge trap layer, and the upper surface of the charge trap layer may be etched using the plurality of beads as an etching mask to form a nano pattern.

또한, 상기 (c) 단계는, (c1) 상기 전하 포획층에 복수의 비드들을 단일층으로 코팅하는 단계; (c2) 상기 복수의 비드들을 식각하여 비드의 크기를 조절하는 단계; (c3) 상기 전하 포획층 중에서 상기 비드들 사이로 노출된 영역을 식각하여 나노 패턴을 형성하는 단계; 및 (c4) 상기 전하 포획층에 잔존하는 비드들을 제거하는 단계를 포함할 수 있다.In addition, the step (c), (c1) coating a plurality of beads in a single layer on the charge trapping layer; (c2) etching the plurality of beads to adjust the size of the beads; (c3) etching the exposed regions between the beads in the charge trap layer to form a nano pattern; And (c4) removing the beads remaining in the charge trapping layer.

또한, 상기 (c) 단계는, 나노 임프린팅 방식을 이용하여 나노 스탬프에 형성된 나노 패턴을 상기 전하 포획층에 전사하여 상기 전하 포획층에 나노 패턴을 형성할 수 있다.In addition, in the step (c), the nano-pattern formed on the nano stamp may be transferred to the charge trapping layer using a nanoimprinting method to form a nano-pattern on the charge trapping layer.

또한, 상기 (c) 단계는, (c1) 상기 전하 포획층에 나노 패턴을 전사하기 위한 레진을 스핀코팅하여 레지스트층을 형성하고, 상기 레지스트층에 나노 패턴을 전사할 나노 스탬프를 정렬시키는 단계; (c2) 상기 나노 스탬프를 상기 레지스트층에 가압하고, 압력이 유지된 상태에서 온도를 냉각시켜 나노 스탬프의 나노 패턴을 레지스트층에 전사하는 단계; 및 (c3) 나노 스탬프를 상기 레지스트층으로부터 분리하고, 상기 레지스트층의 요홈부 아래에 형성된 전하 포획층의 일부가 식각되어 나노 패턴이 형성될 때까지 식각 공정을 수행하고, 상기 전하 포획층에 나노 패턴이 형성되면 상기 레지스트층을 제거하는 단계를 포함할 수 있다.In addition, the step (c), (c1) spin-coating a resin for transferring the nano-pattern to the charge trapping layer to form a resist layer, and aligning the nano stamp to transfer the nano-pattern on the resist layer; (c2) pressurizing the nano stamp on the resist layer and transferring the nano pattern of the nano stamp to the resist layer by cooling the temperature while the pressure is maintained; And (c3) separating the nano stamp from the resist layer, performing an etching process until a portion of the charge trapping layer formed under the recess of the resist layer is etched to form a nano pattern, and nano to the charge trapping layer. When the pattern is formed, the method may include removing the resist layer.

또한, 상기 나노 패턴은 요철 패턴인 것이 바람직하다.In addition, the nano-pattern is preferably an uneven pattern.

또한, 상기 블로킹 절연막은 산화막으로 형성되고, 상기 전하 포획층은 질화막으로 형성될 수 있다.
In addition, the blocking insulating layer may be formed of an oxide film, and the charge trapping layer may be formed of a nitride film.

본 발명은, 종래 기술의 SONOS 구조의 비휘발성 메모리 소자가 점점 소형화됨에 따라서 전하 포획층에서 포획되는 전하의 양이 감소하고, 이로 인해서 메모리 소자의 프로그램 상태 및 프로그램 소거 상태를 인지하는 메모리 윈도우 마진을 확보하기 어려운 문제점을 해소하기 위해서, 전하 포획층 중 주로 전하가 포획되는 영역인 전하 포획층과 블로킹 절연막의 접합면에 요철 패턴과 같은 나노 패턴을 형성하여 전하가 포획되는 공간을 더 확장하였다.The present invention reduces the amount of charge trapped in the charge trapping layer as the nonvolatile memory device of the conventional SONOS structure becomes smaller, thereby reducing the memory window margin for recognizing the program state and the program erase state of the memory device. In order to solve the problem that is difficult to secure, a nano pattern such as an uneven pattern is formed on the junction surface of the charge trapping layer and the blocking insulating layer, which are mainly charge trapping regions, to further expand the space in which the charge is trapped.

본 발명은 별도의 복잡한 공정의 추가없이, 기존의 SONOS 공정에서 나노 패턴을 형성하는 공정만을 추가함으로써, 전하 포획층 중 전하가 포획되는 영역인 블로킹 절연막과의 계면을 확장하여, 단위 길이당 전하가 포획되는 영역을 증가시킬 수 있게 되었고, 이로 인해, 45nm 이하의 초소형 메모리 소자에서도 큰 메모리 윈도우 마진을 확보할 수 있게 됨으로써, 보다 신뢰성있는 비휘발성 메모리 소자를 제공할 수 있다.
The present invention extends the interface with the blocking insulating layer, which is a region where charge is trapped in the charge trapping layer, by adding only a process of forming a nanopattern in the conventional SONOS process without adding a complicated process, thereby increasing charge per unit length. Since the area to be captured can be increased, a large memory window margin can be ensured even in a micro memory device of 45 nm or less, thereby providing a more reliable nonvolatile memory device.

도 1 은 종래 기술에 따른 소노스(SONOS:Silicon Oxide Nitride Oxide Semiconductor) 구조의 비휘발성 메모리 장치의 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 나노 패턴이 형성된 전하 포획층을 포함하는 비휘발성 메모리 소자의 구조를 도시하는 도면이다.
도 3a 내지 도 3d 는 본 발명의 바람직한 실시예에 따른, 나노 패턴이 형성된 전하 포획층을 포함하는 비휘발성 메모리 소자의 제조 방법을 설명하는 도면이다.
도 4a 내지 도 4c 는 폴리스티렌 비드를 이용하여 전하 포획층에 나노 패턴을 형성하는 과정을 설명하는 도면이다.
도 5a 내지 도 5d 는 본 발명의 바람직한 다른 실시예에 따라서 나노 임프린팅 방식을 이용하여 전하 포획층에 나노 패턴을 형성하는 방법을 설명하는 도면이다.1 is a cross-sectional view of a nonvolatile memory device having a silicon oxide nitride (SONOS) structure according to the prior art.
FIG. 2 is a diagram illustrating a structure of a nonvolatile memory device including a charge trap layer in which a nanopattern is formed according to a preferred embodiment of the present invention.
3A to 3D illustrate a method of manufacturing a nonvolatile memory device including a charge trapping layer having a nano pattern formed thereon according to an exemplary embodiment of the present invention.
4A to 4C illustrate a process of forming a nano pattern on a charge trap layer using polystyrene beads.
5A to 5D illustrate a method of forming a nanopattern on a charge trapping layer using a nanoimprinting method according to another exemplary embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 바람직한 실시예에 따른 나노 패턴이 형성된 전하 포획층(230)을 포함하는 비휘발성 메모리 소자의 구조를 도시하는 도면이다.2 is a diagram illustrating a structure of a nonvolatile memory device including a charge trap layer 230 in which a nanopattern is formed, according to an exemplary embodiment of the present invention.

도 2를 참조하여, 본 발명의 바람직한 실시예에 따른 나노 패턴이 형성된 전하 포획층(230)을 포함하는 비휘발성 메모리 소자의 구조를 설명한다.Referring to FIG. 2, a structure of a nonvolatile memory device including a charge trap layer 230 in which a nanopattern is formed according to an exemplary embodiment of the present invention will be described.

본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자는 반도체 기판(210)상에 소오스 영역(212) 및 드레인 영역(214)이 형성되고, 채널 영역은 소오스 영역(212) 및 드레인 영역(214) 사이에 위치한다.In a nonvolatile memory device according to an exemplary embodiment of the present invention, a source region 212 and a drain region 214 are formed on a semiconductor substrate 210, and a channel region is formed between the source region 212 and the drain region 214. Located in

채널영역의 상부에는 터널 절연막(220), 전하 포획층(230), 및 블로킹 절연막(240)이 순차적으로 형성된 메모리층이 형성되고, 블로킹 절연막(240)의 상부에는 게이트 전극층(250)이 형성되며, 메모리 소자 주변에는 절연막 스페이서(260)가 형성되어 있다. The memory layer in which the tunnel insulation layer 220, the charge trapping layer 230, and the blocking insulation layer 240 are sequentially formed is formed on the channel region, and the gate electrode layer 250 is formed on the blocking insulation layer 240. An insulating film spacer 260 is formed around the memory device.

특히, 전하 포획층(230)의 경우에는 블로킹 절연막(240)과의 접촉면에 요철 구조의 나노 패턴이 형성되어 있다. 이 때의 나노 패턴은 도 2에 도시된 바와 같이 규칙적으로 형성된 요철 패턴일 수 있고, 단순하게 블로킹 절연막(240)과의 계면에 표면적을 넓히기 위해서 임의의 패턴(거칠기)이 형성된 것일 수도 있다.In particular, in the case of the charge trapping layer 230, a nanopattern having a concave-convex structure is formed on a contact surface with the blocking insulating layer 240. In this case, the nano-pattern may be a concave-convex pattern regularly formed as shown in FIG. 2, or an arbitrary pattern (roughness) may be formed simply to increase the surface area at the interface with the blocking insulating film 240.

일본의 Suzuki등은 문헌에서 SONOS 소자의 메모리 트랩들은 실리콘 질화막과 같은 전하 포획층(230)을 형성한 다음 블로킹 산화막의 산화공정시 블로킹 산화막과 질화막 계면에 위치한 다량의 dangling bond들이라고 보고하고 있다. [E. Suzuki, Y. Hayashi, K. Ishii, and T. Tsuchiya, "Traps created at the interface between the nitride and the oxide on the nitride by thermal oxidation," Appl. Phys. Lett., vol. 42, pp. 608??-610, 1983.]Suzuki et al. In Japan report that the memory traps of SONOS devices are large amounts of dangling bonds located at the interface between the blocking oxide film and the nitride film during the oxidation process of the blocking oxide film after forming a charge trapping layer 230 such as a silicon nitride film. [E. Suzuki, Y. Hayashi, K. Ishii, and T. Tsuchiya, "Traps created at the interface between the nitride and the oxide on the nitride by thermal oxidation," Appl. Phys. Lett., Vol. 42, pp. 608 ??-610, 1983.]

즉, SONOS 구조의 비휘발성 메모리 소자에서 전하가 주로 포획되는 영역은, 실리콘 질화막등으로 구현되는 전하 포획층(230)에서 블로킹 절연막(240)과 맞닿는 계면의 바로 아래 영역임을 알 수 있고, 종래 기술의 SONOS 구조의 경우에는, 비휘발성 메모리 소자가 소형화되면서 전하 포획층(230)과 블로킹 절연막(240)의 계면의 길이가 짧아져 축적되는 전하량이 줄어드는 문제가 발생하였다.That is, in the non-volatile memory device having a SONOS structure, a region where charge is mainly captured is a region directly below the interface that is in contact with the blocking insulating layer 240 in the charge trapping layer 230 formed of a silicon nitride film. In the case of the SONOS structure, as the size of the nonvolatile memory device becomes smaller, the length of the interface between the charge trapping layer 230 and the blocking insulating film 240 becomes shorter, resulting in a decrease in the amount of accumulated charge.

따라서, 도 2에 도시된 바와 같이, 본 발명은 전하 포획층(230)에 나노 패턴을 형성하여 전하 포획층(230)과 블로킹 절연막(240) 사이의 계면의 길이를 확장하여, 전하가 포획되는 공간을 더 증가시킴으로써, 이러한 종래 기술의 문제를 해소하였다.Therefore, as shown in FIG. 2, the present invention forms a nano-pattern on the charge trapping layer 230 to extend the length of the interface between the charge trapping layer 230 and the blocking insulating layer 240, whereby charge is trapped. By further increasing the space, this prior art problem is solved.

도 3a 내지 도 3d 는 본 발명의 바람직한 실시예에 따른, 나노 패턴이 형성된 전하 포획층(230)을 포함하는 비휘발성 메모리 소자의 제조 방법을 설명하는 도면이다.3A to 3D are diagrams illustrating a method of manufacturing a nonvolatile memory device including a charge trapping layer 230 having a nano pattern formed thereon according to an exemplary embodiment of the present invention.

도 3a 내지 도 3d를 참조하여, 도 2에 도시된 비휘발성 메모리 소자의 제조방법을 설명하면, 먼저, 반도체 기판(210)위에 터널 절연막(220) 및 전하 포획층(230)을 순차적으로 형성한다. Referring to FIGS. 3A to 3D, a method of manufacturing the nonvolatile memory device illustrated in FIG. 2 will be described. First, the tunnel insulating layer 220 and the charge trapping layer 230 are sequentially formed on the semiconductor substrate 210. .

터널 절연막(220)은 열산화공정 또는 공지의 박막증착 공정을 통해서 수 nm 의 두께로 채널 영영위에 형성된 산화막으로서 실리콘 산화막(SiO2) 등으로 형성될 수 있다. 터널 절연막(220)의 두께가 얇을수록 게이트 전극층(250)에 낮은 프로그램 전압을 인가해도 되고, 신속한 프로그램 및 소거가 가능할 뿐만 아니라, 프로그램 및 소거 동작의 성공 가능성이 높은 장점이 있는 반면, 전하 유지력이 낮은 문제점이 있다. 따라서, 터널 절연막(220)의 두께는 프로그램 및 소거 전압 및 속도 등의 변수에 따라서 적절한 수준에서 가능한 얇게 선택되는 것이 바람직하고, 본 발명의 바람직한 실시예에서는 1 내지 10 nm 의 두께로 형성된다.The tunnel insulating film 220 may be formed of a silicon oxide film (SiO 2) as an oxide film formed on the channel region with a thickness of several nm through a thermal oxidation process or a known thin film deposition process. As the thickness of the tunnel insulating layer 220 is thinner, a lower program voltage may be applied to the gate electrode layer 250, which enables fast programming and erasing, and has a high possibility of success in program and erasing operations. There is a low problem. Therefore, the thickness of the tunnel insulating film 220 is preferably selected as thin as possible at an appropriate level in accordance with variables such as program and erase voltage and speed, in a preferred embodiment of the present invention is formed to a thickness of 1 to 10 nm.

또한, 전하 포획층(230)은 터널 절연막(220) 위에 3 내지 150nm 의 두께로 형성된다. 본 발명의 바람직한 실시예에서는 LPCVD 방법을 적용하여, 전하 포획층(230)으로서 실리콘 질화막(Si3N4)을 형성하였으나, 전하 포획층(230)은 질화막뿐만 아니라 전하를 저장할 수 있는 모든 물질들이 이용될 수 있다. In addition, the charge trap layer 230 is formed on the tunnel insulating film 220 to a thickness of 3 to 150nm. In a preferred embodiment of the present invention by applying the LPCVD method, a silicon nitride film (Si 3 N 4 ) was formed as the charge trapping layer 230, the charge trapping layer 230 is not only a nitride film but all materials capable of storing charge Can be used.

예컨대, 전하 포획층(230)으로서, 고유전상수(high-k)를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성될 수 있다. 또한, 전하 포획층(230)은, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐 등의 금속이나, 이들의 혼합물 또는 이들의 합금으로 형성될 수 있다. 또한, 전하 포획층(230)은 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물(Ⅲ족의 Al, Ga, In 과 Ⅴ족의 P, As, Sb와의 조합) 또는 Ⅱ-Ⅵ족 화합물(Ⅱ족의 Zn, Cd, Hg와 Ⅵ족의 O, S, Se, Te의 조합) 등의 반도체 재료로 형성될 수도 있다. 또한, 전하 포획층(230)은 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하퓨늄실리콘산화막(HfSio) 등과 같은 전하에 대한 포획 밀도가 높은 절연체로도 형성될 수 있다.For example, the charge trapping layer 230 may be formed of any one of a material having a high-k and an amorphous polysilicon material. In addition, the charge trapping layer 230 may be formed of a metal such as tungsten, molybdenum, cobalt, nickel, platinum, rhodium, palladium, and iridium, a mixture thereof, or an alloy thereof. In addition, the charge trapping layer 230 may be formed of silicon, germanium, a mixture of silicon and germanium, a group III-V compound (combination of Al, Ga, In of group III and P, As, Sb of group V), or group II-VI. It may be formed of a semiconductor material such as a compound (a combination of Zn, Cd, Hg of group II and O, S, Se, Te of group VI). In addition, the charge trapping layer 230 may be formed of an insulator having a high trapping density against charges such as aluminum oxide (Al 2 O 3), hafnium oxide (HfO), hafnium aluminum oxide (HfAlO), and hafnium silicon oxide (HfSio). have.

전하 포획층(230)이 형성된 후, 도 3b에 도시된 바와 같이, 전하 포획층(230)에 나노 패턴을 형성한다. 나노 패턴을 형성하기 위해서는, 다양한 방식이 적용될 수 있다. 예를들면, 폴리스티렌 비드(Polystyrene bead)를 이용하는 방법, 포토리소그래피 방법, 레이저 홀로리소그래피 방법, 나노 임프린팅을 이용하는 방법, 및 AAO 마스크법 등과 같이 다양한 방법을 적용하여 전하 포획층(230)에 나노 패턴, 특히, 요철 패턴을 형성할 수 있다. 이러한 방법들 중 포토리소그래피 방법, 레이저 홀로리소그래피 방법, 및 AAO 마스크법은 반도체층의 표면에 요철을 형성하기 위해서 일반적으로 이용되는 방법들이므로, 구체적인 설명하고, 폴리스티렌 비드를 이용하는 방식과 나노 임프린팅을 이용하는 방식에 대해서는 도 4a 내지 도 5d를 참조하여 후술한다.After the charge trap layer 230 is formed, as shown in FIG. 3B, a nano pattern is formed on the charge trap layer 230. In order to form the nanopattern, various methods may be applied. For example, the nano-pattern on the charge trapping layer 230 may be applied by various methods such as a method using polystyrene beads, a photolithography method, a laser holography method, a method using nanoimprinting, and an AAO mask method. In particular, an uneven pattern can be formed. Among these methods, photolithography method, laser holography method, and AAO mask method are generally used to form irregularities on the surface of the semiconductor layer. Therefore, the method will be described in detail, and a method using polystyrene beads and nanoimprinting will be described. The method of use will be described later with reference to FIGS. 4A to 5D.

전하 포획층(230)에 나노 패턴이 형성되면, 도 3c에 도시된 바와 같이, 전하 포획층(230) 위에 블로킹 절연막(240)을 형상하고, 그 위에 게이트 전극층(250)을 형성하며, 게이트 전극층(250) 상부의 메모리 소자를 형성할 영역에 하드 마스크막 패턴(300)을 형성한다.When the nano-pattern is formed on the charge trapping layer 230, as shown in FIG. 3C, the blocking insulating layer 240 is formed on the charge trapping layer 230, the gate electrode layer 250 is formed thereon, and the gate electrode layer is formed on the charge trapping layer 230. The hard mask film pattern 300 is formed in the region where the memory device is to be formed.

블로킹 절연막(240)은 전하 포획층(230)에 저장된 전하가 게이트 전극층(250)으로 누설되는 것을 방지하기 위해서 적어도 터널 절연막(220)보다 두껍게 형성되는 것이 바람직하고, 본 발명의 바람직한 실시예에서 블로킹 절연막(240)은 5 내지 160nm 의 두께로 형성하는 것이 바람직하다. 또한, 블로킹 전연막은 상술한 터널 절연막(220) 형성에 이용될 수 있는 물질들을 이용하여 형성될 수 있다.The blocking insulating film 240 is preferably formed to be at least thicker than the tunnel insulating film 220 in order to prevent the charge stored in the charge trapping layer 230 from leaking into the gate electrode layer 250. The insulating film 240 is preferably formed to a thickness of 5 to 160nm. In addition, the blocking leading edge film may be formed using materials that may be used to form the tunnel insulating film 220 described above.

게이트 전극층(250)은 폴리실리콘, 금속, 폴리실리콘상에 금속-실리사이드가 형성된 폴리사이드 구조 등 통상적으로 게이트 전극으로 사용되는 모든 전도성 물질로 형성될 수 있다. 소자의 고집적화에 따라서 게이트 전극의 선폭이 좁아질 경우 저항이 증가될 것을 고려하여 폴리실리콘보다는 전도성이 우수한 금속이나 폴리사이드 구조로 게이트 전극층(250)이 형성되는 것이 바람직하다.The gate electrode layer 250 may be formed of any conductive material typically used as a gate electrode, such as polysilicon, a metal, or a polyside structure in which metal-silicide is formed on polysilicon. When the line width of the gate electrode is narrowed according to the high integration of the device, it is preferable that the gate electrode layer 250 is formed of a metal or polyside structure having better conductivity than polysilicon in consideration of increase in resistance.

게이트 전극층(250)이 형성된 후, 메모리 소자를 형성할 영역에 하드 마스크막 패턴(580)들을 형성하고, 하드 마스크막(580)을 식각 마스크로 사용하여 반도체 기판(210)이 드러날때까지 게이트 전극층(250), 블로킹 절연막(240), 전하 포획층(230), 및 터널 절연막(220)을 식각한다. 본 발명에서, 소오스 영역(212)과 드레인 영역(214) 사이의 이격 거리는 수십 nm 이고, 이에 따라서 소오스 영역(212)과 드레인 영역(214) 사이에 위치하는 채널 영역위에 형성되는 메모리 소자의 길이도 수십 nm 가 된다. 따라서, 하드 마스크막 패턴들의 길이도 메모리 소자의 길이에 따라서 결정된다.After the gate electrode layer 250 is formed, the hard mask layer patterns 580 are formed in the region where the memory device is to be formed, and the gate electrode layer is exposed until the semiconductor substrate 210 is exposed using the hard mask layer 580 as an etching mask. 250, the blocking insulating film 240, the charge trapping layer 230, and the tunnel insulating film 220 are etched. In the present invention, the separation distance between the source region 212 and the drain region 214 is several tens of nm, and thus the length of the memory element formed over the channel region located between the source region 212 and the drain region 214 is Tens of nm. Therefore, the length of the hard mask film patterns is also determined according to the length of the memory element.

그 후, 도 3d 에 도시된 바와 같이, 소오스 드레인 이온 주입 공정을 실시하여 반도체 기판(210)상에 소오스 영역(212) 및 드레인 영역(214)을 형성하고, 절연막 스페이서(260)를 형성하여 도 2 에 도시된 바와 같은 본 발명의 비휘발성 메모리 소자를 완성한다.Thereafter, as shown in FIG. 3D, a source drain ion implantation process is performed to form a source region 212 and a drain region 214 on the semiconductor substrate 210, and an insulating film spacer 260 is formed. The nonvolatile memory device of the present invention as shown in Fig. 2 is completed.

도 4a 내지 도 4c 는 폴리스티렌 비드를 이용하여 전하 포획층(230)에 요철 나노 패턴을 형성하는 과정을 설명하는 도면이다. 4A to 4C illustrate a process of forming the uneven nano pattern on the charge trap layer 230 using polystyrene beads.

도 4a 내지 도 4c를 참조하여 설명하면, 전하 포획층(230)이 형성된 후, 전하 포획층(230)에 나노 패턴을 형성하기 위해서, 전하 포획층(230) 위에, 도 4a에 도시된 바와 같이, 10nm ~ 100nm 크기의 복수의 폴리스티렌 비드(polystyrene bead)를 스핀 코팅 등의 방법을 이용하여 단일층으로 배치한다.Referring to FIGS. 4A to 4C, after the charge trapping layer 230 is formed, in order to form a nano pattern on the charge trapping layer 230, on the charge trapping layer 230, as shown in FIG. 4A. In addition, a plurality of polystyrene beads (polystyrene beads) having a size of 10nm ~ 100nm is arranged in a single layer using a method such as spin coating.

그 후, 도 4b 에 도시된 바와 같이, 폴리스티렌 비드에 RIE 에칭 공정을 적용하여 전하 포획층(230) 위에 형성된 비드의 크기를 감소시킨다. 폴리스티렌 비드의 크기는 나노 패턴의 폭을 결정하고, 이러한 폴리스티렌 비드의 크기는 RIE 에칭 공정 조건을 설정함에 따라서 자유롭게 조절이 가능하다. Thereafter, as shown in FIG. 4B, a RIE etching process is applied to the polystyrene beads to reduce the size of the beads formed on the charge trapping layer 230. The size of the polystyrene beads determines the width of the nanopattern, and the size of these polystyrene beads can be freely controlled by setting the RIE etching process conditions.

폴리스티렌 비드의 크기가 조절되면, 도 4c 에 도시된 바와 같이, 폴리스티렌 비드들을 식각 마스크로 이용하여 ICP-RIE 공정을 수행하여, 폴리스티렌 비드 사이로 드러나는 전하 포획층(230)을 식각함으로써, 전하 포획층(230)에 나노 패턴을 형성한다. 전하 포획층(230)에 나노 패턴이 형성되면, 전하 포획층(230) 위에 잔존하는 폴리스티렌 비드를 습식 식각 방식으로 제거함으로써, 상술한 도 3b에 도시된 바와 같은 요철 형상의 나노 패턴을 전하 포획층(230) 위에 형성할 수 있다. When the size of the polystyrene beads is adjusted, as shown in FIG. 4C, by performing the ICP-RIE process using the polystyrene beads as an etching mask, the charge trapping layer 230 exposed between the polystyrene beads is etched. 230 to form a nano-pattern. When the nano-pattern is formed on the charge trapping layer 230, the polystyrene beads remaining on the charge trapping layer 230 are removed by a wet etching method, thereby removing the uneven-shaped nanopattern as shown in FIG. 3B. Over 230.

도 5a 내지 도 5d 는 본 발명의 바람직한 다른 실시예에 따라서 나노 임프린팅 방식을 이용하여 전하 포획층(230)에 나노 패턴을 형성하는 방법을 설명하는 도면이다.5A to 5D illustrate a method of forming a nanopattern on the charge trapping layer 230 using a nanoimprinting method according to another exemplary embodiment of the present invention.

도 5a 를 참조하면, 상술한 도 3a 와 동일한 방식으로 반도체 기판(210)위에 터널 절연막(220) 및 전하 포획층(230)을 순차적으로 형성하고, 그 위에 나노 스탬프(500)를 이용하여 패턴을 전사할 폴리메틸메타크릴레이트와 같은 패턴 형성용 레진을 스핀코팅하여 레지스트층(510)을 형성한 후, 레지스트층(510)에 패턴을 전사할 스탬프(500)를 반도체 기판(210)과 정렬시킨다.Referring to FIG. 5A, the tunnel insulation layer 220 and the charge trapping layer 230 are sequentially formed on the semiconductor substrate 210 in the same manner as in FIG. 3A, and the pattern is formed using the nano stamp 500 thereon. After forming a resist layer 510 by spin coating a pattern forming resin such as polymethyl methacrylate to be transferred, the stamp 500 to transfer the pattern to the resist layer 510 is aligned with the semiconductor substrate 210. .

그 후, 도 5b 에 도시된 바와 같이, 기판(210) 표면을 고온(유리 전도 온도 이상의 온도; 본 발명의 바람직한 실시예에서는 약 200℃로 가열함)으로 가열한 후 나노 스탬프(500)를 레지스트층(510)에 가압하고, 압력이 유지된 상태에서 반도체 기판(210)의 온도를 냉각시킴으로써 나노 스탬프(500)의 요철 패턴(502, 504)을 레지스트층(510)에 전사한다. 이 때, 스탬프(500)에서 레지스트층(510)으로 약 0.2m pascal의 압력이 인가된다. Thereafter, as shown in FIG. 5B, the surface of the substrate 210 is heated to a high temperature (temperature above the glass conduction temperature; heated to about 200 ° C. in a preferred embodiment of the present invention), and then the nano stamp 500 is resisted. The uneven patterns 502 and 504 of the nano stamp 500 are transferred to the resist layer 510 by pressing the layer 510 and cooling the temperature of the semiconductor substrate 210 while the pressure is maintained. At this time, a pressure of about 0.2 m pascal is applied from the stamp 500 to the resist layer 510.

나노 패턴이 레지스트층(510)에 전사되면, 도 5c 에 도시된 바와 같이, 스탬프(500)를 상승시켜 스탬프(500)와 레지스트층(510)을 분리하면, 레지스트층(510)에는 스탬프(500)에 형성된 패턴이 그대로 전사된 상태가 된다.When the nanopattern is transferred to the resist layer 510, as shown in FIG. 5C, when the stamp 500 is raised to separate the stamp 500 and the resist layer 510, the resist layer 510 may be stamped 500. The pattern formed in Fig. 2) is transferred as it is.

그 후, 도 5d 에 도시된 바와 같이, 레지스트층(510)의 요홈부 아래에 형성된 전하 포획층(230)의 일부가 식각되어, 전하 포획층(230)에 요철 나노 패턴이 형성될 때까지 반응성 이온 식각 공정(RIE)을 수행하고, 전하 포획층(230)에 요철 나노 패턴이 형성되면 레지스트 형성 물질에 대응되는 물질을 이용하여 습식 식각을 수행하여 레지스트층(510)을 제거함으로써 상술한 도 3b에 도시된 바와 같은 요철 형상의 나노 패턴을 전하 포획층(230) 위에 형성할 수 있다.
Thereafter, as shown in FIG. 5D, a portion of the charge trapping layer 230 formed under the recessed portion of the resist layer 510 is etched to react until the uneven nano pattern is formed in the charge trapping layer 230. When the ion etching process (RIE) is performed and the concave-convex nano pattern is formed on the charge trapping layer 230, wet etching is performed using a material corresponding to the resist forming material to remove the resist layer 510 described above with reference to FIG. 3B. As shown in FIG. 1, a nano pattern having an uneven shape may be formed on the charge trap layer 230.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
So far I looked at the center of the preferred embodiment for the present invention. Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.

210 반도체 기판 220 터널 절연막
230 전하 포획층 240 블로킹 절연막
250 게이트 전극층 260 절연막 스페이서
300 하드 마스크막 패턴 400 폴리스티렌 비드
500 나노 스탬프 510 레지스트층210 semiconductor substrate 220 tunnel insulating film
230 charge trapping layer 240 blocking insulating film
250 Gate Electrode Layer 260 Insulation Layer spacer
300 Hard Mask Film Pattern 400 Polystyrene Beads
500 nano stamp 510 resist layer

Claims (10)

반도체 기판;
상기 반도체 기판 위에 형성된 터널 절연막;
상기 터널 절연막 위에 형성되고, 상면에 나노 패턴이 형성된 전하 포획층;
상기 전하 포획층 위에 형성된 블로킹 절연막; 및
상기 블로킹 절연막 위에 형성된 게이트 전극층을 포함하고,
상기 나노 패턴은 주기적으로 반복되는 요철 패턴인 것을 특징으로 하는 비휘발성 메모리 소자.A semiconductor substrate;
A tunnel insulating film formed on the semiconductor substrate;
A charge trap layer formed on the tunnel insulating layer and having a nano pattern formed on an upper surface thereof;
A blocking insulating film formed on the charge trapping layer; And
A gate electrode layer formed on the blocking insulating layer;
The nano pattern is a non-volatile memory device, characterized in that the irregular pattern is repeated periodically. 삭제delete 제 1 항에 있어서,
상기 블로킹 절연막은 산화막으로 형성되고, 상기 전하 포획층은 질화막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.The method of claim 1,
And the blocking insulating film is formed of an oxide film, and the charge trapping layer is formed of a nitride film. (a) 반도체 기판에 터널 절연막을 형성하는 단계;
(b) 상기 터널 절연막에 전하 포획층을 형성하는 단계;
(c) 상기 전하 포획층의 상면에 나노 패턴을 형성하는 단계;
(d) 상기 나노 패턴이 형성된 전하 포획층에 블로킹 절연막을 형성하는 단계; 및
(e) 상기 블로킹 절연막 위에 게이트 전극층을 형성하는 단계를 포함하고,
상기 나노 패턴은 주기적으로 반복되는 요철 패턴인 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.(a) forming a tunnel insulating film on the semiconductor substrate;
(b) forming a charge trapping layer on the tunnel insulating film;
(c) forming a nano pattern on an upper surface of the charge trapping layer;
(d) forming a blocking insulating layer on the charge trapping layer in which the nanopattern is formed; And
(e) forming a gate electrode layer on the blocking insulating film,
The nano-pattern is a method of manufacturing a non-volatile memory device, characterized in that the periodically repeated irregular pattern. 제 4 항에 있어서, 상기 (c) 단계는
상기 전하 포획층에 복수의 비드들을 배치하고, 상기 복수의 비드들을 식각 마스크로 이용하여 상기 전하 포획층의 상면을 식각하여 나노 패턴을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.The method of claim 4, wherein step (c)
And arranging a plurality of beads in the charge trapping layer, and etching the upper surface of the charge trapping layer using the plurality of beads as an etching mask to form a nano pattern. 제 5 항에 있어서, 상기 (c) 단계는
(c1) 상기 전하 포획층에 복수의 비드들을 단일층으로 코팅하는 단계;
(c2) 상기 복수의 비드들을 식각하여 비드의 크기를 조절하는 단계;
(c3) 상기 전하 포획층 중에서 상기 비드들 사이로 노출된 영역을 식각하여 나노 패턴을 형성하는 단계; 및
(c4) 상기 전하 포획층에 잔존하는 비드들을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.The method of claim 5, wherein step (c)
(c1) coating a plurality of beads in a single layer on the charge trapping layer;
(c2) etching the plurality of beads to adjust the size of the beads;
(c3) etching the exposed regions between the beads in the charge trap layer to form a nano pattern; And
(c4) removing the beads remaining in the charge trapping layer. 제 4 항에 있어서, 상기 (c) 단계는
나노 임프린팅 방식을 이용하여 나노 스탬프에 형성된 나노 패턴을 상기 전하 포획층에 전사하여 상기 전하 포획층에 나노 패턴을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.The method of claim 4, wherein step (c)
A method of manufacturing a nonvolatile memory device, comprising: forming a nanopattern on a charge trapping layer by transferring a nanopattern formed on a nanostamp to a charge trapping layer using a nanoimprinting method. 제 7 항에 있어서, 상기 (c) 단계는
(c1) 상기 전하 포획층에 나노 패턴을 전사하기 위한 레진을 스핀코팅하여 레지스트층을 형성하고, 상기 레지스트층에 나노 패턴을 전사할 나노 스탬프를 정렬시키는 단계;
(c2) 상기 나노 스탬프를 상기 레지스트층에 가압하고, 압력이 유지된 상태에서 온도를 냉각시켜 나노 스탬프의 나노 패턴을 레지스트층에 전사하는 단계; 및
(c3) 나노 스탬프를 상기 레지스트층으로부터 분리하고, 상기 레지스트층의 요홈부 아래에 형성된 전하 포획층의 일부가 식각되어 나노 패턴이 형성될 때까지 식각 공정을 수행하고, 상기 전하 포획층에 나노 패턴이 형성되면 상기 레지스트층을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.8. The method of claim 7, wherein step (c)
(c1) forming a resist layer by spin coating a resin for transferring the nanopattern to the charge trapping layer, and aligning the nanostamp to transfer the nanopattern to the resist layer;
(c2) pressurizing the nano stamp on the resist layer and transferring the nano pattern of the nano stamp to the resist layer by cooling the temperature while the pressure is maintained; And
(c3) removing the nanostamp from the resist layer, performing an etching process until a portion of the charge trapping layer formed under the recess of the resist layer is etched to form a nanopattern, and then forming a nanopattern on the charge trapping layer And if the resist layer is formed, removing the resist layer. 삭제delete 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 블로킹 절연막은 산화막으로 형성되고, 상기 전하 포획층은 질화막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.9. The method according to any one of claims 4 to 8,
And said blocking insulating film is formed of an oxide film and said charge trapping layer is formed of a nitride film.
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