KR100890210B1 - Non-volatile memory device and the method for manufacturing the same - Google Patents

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김경찬
김태근
김희동
서유정
안호명
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고려대학교 산학협력단
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본 발명은 비휘발성 메모리 소자 및 그 제조 방법을 개시한다. The present invention discloses a non-volatile memory device and a method of manufacturing the same. 본 발명의 비휘발성 메모리 소자는, 하나의 메모리 셀내에서 멀티 레벨 프로그래밍을 구현하기 위해서, 각 레벨에서 전하를 축적하는 전하 포획층을 서로 단차지도록 형성함으로써, 멀티 레벨의 동작을 구현함에 있어서 용이하게 각 레벨의 문턱 전압의 분포를 분리하여 멀티 레벨 동작을 구현할 수 있는 효과가 있다. Non-volatile memory device of the present invention, to facilitate in as to implement a multi-level programming on a memory cell in, by forming such that the step from each other the charge trapping layer for storing charge in each level, implement the operation of the multi-level each removing the level of the distribution of the threshold voltage is effective in implementing multi-level operation. 또한, 본 발명은 각 레벨에서 전하를 축적하는 전하 포획층을 서로 단차지도록 형성함으로써, 단채널 효과를 억제하면서도 그 제조 공정이 종래의 멀티 레벨을 구현하는 비휘발성 메모리 소자 제조 공정보다 단순하여 제조 효율을 향상시키는 효과가 있다. In addition, the present invention is formed such that step a charge trapping layer for storing charge in each level with each other, while suppressing the short channel effect that the manufacturing process is simplified and the production efficiency than non-volatile memory device manufacturing process to implement the conventional multi-level the effect of improving.

Description

비휘발성 메모리 소자 및 이를 제조하는 방법{Non-volatile memory device and the method for manufacturing the same} Non-volatile memory device and a method for manufacturing the same {Non-volatile memory device and the method for manufacturing the same}

본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 비휘발성 메모리 소자 및 이를 제조하는 방법에 관한 것이다. The present invention relates to a method of making relates to a semiconductor device, and more particularly to non-volatile memory device, and this.

일반적으로 반도체 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구별될 수 있다. In general, the semiconductor memory device can be classified into volatile memory devices and non-volatile memory device. 휘발성 메모리 장치는 디램(DRAM:Dynamic Random Access Memory) 및 에스램(SRAM:Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 장치이다. DRAM is volatile memory device:: (Static Random Access Memory SRAM) input and output of data, such as the discarding, but lose stored data when power is cut off as fast memory devices (DRAM Dynamic Random Access Memory) and S. Ram. 이에 반해, 비휘발성 메모리 장치는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 장치이다. On the other hand, the nonvolatile memory device is a memory device to maintain the stored data, the power is lost.

플래시 메모리 장치는 비휘발성 메모리 장치의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다. Flash memory devices are a type of non-volatile memory device, a program (program), and erase (erase) the possible two feet ROM (EPROM: Erasable Programmable Read Only Memory), and electrically programmable and this pirom (EEPROM erasing is possible: Electrically Erasable Programmable It is a highly integrated device developed by combining the advantages of the Read Only Memory). 플래시 메모리 장치는 단위 셀을 구성하는 데이터 저장층의 종류 에 따라 부유 게이트형(floating gate type) 플래시 메모리 장치와 부유 트랩형(floating trap type) 플래시 메모리 장치로 구분된다. The flash memory device is a floating gate type (floating gate type) flash memory devices, and the floating-type traps (trap floating type) separated by a flash memory device in accordance with the type of the data storage layers constituting the unit cell.

부유 게이트형 플래시 메모리 장치가 폴리 실리콘층에 전하를 저장하는 것과는 달리, 전하 트랩형 플래시 메모리 장치는 비도전성 전하 포획층 내에 형성되는 트랩에 전하를 저장한다. The floating gate type flash memory device, as opposed to store charge in the polysilicon layer, a charge trap flash memory device stores a charge in the trap formed in the non-conductive charge trapping layer. 전하 트랩형 메모리 장치의 메모리 셀은 실리콘 기판 상에 차례로 형성된 터널 절연막(510), 전하 포획층인 실리콘 질화막, 블로킹 절연막 및 도전막으로 구성된 게이트의 적층 구조를 갖는다. A charge trap memory cell of the type of memory device has a stacked structure of a gate composed of the silicon nitride, a blocking insulating layer and a conductive film tunnel insulating film 510, a charge trapping layer formed in order on the silicon substrate.

도 1 은 종래 기술에 따른 소노스(SONOS:Silicon Oxide Nitride Oxide Semiconductor) 구조의 비휘발성 메모리 장치(10)의 단면도이다. 1 is a SONOS according to the prior art: a cross-sectional view of (SONOS Silicon Oxide Nitride Oxide Semiconductor) structure of non-volatile memory device (10). 도 1을 참조하면, 메모리 장치(10)의 메모리 셀은 기판(11)에 형성된 소오스/드레인(17) 영역 사이의 채널 영역(18) 상에 산화막(12), 질화막(13), 및 산화막(14)으로 이루어진 ONO막(15) 및 폴리 실리콘(16)이 차례로 적층된 구조이다. 1, a source / drain 17 is an oxide film 12 on the channel region 18 between the regions, the nitride layer 13, and the oxide film formed on the memory cell substrate 11 of the memory device 10 ( 14) an ONO film (15) and the polysilicon 16 are sequentially stacked structure consisting of a. 이 메모리 셀은 ONO막(15)의 질화막(13)에 트랩된 전하의 유무에 따라 논리 '0' 또는 논리 '1' 중 어느 한 상태를 나타내는 단일 비트(single bit) 구조이다. The memory cell is a single bit indicating either a state of a logical '0' or a logic '1' (single bit) structure according to the presence or absence of the charge trapped in the nitride film 13 of the ONO film 15. 따라서 메모리 장치의 크기를 증가시키지 않으면서도 둘 이상의 상태를 나타낼 수 있어 정보저장 능력이 증가된 메모리 장치가 요구된다. Therefore, the memory device the data storage capacity increase is required it is possible to indicate more than one state even without increasing the size of the memory device.

최근, 나노 기술의 발전에 따라 나노크리스탈(Nano-Crystal)을 이용한 비휘발성 메모리 장치가 연구되고 있다. Recently, a nonvolatile memory device using the nano-crystal (Nano-Crystal) being studied with the development of nanotechnology.

도 2 및 도 3은 종래 기술에 따른 나노크리스탈을 이용한 비휘발성 메모리 장치(20,30)의 단면도들이다. 2 and 3 are cross-sectional views of nonvolatile memory devices 20 and 30 using the nano-crystal according to the prior art.

먼저, 도 2를 참조하면, 기판(21)에 형성된 소오스/드레인 영역(27) 사이에 채널 영역(28)이 배치된다. First, FIG. 2, the channel region 28 is disposed between the source / drain regions 27 formed on the substrate 21. 메모리 셀은 채널영역(28) 상에 형성된 메모리층(25)과 게이트 전극(26)을 포함한다. The memory cell includes a memory layer 25 and the gate electrode 26 formed on the channel region 28. 메모리층(25)은 차례로 적층된 터널 절연막(22), 전하 포획층(23), 및 블로킹 절연막(24)을 포함한다. The memory layer 25 may include a sequentially stacked tunnel insulating film 22, the charge trapping layer 23, and the blocking insulating film 24. 전하 포획층(23)은 수 내지 수십 nm 크기의 클러스터(cluster) 또는 점(dot)의 형태로 된 일명 나노크리스탈들(23NC)을 포함한다. The charge trapping layer 23 is to include in the one people nm in the form of tens of nm size cluster (cluster), or a point (dot) of the crystal (23NC). 나노크리스탈(23NC) 안으로 주입되는 전하가 나노크리스탈 사이에서 쉽게 이동하지 못하기 때문에, 나노 크리스탈을 이용한 메모리 장치는 종래의 소노스 구조의 메모리 장치와 비교하여 전하의 측방(lateral) 확산이 억제되고, 멀티 비트(multi bit) 구조의 메모리 장치를 구현하는데 유리하다. Since the charges injected into the nano-crystal (23NC) does not easily move through the nanocrystal, a memory device using the nanocrystal is a side (lateral) diffusion of charges is suppressed as compared with the conventional small memory device on the North structure, multi-bit (multi bit) is advantageous to implement the structure of the memory device.

그러나, 종래의 나노 크리스탈을 이용한 비휘발성 메모리 장치를 멀티 비트(예를 들어, 1셀-2비트)의 비휘발성 메모리 장치로 구현하고자 할 때 그 크기를 스케일 다운하는 데에 한계가 있다. However, when trying to implement a nonvolatile memory device using the conventional nanocrystalline non-volatile memory device of the multi-bit (e.g., 1-bit cell -2), there is a limit to the scale down the size. 다시 말하면, 나노 크리스탈을 이용한 메모리 장치를 멀티 비트 구조의 메모리 장치로 사용하기 위해서는 소오스/드레인 영역(27)에 가까운 전하 포획층에 국부적으로 전하가 주입되어야 한다. In other words, in order to use the memory device using the nano-crystal memory devices in a multi-bit structure it must be local to the charge in the charge trapping layer near the source / drain regions 27 implanted. 그런데, 단채널(short channel)의 메모리 장치인 경우, 전하 주입시에 중첩 현상이 일어날 뿐만 아니라, 주입된 전하의 측방(lateral) 확산이 일어나면서 디스터브(disturb) 현상이 일어날 수 있다. By the way, if the short-channel memory device of the (short channel), as well as the overlapping phenomenon occurs at the time of charge injection, while the up side (lateral) diffusion of the implanted electric charge may cause a disturbance (disturb) phenomenon. 이로 인하여 1셀-2비트로의 동작이 이루어지지 않을 수 있다. Due to this may not be the first operation of the cell bits -2 achieved. 이를 해결하기 위해서는 메모리 장치의 채널 길이를 어느 이상으로 유지해야 하는데, 이는 메모리 장치의 고집적화에 역행한다. In order to solve this problem, to be kept the channel length of the memory device in any above, which is contrary to high integration of the memory device. 이러한 문제점을 해결하기 위해 메모리층을 두 개로 분리하는 구조가 제안되었다. The structure of separating the memory into two layers in order to solve this problem have been proposed.

도 3을 참조하면, 기판(31)에 형성된 소오스/드레인 영역(37) 사이의 채널 영역(38) 상에 절연막(35C)을 개재하여 좌우로 분리된 두 개의 메모리층(35L,35R)이 배치된다. 3, the substrate 31, source / drain regions (37) arranged such that two memory layers (35L, 35R) separated in the left and right of the through an insulating film (35C) on the channel region 38 between the formed do. 두 메모리층(35L,35R)은 각각 차례로 적층된 터널 절연막(32L,32R), 전하 포획층(33L,33R), 및 블로킹 절연막(34L,34R)을 포함한다. Two memory layers (35L, 35R) includes a tunnel insulating film (32L, 32R), the charge trapping layer (33L, 33R), and a blocking insulation film (34L, 34R) of each stack in turn. 두 메모리층(35L,35R)과 절연막(35C) 상에 게이트 전극(36)이 위치한다. The two memory gate electrode layer 36 on the (35L, 35R) and the insulating film (35C) is located. 이러한 구조는 메모리 장치를 어느 정도 스케일 다운시킬 수 있다. These structures can bring down the memory devices to some extent scale. 그러나, 스케일 다운되면서 전하 포획층(33L,33R)에 포함되는 나노크리스탈(33NC)들의 수에 따라, 문턱 전압 변동(threshold voltage shift)의 차이가 크게 나타나 장치의 신뢰성이 저하되는 문제가 있다. However, the scale-down as according to the number of nano-crystals (33NC) contained in the charge-trapping layer (33L, 33R), a large difference in the threshold voltage variation (threshold voltage shift) appears there is a problem that the reliability of the device is decreased.

본 발명이 해결하고자 하는 기술적 과제는 복잡한 제조 공정을 추가하지 않고, 저전압, 초소형, 초고집적, 고성능, 고신뢰성의 비휘발성 메모리 소자 및 이의 제조 방법을 제공하는 것이다. Technical problem to be solved by the present invention is to not add the complex manufacturing process, providing low voltage, compact, ultra-high-density, high-performance, high non-volatile memory device and a method of reliability.

상술한 과제를 이루기 위한 본 발명의 비휘발성 메모리 소자는, 반도체 기판상에 계단식으로 형성된 터널 절연막, 상기 터널 절연막상에 단차지도록 형성된 전하 포획층, 및 Non-volatile memory device of the present invention for achieving the above-mentioned problems, the tunnel formed in a stepwise manner on a semiconductor substrate an insulating film, a charge trapping layer on the tunnel insulating film is formed so that the step difference, and

상기 전하 포획층상에 형성된 차단 절연막을 포함하는 메모리층; Memory layer including a barrier insulating film formed on the charge trapping layer; 및 상기 차단 절연막상에 형성된 게이트 전극층을 포함한다. And a gate electrode layer formed on the blocking insulating layer.

또한, 상술한 전하 포획층은 3단으로 단차지도록 형성되는 것이 바람직하다. Further, it is preferable to form a charge-trapping layer described above is such that a three-stage step.

또한, 상술한 본 발명의 메모리 소자는, 상기 전하 포획층에 전하가 주입되지 않은 상태에서는 제 1 레벨을 나타내고, 상기 전하 포획층의 하단에만 전하가 주입된 경우에는 제 2 레벨을 나타나며, 상기 전하 포획층의 하단과 중간단에만 전하가 주입된 경우에는 제 3 레벨을 나타내고, 상기 전하 포획층의 상단, 중간단, 및 하단에 모두 전하가 주입된 경우에는 제 4 레벨을 나타냄으로써, 멀티 비트로 프로그램 가능하다. In addition, the memory device of the present invention described above is, if it is in the charge trapping layer state charge is not injected indicates a first level, the electric charge only at the bottom of the charge trapping layers injected there appears the second level, the charge when the lower end of the capture layer and the intermediate stage only the charge injection, the third level of the show, the top of the charge trapping layer, a middle level, and if all of the bottom of the charge injection is by representing a fourth level, a multi-bit program It is possible.

또한, 상술한 전하 포획층은 좌우가 대칭되도록 형성될 수 있다. Further, the above-described charge-trapping layer can be formed such that the left and right symmetry.

또한, 상술한 전하 포획층은 질화막, 고유전상수를 갖는 물질, 및 비정질 폴 리 실리콘 물질 중 어느 하나로 형성될 수 있다. In addition, a charge trapping layer described above may be formed by any one of the following materials, and the amorphous polysilicon material having a nitride film, a high dielectric constant.

또한, 상술한 전하 포획층은, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 하나의 금속 또는 이들의 혼합물 또는 이들의 합금으로 형성될 수 있다. In addition, a charge trapping layer described above may be formed of tungsten, molybdenum, cobalt, nickel, platinum, rhodium, a metal, or a mixture thereof, or an alloy thereof is selected from the group consisting of palladium and iridium.

또한, 상술한 전하 포획층은, 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물로 구성되는 그룹에서 선택되는 하나의 반도체 재료로 형성될 수 있다. In addition, a charge trapping layer described above may be formed into one semiconductor material selected from the group consisting of a mixture of silicon, germanium, silicon and germanium, Ⅲ-Ⅴ compound or Ⅱ-Ⅵ compound.

또한, 상술한 전하 포획층은 4 내지 100 nm 의 두께로 형성될 수 있다. In addition, a charge trapping layer described above may have a thickness of 4 to 100 nm.

한편, 상술한 과제를 이루기 위한 본 발명의 비휘발성 메모리 소자 제조 방법은, (a) 반도체 기판상에 계단식으로 터널 절연막을 형성하는 단계; On the other hand, the nonvolatile memory device manufacturing method of the present invention for achieving the above-described problems is, (a) forming a tunnel insulating film in a stepwise manner on a semiconductor substrate; (b) 상기 터널 절연막상에 단차지도록 전하 포획층을 형성하는 단계; (B) forming a charge trapping layer such that the step on the tunnel insulating film; (c) 상기 전하 포획층상에 차단 절연막을 형성하는 단계; (C) forming a blocking insulating layer on the charge trapping layer; (d) 상기 차단 절연막상에 게이트 전극층을 형성하는 단계; (D) forming a gate electrode on the blocking insulating layer; 및 (e) 상기 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함한다. And (e) forming a source region and a drain region in the semiconductor substrate.

또한, 상술한 (b) 단계는, 상기 전하 포획층을 3단으로 단차지도록 형성할 수 있다. Further, (b) step described above, may be formed to be stepped to the charge trapping layer in three.

또한, 상술한 (a) 단계는, (a1) 상기 반도체 기판에 제 1 패턴을 형성하고 상기 터널 절연막을 형성하기 위한 물질을 상기 반도체 기판상에 증착한 후 상기 제 1 패턴을 제거하는 단계; Further, the above-described step (a), (a1) After the formation of the first pattern on the semiconductor substrate, and depositing material for forming the tunnel insulating film on the semiconductor substrate, removing the first pattern; (a2) 상기 터널 절연막을 형성하기 위한 물질을 증착하여 상기 터널 절연막의 하단 및 중간단을 형성하는 단계; (A2) a step of depositing a material for forming the tunnel insulating film formed on the lower and middle end of the tunnel insulating film; 및 (a3) 상기 터널 절 연막의 하단과 상기 터널 절연막의 중간단 일부 위에 제 2 패턴을 형성하고 상기 터널 절연막을 형성하기 위한 물질을 증착하여 터널 절연막의 상단을 형성하고 상기 제 2 패턴을 제거하는 단계를 포함할 수 있다. And (a3) ​​to form a second pattern on the intermediate-stage portion of the tunnel insulating film at the bottom and in the tunnel section smoke screen and depositing a material for forming the tunnel insulating film, and forming a top of the tunnel insulating film and removing the second pattern It can include.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 좌우가 대칭되도록 형성될 수 있다. Further, in step (b) above, the charge trapping layer can be formed such that the left and right symmetry.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 질화막, 고유전상수를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성될 수 있다. Further, in step (b) above, the charge trapping layer can be formed by any of the material, and the amorphous polysilicon material having a nitride film, a high dielectric constant.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 하나의 금속 또는 이들의 혼합물 또는 이들의 합금으로 형성될 수 있다. Further, formed in the above step (b), the charge trapping layer is tungsten, molybdenum, cobalt, nickel, platinum, rhodium, a metal, or a mixture thereof, or an alloy thereof is selected from the group consisting of palladium, and iridium, It can be.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물로 구성되는 그룹에서 선택되는 하나의 반도체 재료로 형성될 수 있다. Further, in step (b) above, the charge trapping layer may be formed of a semiconductor material selected from the group consisting of a mixture, Ⅲ-Ⅴ compound or Ⅱ-Ⅵ compound of silicon, germanium, silicon and germanium can.

또한, 상술한 (b) 단계에서, 상기 전하 포획층은 4 내지 100 nm 의 두께로 형성될 수 있다 Further, in the above-described step (b), the charge trapping layer may be formed to a thickness of 4 to 100 nm

본 발명의 비휘발성 메모리 소자는, 하나의 메모리 셀내에서 멀티 레벨 프로그래밍을 구현하기 위해서, 각 레벨에서 전하를 축적하는 전하 포획층을 서로 단차지도록 형성함으로써, 멀티 레벨의 동작을 구현함에 있어서 용이하게 각 레벨의 문턱 전압의 분포를 분리하여 멀티 레벨 동작을 구현할 수 있는 효과가 있다. Non-volatile memory device of the present invention, to facilitate in as to implement a multi-level programming on a memory cell in, by forming such that the step from each other the charge trapping layer for storing charge in each level, implement the operation of the multi-level each removing the level of the distribution of the threshold voltage is effective in implementing multi-level operation.

또한, 본 발명은 각 레벨에서 전하를 축적하는 전하 포획층을 서로 단차지도록 형성함으로써, 단채널 효과를 억제하면서도 그 제조 공정이 종래의 멀티 레벨을 구현하는 비휘발성 메모리 소자 제조 공정보다 단순하여 제조 효율을 향상시키는 효과가 있다. In addition, the present invention is formed such that step a charge trapping layer for storing charge in each level with each other, while suppressing the short channel effect that the manufacturing process is simplified and the production efficiency than non-volatile memory device manufacturing process to implement the conventional multi-level the effect of improving.

이하에서는 도 4 내지 도 6c 를 참조하여 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조, 그 제조 방법, 및 동작을 설명한다. In reference to Figures 4 to 6c will be described in a structure, a method of manufacturing the same, and operation of the non-volatile memory device according to an embodiment of the present invention.

도 4 는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조를 도시하는 도면이다. 4 is a view showing a structure of a nonvolatile memory device according to an embodiment of the present invention. 도 4를 참조하면, 본 발명의 비휘발성 메모리 소자는 반도체 기판(500)상에 소오스 영역(552) 및 드레인 영역(554)이 형성되고, 채널 영역은 소오스 영역(552)과 드레인 영역(554) 사이에 위치한다. 4, the nonvolatile memory device of the present invention, a source region on a semiconductor substrate 500, 552 and drain regions 554 are formed, a channel region is a source region 552 and drain region 554 located between.

채널영역의 상부에는 터널 절연막(510), 전하 포획층(520) 및 차단 절연막(530)이 순차적으로 형성된 메모리층이 형성되어 있고, 차단 절연막(530)의 상부에는 게이트 전극층(540)이 형성되며, 메모리 소자 주변에는 절연막 스페이서(560)가 형성되어 있다. The upper portion of the channel region, the tunnel insulating film 510, a charge trapping layer 520 and the block insulating film 530 is, and a memory layer formed in sequence is formed on the upper portion of the block insulating film 530, the gate electrode layer 540 is formed , an insulating spacer 560 is formed in the peripheral memory devices.

터널 절연막(510)은 계단식으로 단차지도록 형성되고, 따라서, 터널 절연막(510)상에 형성된 전하 포획층(520) 역시 단차지도록 형성된다. The tunnel insulating film 510 is formed to be a step in a stepwise manner, and therefore, the tunnel insulating film charge trapping layer 520 is formed on the (510) are formed to be too step.

구체적으로, 본 발명의 바람직한 실시예에 따르면, 터널 절연막(510)은 하단(510-1), 중간단(510-2) 및 상단(510-3)이 순차적으로 단차지도록 계단형으로 적층되어 형성된다. Specifically, the In accordance with a preferred embodiment of the invention, the tunnel insulating film 510 at the bottom 510-1, an intermediate stage (510-2) and the top (510-3) such that the step sequentially laminated in a stepped form do.

또한, 전하 포획층의 하단(520-1), 중간단(520-2) 및 상단(520-3)이 각각 터널 절연막(510)의 하단(510-1), 중간단(510-2), 및 상단(510-3) 상에 단차지도록 형성된다. In addition, the bottom 510-1, intermediate stages of the charge trapping layer at the bottom 520-1, an intermediate stage (520-2) and the top (520-3), each tunnel insulating film 510 of the (510-2), and it is formed to be a step on the top (510-3).

또한, 본 발명의 바람직한 실시예에 따르면, 터널 절연막(510)과 전하 포획층(520)은 각각 3단으로 좌우 대칭되도록 형성되어, 결과적으로 이중 우물 구조를 갖도록 형성되는 것이 바람직하다. Further, according to a preferred embodiment of the present invention, it is formed such that the tunnel insulating film 510 and the charge trapping layer 520 is left and right, respectively in three symmetrical, it is preferred that as a result formed with a double well structure.

이하에서는, 본 발명의 바람직한 실시예에 따라서 비휘발성 메모리 소자의 제조 공정을 설명하는 도 5a 내지 도 5l를 참조하여, 본 발명의 바람직한 실시예에 따라서 비휘발성 메모리 소자를 제조하는 방법을 설명한다. Hereinafter, according to preferred embodiments of the present invention with reference to the 5a-5l diagram illustrating the process of manufacturing the nonvolatile memory device, according to an embodiment of the present invention will now be described a method of manufacturing a nonvolatile memory device.

본 발명의 비휘발성 메모리 소자를 제조하기 위해서, 반도체 기판(500)위에 채널 영역이 형성될 위치의 중앙에 일정 길이의 제 1 마스크 패턴(702)을 형성하고(도 5a 참조), 터널 절연막(510)을 형성하기 위한 물질을 제 1 마스크 패턴(702)이 형성되지 않은 반도체 기판(500)의 영역에 1 nm 내지 10 nm의 두께로 형성한 후(도 5b 의 512 참조), 제 1 마스크 패턴(702)을 제거한다(도 5c 참조). In order to manufacture the non-volatile memory device of the present invention, forming a first mask pattern 702 of a predetermined length in the center of the position where the channel region is formed on the semiconductor substrate 500 (see Fig. 5a), the tunnel insulating film (510 ) to form a material for forming a thickness of 1 nm to 10 nm in the region of the first mask pattern (a semiconductor substrate 500, 702) are not formed after (see 512 in Fig. 5b), the first mask pattern ( removes 702) (see Fig. 5c).

이 때, 반도체 기판(500)에 형성되는 터널 절연막(510) 물질 층(512)의 두께는 터널 절연막의 하단(510-1)과 터널 절연막의 중간단(510-2)의 단차를 결정하게 되고, 따라서, 이러한 단차는 후술하는 바와 같이, 본 발명의 비휘발성 메모리 소자의 제 2 레벨과 제 3 레벨로 프로그램하기 위해서 인가하는 각 전압의 전압차를 결정하게 된다. At this time, the thickness of the tunnel insulating film (510) material layer 512 formed on the semiconductor substrate 500 is to determine the difference in level of the bottom 510-1 and the tunnel insulating film intermediate stage (510-2) of the tunnel insulating film and therefore, this step is to determine the difference in voltage of each voltage to be applied to the program to the second level and the third level of the nonvolatile memory device of the present invention, as will be described later. 따라서, 도 5b에서 반도체 기판(500)에 형성되는 터널 절연막 물질 층(512)의 두께는 제 2 레벨과 제 3 레벨의 프로그램 전압차를 고려하여 결정되며, 본 발명의 바람직한 실시예에서는, 후술하는 터널 절연막의 하단(510-1)의 두께와 동일한 것이 바람직하다. Thus, in Fig. 5b the thickness of the tunnel insulating material layer 512 formed on the semiconductor substrate 500 is determined in consideration of the program voltage difference between the second level and third level, in the preferred embodiment of the present invention, which will be described later it is equal to the thickness of the bottom 510-1 of the tunnel insulating film is preferred.

제 1 마스크 패턴(702)이 제거된 후, 터널 절연막(510)을 형성하기 위한 물질을 제 1 마스크 패턴(702)이 제거된 반도체 기판(500) 및 도 5b에서 형성된 터널 절연막 물질 층(514)위에 1 nm 내지 10 nm의 두께로 형성하여 본 발명의 터널 절연막 하단(510-1)과 중간단(510-2)을 형성한다(도 5d 참조). The first mask pattern 702 is then removed, the tunnel insulating film 510, the tunnel insulating film material layer 514 formed of a material for the first mask pattern 702 in the semiconductor substrate 500 and 5b removed to form the It forms a tunnel insulating film on the bottom 510-1 and intermediate stage of the invention is formed to a thickness of 1 nm to 10 nm (510-2) (see Fig. 5d).

그 후, 터널 절연막의 하단(510-1)과 터널 절연막의 중간단(510-2) 일부 위에 제 2 마스크 패턴(704)을 형성하고(도 5e 참조), 터널 절연막(510)을 형성하기 위한 물질을 터널 절연막의 중간단(510-2) 중 제 2 마스크 패턴(704)이 형성되지 않은 영역에 1 nm 내지 10 nm의 두께로 형성하여 터널 절연막의 상단(510-3)을 형성한 후(도 5f 참조), 제 2 마스크 패턴(704)을 제거하여 하단(510-1), 중간단(510-2), 및 상단(510-3)이 단차지도록 계단식으로 형성된 터널 절연막(510)을 완성한다(도 5g). After that, the bottom 510-1 and the tunnel insulating film of the tunnel insulating film intermediate stage (510-2) to form a second mask pattern (704) over a portion (see FIG. 5e), for forming the tunnel insulating film (510) and then by forming a material into an intermediate stage (510-2) of the second mask pattern 704 of a thickness of 1 nm to 10 nm in the region it is not formed in the tunnel insulating film formed in the upper end (510-3) of the tunnel insulating film ( see Fig. 5f), the bottom by removing the second mask pattern 704, 510-1, middle stage (510-2), and upper (510-3) complete the tunnel insulating film 510 formed in a stepwise manner such that the level difference (FIG. 5g).

상술한 각 단계에서, 터널 절연막(510)은 열산화공정 또는 공지의 박막증착 공정을 통해서 형성된 산화막으로서, 실리콘 산화막(SiO 2 ) 등으로 형성될 수 있다. In each step described above, the tunnel insulating film 510 may be formed with an oxide film formed through the thin film deposition process or a thermal process known oxide, silicon oxide (SiO 2) or the like.

또한, 터널 절연막(510)의 두께가 얇을수록 게이트 전극층(540)에 낮은 프로그램 전압을 인가해도 되고, 신속한 프로그램 및 소거가 가능할 뿐만 아니라, 프로그램 및 소거 동작의 성공 가능성이 높은 장점이 있는 반면, 전하 유지력이 낮은 문제점이 있다. Further, the tunnel The thickness of the insulating film 510 is thin and may be applied to lower the program voltage to the gate electrode layer 540, a fast program and the other hand as well be possible to erase, which succeeds the likely advantages of the program and erase operations, the charge holding force has low. 따라서, 상술한 터널 절연막의 하단(510-1), 중간단(510-2), 및 상 단(510-3)의 두께는 프로그램 및 소거 전압 및 속도 등의 변수에 따라서 적절한 수준에서 가능한 얇게 선택되는 것이 바람직하다. Accordingly, the thin selectable at an appropriate level depending on variables such as the thickness of the bottom 510-1, an intermediate stage (510-2), and the top of the above-mentioned tunnel insulating film (510-3) has a program and erase voltage and speed to be preferred.

한편, 터널 절연막(510)이 형성된 후, 도 5h 에 도시된 바와 같이, 터널 절연막(510) 위에 전하 포획층(520)이 4 내지 10 nm 의 두께로 터널 절연막(510)에 형성된 단차를 따라서 단차지도록 형성된다. On the other hand, after the tunnel insulating film 510 is formed, as shown in Figure 5h, the tunnel insulating film (510) over the charge trapping layer 520 is along the steps formed on the tunnel insulating film 510 in a thickness of 4 to 10 nm step It is formed to be. 그러므로, 터널 절연막의 하단(510-1), 중간단(510-2) 및 상단(510-3)에는 전하 포획층의 하단(520-1), 중간단(520-2), 및 상단(520-3)이 각각 형성된다. Therefore, the lower end of the tunnel insulating film (510-1), an intermediate stage (510-2) and the top (510-3), the bottom 520-1 of the charge trapping layer, a middle stage (520-2), and upper (520 -3) are formed, respectively.

전하 포획층의 하단(520-1)에는 프로그램시의 제 2 레벨 내지 제 4 레벨에서 전하가 축적되고, 전하 포획층의 중간단(520-2)에는 제 3 레벨 및 제 4 레벨에서 전하가 축적되며, 전하 포획층의 상단(520-3)에는 제 4 레벨에서만 전하가 축적된다. A second level through the electric charge is accumulated in the fourth level, in middle stage (520-2) of the charge trapping layer and a third level charge is stored in the fourth level in the bottom 520-1 of the charge trapping layer, the program and, the upper end (520-3) of the charge trapping layer and an electric charge is accumulated only in the fourth level.

전하 포획층(520)의 형성에 이용되는 물질로는 질화막뿐만 아니라 전하를 저장할 수 있는 모든 물질들이 이용될 수 있다. A material used for forming the charge trapping layer 520 may be utilized all the material that can store the charge as well as the nitride film.

예컨대, 전하 포획층(520)은 고유전상수(high-k)를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성될 수 있다. For example, charge trapping layer 520 can be formed of any one of a material, and the amorphous polysilicon material having a high dielectric constant (high-k). 또한, 전하 포획층(520)은, 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐 등의 금속이나, 이들의 혼합물 또는 이들의 합금으로 형성될 수 있다. In addition, the charge trapping layer 520 can be formed of tungsten, molybdenum, cobalt, nickel, platinum, rhodium, a metal, or a mixture thereof, or an alloy thereof such as palladium and iridium. 또한, 전하 포획층(520)은 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물(Ⅲ족의 Al, Ga, In 과 Ⅴ족의 P, As, Sb와의 조합) 또는 Ⅱ-Ⅵ족 화합물(Ⅱ족의 Zn, Cd, Hg와 Ⅵ족의 O, S, Se, Te의 조합) 등의 반도체 재료로 형성될 수도 있다. In addition, the charge trapping layer 520 is silicon, germanium, silicon and mixtures of germanium, Ⅲ-Ⅴ compound (Ⅲ group in combination with Al, Ga, In and Ⅴ group of P, As, Sb) or Ⅱ-Ⅵ Group compounds may be formed of a semiconductor material such as (ⅱ group of Zn, Cd, Hg and the ⅵ group O, S, Se, Te combination). 또한, 전하 포획층(520) 은 알루미늄산화막(Al 2 O 3 ), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하퓨늄실리콘산화막(HfSiO) 등과 같은 전하에 대한 포획 밀도가 높은 절연체로도 형성될 수 있다. In addition, the charge trapping layer 520 is also in the trapping density of the charge, such as aluminum oxide (Al 2 O 3), hafnium oxide (HfO), hafnium aluminum oxide (HfAlO), and pyunyum silicon oxide (HfSiO), high insulation It can be formed.

전하 포획층(520)이 형성된 후, 도 5i 에 도시된 바와 같이, 전하 포획층(520) 위에 차단 절연막(530)을 형성하고, CMP 방식에 따라서 차단 절연막(530)의 상면을 평탄화한다. After the charge trapping layer 520 is formed, as shown in Fig. 5i, to form a barrier insulating film (530) over the charge trapping layer 520, and planarizing a top surface of a CMP system thus blocking insulating layer 530. The 차단 절연막(530)은 전하 포획층(520)에 저장된 전하가 게이트 전극층(540)으로 누설되는 것을 방지하기 위해서 전하 포획층의 상단(520-3)으로부터 1 내지 10 nm 의 두께로 형성되는 것이 바람직하다. Block insulating film 530 is preferably formed from the upper end (520-3) of the charge-trapping layer in order to prevent the charge stored in the charge trapping layer 520, the leakage into the gate electrode layer 540 to a thickness of 1 to 10 nm Do. 또한, 차단 절연막(530)은 상술한 터널 절연막(510)의 형성에 이용될 수 있는 물질들을 이용하여 형성될 수 있다. In addition, the blocking insulating layer 530 may be formed using that may be used in the formation of the above-mentioned tunnel insulating film (510) material.

차단 절연막(530)이 형성된 후, 도 5j 에 도시된 바와 같이, 게이트 전극층(540)이 형성된다. After the block insulating film 530 is formed, it may be formed in the gate electrode layer 540 as shown in 5j. 게이트 전극층(540)은 폴리실리콘, 금속, 폴리실리콘상에 금속-실리사이드가 형성된 폴리사이드 구조 등 통상적으로 게이트 전극으로 사용되는 모든 전도성 물질로 형성될 수 있다. The gate electrode layer 540 on the polysilicon, metal, polysilicon metal may be formed by any conductive material such as a conventional polycide structure is formed of a silicide used as the gate electrode. 소자의 고집적화에 따라서 게이트 전극의 선폭이 좁아질 경우 저항이 증가될 것을 고려하여 폴리실리콘보다는 전도성이 우수한 금속이나 폴리사이드 구조로 게이트 전극층(540)이 형성되는 것이 바람직하다. It is preferable that, if the quality of the gate electrode according to the high integration of the device linewidth narrowing resistance is taken into account by the gate electrode layer 540, a metal having excellent conductivity or polycide structure than that of polysilicon is formed to be increased.

게이트 전극층(540)이 형성된 후, 도 5k 에 도시된 바와 같이, 메모리 소자를 형성할 영역에 하드 마스크막 패턴(706)을 형성하고, 하드 마스크막(706)을 식각 마스크로 사용하여 반도체 기판(500)이 드러날때까지 게이트 전극층(540), 차단 절연막(530), 전하 포획층(520), 및 터널 절연막(510)을 식각한다. After the gate electrode layer 540 is formed, also by using the form a hard mask pattern 706 in a region to form the memory element, the film hard mask 706, as shown in 5k as an etching mask, the semiconductor substrate ( 500) and etching the gate electrode layer 540, a blocking insulating layer 530, charge trapping layer 520, and the tunnel insulating film 510 until the reveal. 본 발명에서, 소오스 영역(552)과 드레인 영역(554) 사이의 이격 거리는 수십 내지 수백 nm 이고, 이에 따라서 소오스 영역(552)과 드레인 영역(554) 사이에 위치하는 채널 영역위에 형성되는 메모리 소자의 길이도 수십 내지 수백 nm 가 된다. In the present invention, the spacing distance several tens to several hundreds nm between the source region 552 and drain region 554, and accordingly the memory element formed on a channel region positioned between the source region 552 and drain region 554 length is several tens to several hundreds nm. 따라서, 하드 마스크막 패턴(706)의 길이도 메모리 소자의 길이에 따라서 결정된다. Accordingly, the length of the hard mask pattern 706 is also determined according to the length of the memory element.

그 후, 소오스/드레인 이온 주입 공정을 실시하여 반도체 기판(500)상에 소오스 영역(552) 및 드레인 영역(554)을 형성하고(도 5l 참조), 절연막 스페이서(560)를 형성하여 도 4 에 도시된 바와 같은 본 발명의 비휘발성 메모리 소자를 완성한다. Thereafter, source / conduct drain ion implantation process to form a source region 552 and drain region 554 on a semiconductor substrate 500 (see Fig. 5l), to form the insulating spacer 560 4 to complete the non-volatile memory device of the invention as shown.

지금까지 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조 및 그 제조 방법을 설명하였다. So far it has been described a structure and a manufacturing method of a nonvolatile memory device according to an embodiment of the present invention. 도 6a 내지 도 6c 를 더 참조하여 본 발명의 비휘발성 메모리 소자의 멀티 비트 프로그램 및 소거 동작을 설명하면 다음과 같다. Fig With further reference to Figure 6a to 6c to describe the multi-bit program and erase operations in the nonvolatile memory device of the present invention.

먼저, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자는 2비트의 멀티 비트 레벨을 프로그램할 수 있다. First, the non-volatile memory device according to an embodiment of the present invention may program a multi-bit level of the second bit. 예컨대, 제 1 레벨은 00, 제 2 레벨은 01, 제 3 레벨은 10, 및 제 4 레벨은 11 에 각각 대응하도록 프로그램될 수 있다. For example, the first level 00, second levels 01 and third levels 10, and the fourth level may be programmed to correspond to the 11.

먼저, 바람직한 실시예에서 제 1 레벨은 도 4에 도시된 구조에서 전하 포획층(520)에 전하가 포획되지 않은 상태를 나타낸다. First, in the preferred embodiment, the first level shows a state in which electric charges are not trapped in the charge trapping layer 520 in the structure shown in Fig.

한편, 제 2 레벨을 프로그램하기 위해서 기판(500)을 접지하고, 게이트 전극층(540)에 양의 전압인 제 1 전압을 인가하면, 도 6a 에 도시된 바와 같이, 기판(500)으로부터 전하가 터널 절연막의 하단(510-1)을 FN(Fowler-Nordheim) 터널 링하여 전하 포획층의 하단(520-1)으로 주입되어 전하가 포획되고 전하 포획층의 중간단(520-2) 및 상단(520-3)에는 전하가 주입되지 않은 상태가 된다. On the other hand, in order to program the second level, and grounding the substrate 500, applying a positive voltage of the first voltage to the gate electrode layer 540, the charge from the substrate 500 as shown in Figure 6a tunnel the bottom 510-1 of the insulating film FN (Fowler-Nordheim) tunnel ring to the middle stage of the injection to the bottom 520-1 of the charge trapping layer is a charge trapping the charge trapping layer (520-2) and the top (520 3) there is a state that charges are not injected.

이 때, 제 1 전압으로는 전하를 전하 포획층의 하단(520-1)에 주입하기에는 충분하고, 전하 포획층의 중간단(520-2)에 전하가 주입되기에는 부족한 레벨의 전압이 인가되는데, 본 발명의 바람직한 실시예에서는 제 1 전압으로서 약 + 5 V 정도의 전압이 이용된다. At this time, the first voltage is the there is an electric charge is applied to the voltage level of the missing doegie sufficient to inject the bottom 520-1 of the charge trapping layer, the charge is injected into the intermediate stage (520-2) of the charge trapping layer , a voltage of about + 5 V is used in the preferred embodiment of the present invention as a first voltage. 단, 이 전압의 크기는 터널 절연막 하단(510-1)의 두께, 터널 절연막 중간단(510-2)의 두께, 및 차단 절연막(530)의 두께를 고려하여 적응적으로 결정될 수 있다. However, the magnitude of the voltage may be determined adaptively in consideration of the thickness of the tunnel insulating film thickness of the thickness of the bottom 510-1, the tunnel insulating film intermediate stage (510-2), and the block insulating film 530.

한편, 제 3 레벨을 프로그램하기 위해서 기판(500)을 접지하고, 게이트 전극층(540)에 양의 전압인 제 2 전압을 인가하면, 도 6b 에 도시된 바와 같이, 기판(500)으로부터 전하가 터널 절연막의 하단(510-1)과 중간단(510-2)을 FN 터널링하여 전하 포획층의 하단(520-1) 및 중간단(510-2)으로 주입되어 전하가 포획되고 전하 포획층의 상단(520-3)에는 전하가 주입되지 않은 상태가 된다. On the other hand, first and grounding the substrate 500 in order to program 3-level, applying a second voltage of a positive voltage to gate electrode layer 540, the charge from the substrate 500 as shown in Figure 6b tunnel the bottom of the insulating film (510-1) and the intermediate stage (510-2) is injected into the bottom 520-1 and intermediate stage (510-2) of the charge trapping layer by tunneling FN electric charge is trapped charge trapping layer at the top of (520-3) is In the state that the charge is not injected.

이 때, 제 2 전압으로는 전하를 전하 포획층의 하단(520-1) 및 중간단(520-2)에 주입하기에는 충분하고, 전하 포획층의 상단(520-3)에 주입하기에는 부족한 레벨의 전압이 인가되는데, 본 발명의 바람직한 실시예에서는 제 2 전압으로서 약 + 10 V 정도의 전압이 이용된다. At this time, the second voltage to the insufficient to sufficient to inject charges to the bottom 520-1 and intermediate stage (520-2) of the charge trapping layer, implanted into the upper end (520-3) of the charge trapping layer level of there is applied the voltage, the voltage of about + 10 V is used as a second voltage level in the preferred embodiment of the present invention. 단, 이 전압의 크기는 터널 절연막 중간단(510-2)의 두께, 터널 절연막 상단(510-3)의 두께, 및 차단 절연막(530)의 두께를 고려하여 적응적으로 결정될 수 있다. However, the magnitude of the voltage may be determined adaptively in consideration of the thickness of the tunnel insulating film intermediate stage (510-2) thickness, the top of the tunnel insulating film (510-3) thick, and the blocking insulating layer 530 of the.

마지막으로 제 4 레벨을 프로그램하기 위해서는, 기판(500)이 접지된 상태에 서 게이트 전극층(540)에 양의 전압인 제 3 전압을 인가한다. Finally, in order to program the fourth level, and applies a third voltage of positive voltage to the gate electrode layer 540 in the substrate 500 it is grounded. 제 3 전압이 인가되면, 도 6c 에 도시된 바와 같이, 기판(500)으로부터 전하가 터널 절연막의 하단(510-1), 중간단(510-2), 및 상단(510-3)을 FN 터널링하여 전하 포획층의 하단(520-1), 중간단(520-2), 및 상단(520-3)으로 주입되어 전하가 포획된 상태가 된다. When the third voltage is applied, the bottom 510-1 of the charge tunnel insulating film from the substrate 500 as shown in Figure 6c, the intermediate stage (510-2), and the FN tunnel the top (510-3) to be injected into the bottom 520-1, an intermediate stage (520-2), and the upper end (520-3) of the charge trapping layer is a charge trapping states.

이 때, 제 3 전압으로는 전하를 전하 포획층의 하단(520-1), 중간단(520-2), 및 상단(520-3)에 주입하기에는 충분하고, 전하 포획층(520)에 포획된 전하들이 차단 절연막(530)을 다시 터널링하여 게이트 전극층(540)으로 유출되기에는 부족한 레벨의 전압이 인가되는데, 본 발명의 바람직한 실시예에서는 제 3 전압으로서 약 + 15 V 정도의 전압이 이용된다. At this time, third voltage as is sufficient to inject the charge to the bottom of the charge trapping layer 520-1, an intermediate stage (520-2), and upper (520-3), and captured in the charge trapping layer 520 the charge that there is the application of a voltage of insufficient level doegie released into the gate electrode layer 540 by again tunneling barrier dielectric film 530, in the preferred embodiment of the present invention, a voltage of about + 15 V as the third voltage is used . 단, 이 전압의 크기는 터널 절연막 상단(510-3)의 두께 및 차단 절연막(530)의 두께를 고려하여 적응적으로 결정될 수 있다. However, the magnitude of the voltage may be determined adaptively in consideration of the thickness of the thickness and the block insulating film 530 of the upper tunnel insulating film (510-3).

한편, 상술한 방식에 의해서 프로그램된 메모리 소자에 대해서 데이터를 소거하는 과정을 설명하면, 데이터 소거를 위해서 게이트 전극에 음의 전압을 인가하고, 음의 전압이 인가되면 전하 포획층(520)에 존재하던 전하들은 터널 절연막(510)을 통해서 반도체 기판(500)으로 주입되어 전하 포획층(520)은 프로그램되기 이전 상태가 된다. On the other hand, when explaining a process of erasing data for the memory element program by the above-described manner, when applying a negative voltage to the gate electrode for data erase, and applied with a negative voltage present in the charge-trapping layer 520 who charges are injected into the semiconductor substrate 500 through the tunnel insulating film 510, a charge trapping layer 520 is the previous state to the program. 이 때, 인가되는 소거 전압으로서 전하 포획층의 상단(520-3)에 포획된 전하들을 기판으로 방출하기 충분한 전압이 인가되어야 하고, 본 발명의 바람직한 실시예에서는 - 15 V 의 전압이 소거 전압으로서 인가된다. At this time, to release the substrate of the electric charge trapped in the upper end (520-3) of the charge trapping layer as the erasing voltage to be applied and to be applied with sufficient voltage, in the preferred embodiment of the present invention is of 15 V voltage as the erase voltage It is applied.

한편, 본 발명의 기술적 사상의 범위 내에서 상술한 본 발명의 바람직한 실시예에는 다양한 변형 실시예가 도출될 수 있다. On the other hand, the preferred embodiments of the invention described above within the scope of the technical concept of the present invention, there can be obtained various modifications performed.

도 7 및 도 8 은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 구성을 도시하는 도면이다. 7 and 8 is a diagram showing a configuration of a nonvolatile memory device according to other embodiments of the present invention. 도 7 및 도 8 에 도시된 비휘발성 메모리 소자들의 경우에도, 상술한 실시예와 마찬가지로 터널 절연막(510)이 3단으로 계단식으로 단차지도록 형성되고, 전하 포획층(520)이 터널 절연막(510)을 따라서 3단으로 단차지도록 형성된다. 7 and in the case of non-volatile memory device, is formed such that the tunnel insulating film 510 is a step in a stepwise manner in three as in the above-described embodiment, the charge trapping layer 520, the tunnel insulating film 510 shown in FIG. 8 Therefore, the step difference is formed to be in three.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. So far I looked at the center of the preferred embodiment relative to the present invention. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. One of ordinary skill in the art will appreciate that the invention may be implemented without departing from the essential characteristics of the invention in a modified form. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. The exemplary embodiments should be considered in a descriptive sense only and not for purposes of limitation. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다. The scope of the invention, not by the detailed description given in the appended claims, and all differences within the equivalent scope will be construed as being included in the present invention.

도 1 은 종래 기술에 따른 소노스(SONOS:Silicon Oxide Nitride Oxide Semiconductor) 구조의 비휘발성 메모리 장치의 단면도이다. 1 is a SONOS according to the prior art: a cross-sectional view of (SONOS Silicon Oxide Nitride Oxide Semiconductor) structure of a nonvolatile memory device.

도 2 및 도 3은 종래 기술에 따른 나노크리스탈을 이용한 비휘발성 메모리 장치의 단면도들이다. 2 and 3 are cross-sectional views of the nonvolatile memory device using the nano-crystal according to the prior art.

도 4 는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구조를 도시하는 도면이다. 4 is a view showing a structure of a nonvolatile memory device according to an embodiment of the present invention.

도 5a 내지 도 5l 은 본 발명의 바람직한 실시예에 따라서 비휘발성 메모리 소자의 제조 공정을 설명하는 도면이다. Figure 5a-5l is a diagram for describing steps of manufacturing the nonvolatile memory device according to an embodiment of the present invention.

도 6a 내지 도 6d 는 본 발명의 비휘발성 메모리 소자의 멀티 비트 프로그램 및 소거 동작을 설명하는 도면이다. Figure 6a to Figure 6d is a view for explaining a multi-bit program and erase operations in the nonvolatile memory device of the present invention.

도 7 및 도 8 은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 구성을 도시하는 도면이다. 7 and 8 is a diagram showing a configuration of a nonvolatile memory device according to other embodiments of the present invention.

Claims (16)

  1. 반도체 기판상에 계단식으로 형성된 터널 절연막, Tunnel formed in a stepwise manner on a semiconductor substrate an insulating film,
    상기 터널 절연막상에 하단, 중간단, 및 상단의 3단으로 단차지도록 형성된 전하 포획층, 및 The tunnel insulating film on the bottom, middle level, and a charge trapping layer formed so that the step in three at the top, and
    상기 전하 포획층상에 형성된 차단 절연막을 포함하는 메모리층; Memory layer including a barrier insulating film formed on the charge trapping layer; And
    상기 차단 절연막상에 형성된 게이트 전극층을 포함하고, And a gate electrode layer formed on the block insulating film,
    상기 게이트 전극층에 인가되는 전압의 크기가 증가함에 따라서 상기 반도체 기판으로부터 전하가 상기 터널 절연막을 터널링하여 상기 전하 포획층의 상기 하단, 상기 중간단 및 상기 상단의 순서로 채워짐으로써 멀티 레벨 프로그램이 가능한 것을 특징으로 하는 비휘발성 메모리 소자. Increasing the voltage of applied to the gate electrode layer as according to the charges from the semiconductor substrate as possible is the lower, the middle-stage and multi-level program by filling in the order of the top of the charge trapping layer by tunneling the tunnel insulating film non-volatile memory device according to claim.
  2. 삭제 delete
  3. 제 1 항에 있어서, 상기 메모리 소자는 The method of claim 1, wherein the memory element
    상기 전하 포획층에 전하가 주입되지 않은 상태에서는 제 1 레벨을 나타내고, In the state of the charge trapping layer is not the charge injection represents the first level,
    상기 전하 포획층의 하단에만 전하가 주입된 경우에는 제 2 레벨을 나타나며, If the electric charge only at the bottom of the charge trapping layer, the injection appears the second level,
    상기 전하 포획층의 하단과 중간단에만 전하가 주입된 경우에는 제 3 레벨을 나타내고, If the electric charge only at the bottom and the middle stage of the charge trapping layer is injected represents a third level,
    상기 전하 포획층의 상단, 중간단, 및 하단에 모두 전하가 주입된 경우에는 제 4 레벨을 나타냄으로써, 멀티 비트로 프로그램 가능한 것을 특징으로 하는 비휘발성 메모리 소자. Non-volatile memory device of the fourth level when all of the charge is injected into the upper, middle stage, and the bottom of the charge trapping layer, characterized in that a multi-bit program by indicating.
  4. 제 1 항에 있어서, 상기 전하 포획층은 좌우가 대칭되도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자. The method of claim 1, wherein the charge-trapping layer is non-volatile memory device, characterized in that formed to the right and left symmetry.
  5. 제 1 항에 있어서, 상기 전하 포획층은 The method of claim 1, wherein the charge trapping layer is
    질화막, 고유전상수를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성된 것을 특징으로 하는 비휘발성 메모리 소자. Nitride film, a non-volatile memory device of material, and either one being formed of the amorphous polysilicon material having a high dielectric constant.
  6. 제 1 항에 있어서, 상기 전하 포획층은 The method of claim 1, wherein the charge trapping layer is
    텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 하나의 금속 또는 이들의 혼합물 또는 이들의 합금으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자. Non-volatile memory device of tungsten, molybdenum, cobalt, nickel, platinum, rhodium, palladium and a metal or a mixture thereof selected from the group consisting of iridium, or being formed as an alloy thereof.
  7. 제 1 항에 있어서, 상기 전하 포획층은 The method of claim 1, wherein the charge trapping layer is
    실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물로 구성되는 그룹에서 선택되는 하나의 반도체 재료로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자. Non-volatile memory device, characterized in that formed in one semiconductor material selected from silicon, germanium, the group consisting of a mixture, compound or Ⅲ-Ⅴ Ⅱ-Ⅵ compound of silicon and germanium.
  8. 제 1 항에 있어서, According to claim 1,
    상기 전하 포획층은 4 내지 100 nm 의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자. Non-volatile memory device, characterized in that the charge-trapping layer is formed to a thickness of 4 to 100 nm.
  9. 비휘발성 메모리 소자의 제조 방법으로서, A method of manufacturing a nonvolatile memory device,
    (a) 반도체 기판상에 계단식으로 터널 절연막을 형성하는 단계; (A) forming a tunnel insulating film in a stepwise manner on a semiconductor substrate;
    (b) 상기 터널 절연막상에 하단, 중간단, 및 상단의 3단으로 단차지도록 전하 포획층을 형성하는 단계; (B) the step difference such that in three of the tunnel insulating film on the bottom, middle-stage, and top forming the charge trapping layer;
    (c) 상기 전하 포획층상에 차단 절연막을 형성하는 단계; (C) forming a blocking insulating layer on the charge trapping layer;
    (d) 상기 차단 절연막상에 게이트 전극층을 형성하는 단계; (D) forming a gate electrode on the blocking insulating layer; And
    (e) 상기 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하고, (E) and forming a source region and a drain region in the semiconductor substrate,
    상기 비휘발성 메모리 소자는 상기 게이트 전극층에 인가되는 전압의 크기가 증가함에 따라서 상기 반도체 기판으로부터 전하가 상기 터널 절연막을 터널링하여 상기 전하 포획층의 상기 하단, 상기 중간단 및 상기 상단의 순서로 채워짐으로써 멀티 레벨 프로그램이 가능한 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The non-volatile memory device as thus filled with the bottom, the middle stage and the order of the top of the charge trapping layer to the charge tunnels the tunnel insulating layer from the semiconductor substrate as the size of the voltage applied to the gate electrode layer increase non-volatile memory device manufacturing method characterized in that a multi-level programmable.
  10. 삭제 delete
  11. 제 9 항에 있어서, 상기 (a) 단계는 10. The method of claim 9, wherein the step (a)
    (a1) 상기 반도체 기판에 제 1 패턴을 형성하고 상기 터널 절연막을 형성하기 위한 물질을 상기 반도체 기판상에 증착한 후 상기 제 1 패턴을 제거하는 단계; (A1) After the formation of the first pattern on the semiconductor substrate, and depositing material for forming the tunnel insulating film on the semiconductor substrate, removing the first pattern;
    (a2) 상기 터널 절연막을 형성하기 위한 물질을 증착하여 상기 터널 절연막의 하단 및 중간단을 형성하는 단계; (A2) a step of depositing a material for forming the tunnel insulating film formed on the lower and middle end of the tunnel insulating film; And
    (a3) 상기 터널 절연막의 하단과 상기 터널 절연막의 중간단 일부 위에 제 2 패턴을 형성하고 상기 터널 절연막을 형성하기 위한 물질을 증착하여 터널 절연막의 상단을 형성하고 상기 제 2 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. (A3) forming a second pattern on the bottom and the middle stage portion of the tunnel insulating film of the tunnel insulating film, and depositing a material for forming the tunnel insulating film to form a top of the tunnel insulating film, and removing the second pattern method of manufacturing a nonvolatile memory device comprising.
  12. 제 9 항에 있어서, 상기 (b) 단계에서 10. The method of claim 9, wherein in step (b)
    상기 전하 포획층은 좌우가 대칭되도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The charge trapping layer is manufactured non-volatile memory device characterized in that is formed such that right and left are symmetrical.
  13. 제 9 항에 있어서, 상기 (b) 단계에서 10. The method of claim 9, wherein in step (b)
    상기 전하 포획층은 질화막, 고유전상수를 갖는 물질, 및 비정질 폴리 실리콘 물질 중 어느 하나로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The charge trapping layer is manufactured non-volatile memory device characterized in that is formed by any of the material, and the amorphous polysilicon material having a nitride film, a high dielectric constant.
  14. 제 9 항에 있어서, 상기 (b) 단계에서 10. The method of claim 9, wherein in step (b)
    상기 전하 포획층은 텅스텐, 몰리브덴, 코발트, 니켈, 백금, 로듐, 팔라듐 및 이리듐으로 구성되는 그룹에서 선택되는 하나의 금속 또는 이들의 혼합물 또는 이들의 합금으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The charge trapping layer is made in a non-volatile memory device characterized in that the formation of tungsten, molybdenum, cobalt, nickel, platinum, rhodium, a metal, or a mixture thereof, or an alloy thereof is selected from the group consisting of palladium, and iridium, Way.
  15. 제 9 항에 있어서, 상기 (b) 단계에서 10. The method of claim 9, wherein in step (b)
    상기 전하 포획층은 실리콘, 게르마늄, 실리콘과 게르마늄의 혼합물, Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물로 구성되는 그룹에서 선택되는 하나의 반도체 재료로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The charge trapping layer is manufactured nonvolatile memory element, characterized in that formed in one semiconductor material selected from the group consisting of a mixture, Ⅲ-Ⅴ compound or Ⅱ-Ⅵ compound of silicon, germanium, silicon and germanium .
  16. 제 9 항에 있어서, 상기 (b) 단계에서 10. The method of claim 9, wherein in step (b)
    상기 전하 포획층은 4 내지 100 nm 의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The charge trapping layer is non-volatile memory device manufacturing method, characterized in that formed in a thickness of 4 to 100 nm.
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