KR101131643B1 - 연속적인 시간 결정 피드백 등화기를 위한 장치 및 방법 - Google Patents

연속적인 시간 결정 피드백 등화기를 위한 장치 및 방법 Download PDF

Info

Publication number
KR101131643B1
KR101131643B1 KR1020097026435A KR20097026435A KR101131643B1 KR 101131643 B1 KR101131643 B1 KR 101131643B1 KR 1020097026435 A KR1020097026435 A KR 1020097026435A KR 20097026435 A KR20097026435 A KR 20097026435A KR 101131643 B1 KR101131643 B1 KR 101131643B1
Authority
KR
South Korea
Prior art keywords
sgn
feedback
chip
signal
continuous time
Prior art date
Application number
KR1020097026435A
Other languages
English (en)
Other versions
KR20100075779A (ko
Inventor
필립 젠킨스
캐시 예 리우
마크 제이 마레트
제프 퀭
Original Assignee
엘에스아이 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘에스아이 코포레이션 filed Critical 엘에스아이 코포레이션
Publication of KR20100075779A publication Critical patent/KR20100075779A/ko
Application granted granted Critical
Publication of KR101131643B1 publication Critical patent/KR101131643B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/30—Time-delay networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03592—Adaptation methods
    • H04L2025/03598—Algorithms
    • H04L2025/03611—Iterative algorithms
    • H04L2025/03636—Algorithms using least mean square [LMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

장치는 입력으로부터 필터링된 피드백 신호를 감산하는데 적합한 합산기와, 합산기로부터 출력을 수신하는데 적합한 심볼 결정 디바이스와, 심볼 결정 디바이스로부터의 출력을 필터링하고 필터링된 피드백 신호를 합산기에 전송하는데 적합하며, 조정 가능한 스윙 증폭기와 조정 가능한 폴 필터를 포함하는 피드백 필터와, 최소 평균 자승 에러 기준에 기초하여 폴 설정과 스윙 설정을 동시에 적응시키는데 적합한 적응 알고리즘을 포함한다. 합산기, 심볼 결정 디바이스 및 피드백 필터는 송신 동안 왜곡된 전기 신호를 재구성하도록 이용된 피드백 회로를 형성한다.

Description

연속적인 시간 결정 피드백 등화기를 위한 장치 및 방법{CONTINUOUS TIME-DECISION FEEDBACK EQUALIZER}
본 출원은 전반적으로 결정 피드백 등화기의 분야에 관한 것으로서, 보다 구체적으로, 본 발명은 전송 동안 왜곡된 전기 신호를 재구성하는 연속적인 시간 결정 피드백 등화기에 관한 것이다.
결정 피드백 등화기(decision feedback equalizer : DFE)는 통신 채널을 통해 전송 동안 왜곡된 전기 신호를 재구성하도록 사용된다. 등화기 폴 및 스윙 설정(equalizer pole and swing settings)은 왜곡의 영향을 복원하도록 (프로그래밍 가능한 레지스터 또는 연속적인 아날로그 설정을 통해) 조정되고 수신기에서 원래의 송신된 신호를 재생하도록 시도한다.
DFE는 수동으로 설정되거나 고정 폴 설정으로 설정되는 한편 알려진 알고리즘을 이용하여 시간 경과에 따라 스윙 설정이 최적으로 적응된다. 이하 본 명세서의 전체 범위에서 참조로서 인용되는 2005년 4월 21일에 출원된 미국 특허 출원 공보 제 2006/0239341 호에 기술된 바와 같이, 이후의 방법은 DFE 스윙 설정을 설정하도록 이용된다. 다른 방법은 1) 모든 가능한 설정의 조합을 검사하고, 2) 비트 에러가 발생하는 레이트와 같은 성능 측정 기준을 측정하며, 3) 성능 측정 기준을 최적화하도록 스윙 및 폴을 설정하는 단계를 포함할 수 있다. 이들 단계는 시동 시에 1회 채용되거나 또는 시간 경과에 따른 변동을 트래킹하도록 주기적으로 반복될 수 있다.
발명의 개요
본 명세서는 신호 왜곡을 감소시키는 장치 및 방법에 관한 것이다.
장치는 입력으로부터 필터링된 피드백 신호를 감산하는데 적합한 합산기와, 합산기로부터 출력을 수신하는데 적합한 심볼 결정 디바이스와, 심볼 결정 디바이스로부터의 출력을 필터링하고 필터링된 피드백 신호를 합산기에 전송하는데 적합하며, 조정 가능한 스윙 증폭기와 조정 가능한 폴 필터를 포함하는 피드백 필터와, 최소 평균 자승 에러 기준에 기초하여 폴 설정과 스윙 설정을 동시에 적응시키는데 적합한 적응 알고리즘을 포함한다. 합산기, 심볼 결정 디바이스 및 피드백 필터는 송신 동안 왜곡된 전기 신호를 재구성하도록 이용된 피드백 회로를 형성한다.
신호 왜곡을 감소시키는 방법은 피드백 신호 결정을 송신하는 단계와, 최소 평균 자승 에러 기준에 기초하여 폴 설정과 스윙 설정을 동시에 적응시키는데 적합한 적응 알고리즘을 이용하여 필터링된 피드백 신호를 형성함으로써 피드백 신호 결정을 필터링하는 단계와, 입력 신호로부터 필터링된 피드백 신호를 감산하여 보다 적은 왜곡을 갖는 순수 신호를 생성하는 단계를 포함한다.
전술한 일반적인 설명 및 후술하는 상세한 설명은 단지 예시적이며 설명을 위한 것임을 이해해야 한다. 본 명세서에 포함되고 그 일부분을 구성하는 첨부 도면은 일반적인 설명과 함께 예를 예시하며 본 명세서의 원리를 설명하도록 기능한다.
도면의 간단한 설명
당 분야에서 통상의 지식을 가진 자라면 본 명세서의 각종 장점은 첨부 도면을 참조하여 가장 잘 이해될 수 있을 것이며 도면에서
도 1은 연속적인 시간 결정 피드백 등화기(continuous time - decision feedback equalizer : CT-DFE)를 도시하는 블록도이고,
도 2는 CT-DFE를 도시하는 블록도로서, CT-DFE는 제 1 피드백 필터와 제 2 피드백 필터를 이용하며, 여기서 제 1 피드백 필터와 제 2 피드백 필터는 독립적인 폴 및 스윙 설정을 가지며,
도 3a는 펄스 응답 내의 대표적인 후치 커서 심볼간 간섭(ISI) 진폭을 도시하는 그래프이고,
도 3b는 CT-DFE와 도 3a에 도시된 후치 커서 테일에 대한 디지털(이산 시간) DFE 응답을 비교하는 그래프이며,
도 4a는 Δd1, Δd2와 Δ스윙 설정, Δ폴 설정과의 1:1 매핑을 도시하는 테이블이고,
도 4b는 도 4a의 테이블에 도시된 바와 같이 탭 d1 및 d2에서 신호에 대응하 는 시점에서 이상적인 CT-DFE 응답을 향해 적응하는 경우의 플롯을 도시하는 그래프이며,
도 5는 중앙 기반형 등화기를 도시하는 블록도이고,
도 6은 에지 기반형 등화기를 도시하는 블록도이며,
도 7은 신호 왜곡을 감소시키는 방법을 도시하는 플로우차트이다.
도 1 및 도 2를 참조하면, 연속적인 시간 결정 피드백 등화기(continuous time - decision feedback equalizer : CT-DFE)(100)를 도시하는 블록도가 도시된다.
CT-DFE(100)는 원래의 신호를 최적으로 재생하도록 스윙 및 폴 설정을 동시에 적응시키는 알고리즘을 이용한다. CT-DFE(100)는 스윙 설정 및/또는 폴 설정의 수동 설정을 필요로 하지 않는다. 또한, CT-DFE(100)는 모든 애플리케이션 동작 코너에 걸쳐 설정이 정확하게 기능할 것을 보증하기 의해 각각의 애플리케이션의 확장 특성을 필요로 하지 않는다. CT-DFE(100)는 이전에 이용된 수동 방법보다 저가이고 시간을 덜 소모한다. 또한, CT-DFE(100)는 1) 채널 특성, 2) 온칩 프로세스(송신(TX) 및 수신(RX), 3) 온칩 전압(TX 및 RX), 4) 온칩 온도(TX 및 RX), 5) 온/오프칩 노이즈 및 6) 온/오프 장기간 드리프트(long term drift)(TX 및 RX 채널)의 변동에 의해 야기된 부정확한 결정의 레이트(에러)를 감소시킨다.
CT-DFE(100)는 도 1 및 도 2에 도시된 바와 같이, 합산기(102), 심볼 결정 디바이스(104) 및 피드백 필터(106)를 포함한다.
합산기(102)는 입력 신호로부터 입력을 수신하고 피드백 필터(106)로부터 출력을 수신한다. 합산기(102)는 원래의 신호를 재구성하는 시도에서 입력 및/또는 인입 신호로부터 피드백 필터(106)로부터의 출력을 감산하여 보다 적은 왜곡을 갖는 순수 신호(net signal)를 생성한다.
합산기(102)로부터의 출력은 심볼 결정 디바이스(104)에 의해 수신된다. 심볼 결정 디바이스(104)는 피드백 회로에서 양자화된 왜곡 심볼을 피드백 필터(106)로 전송한다. 심볼 결정 디바이스(104)는 검출된 심볼을 회로를 통해 수신기로 전송한다.
피드백 필터(106)는 선형의 연속적인 시간 필터이다. 피드백 필터(106)는 조정 가능한 스윙 증폭기 및 조정 가능한 폴 필터를 포함한다. 피드백 필터(106)는 심볼 결정 디바이스(104)로부터 출력을 수신하고 합산기 내의 입력 신호로부터 감산될 수 있는 출력 신호를 재생하도록 스윙 및 폴 설정을 동시에 적응시키는 알고리즘을 이용하여 원래의 신호를 최적으로 재생할 수 있다. 피드백 필터(106)에 의해 이용된 알고리즘은 본 명세서에서 "적응 알고리즘"으로서 지칭된다. 적응 알고리즘은 도 1 및 도 2에 도시된 바와 같이, 피드백 필터(106)의 A/(1 + Sτ)의 전사 함수에서 스윙 설정 및 폴 설정을 결정한다. 스윙(A) 및 전사 합수 폴(1/τ)는 적응 알고리즘에 의해 적응된다. "s" 심볼은 복합 주파수 라플라스 변환 변수를 나타낸다.
알려진 DFE에서, 최적의 디지털 DFE 탭 가중치는 도 3a의 그래프(300)에서 도시된 바와 같이, 펄스 응답 내의 후치 커서 심볼간 간섭(ISI) 진폭에 통상 비례한다. CT-DFE(100)의 피드백 필터(106)는 도 3b의 그래프(302)에서 도시된 바와 같이, 최상의 폴 및 스윙 필터를 이용하여 채널(ISI)을 에뮬레이트(emulate)하거나 또는 후치 커서 테일과 근접한 형상 및 높이를 가지며 여기서 CT-DFE 폴은 1.2GHz이고 CT-DFE 이득은 500mv이다. 예를 들어, CT-DFE의 피드백 펄스 응답의 T 공간 샘플(1T, 2T 및 3T에서)은 도 3b의 그래프(302)에서 도시된 바와 같이, 디지털(이산 시간) DFE의 탭 가중치(d1, d2 및 d3 내지 dn)와 매칭해야 한다. 유사한 방식으로 CT-DFE(100)는 CT-DFE(100)의 폴 설정 및 스윙 설정을 적응시킴에 있어 최소 평균 자승 에러 기준(LMS)을 실현하기 위해 디지털 DFE 알고리즘과 동일한 샘플을 이용한다.
적응 알고리즘은 잘 알려진 LMS 알고리즘의 부호-부호 변형을 이용하여 가상 2 탭 디지털 DFE에 기초하여 도출된다. 2개의 상이한 에러 기준은 특정한 등화 애플리케이션에서 상이한 최적 결과를 제공할 수 있다. 2 탭 디지털 DFE에서, 2 탭 가중치인 d1 및 d2는 최소 평균 자승 에러 기준을 실현하도록 시간 경과에 따라 적응된다. 적응 알고리즘은 다음의 수학식에 따라 적응하기 위한 d1 및 d2 탭 가중치를 요구한다.
Figure 112009078350613-pct00001
여기서 μ>0은 적응이 발생하는 레이트를 제어하는 적응 이득 계수이다. 적응 알고리즘은 전사 함수에 대한 스윙 및 폴 설절을 결정하도록 이들 결과에 따라 CT-DFE 스윙 및 폴 설정을 적응시킨다. 적응 알고리즘은 Δd1, Δd2로부터 Δ스윙 설정, Δ폴 설정으로의 1:1 매핑을 따른다. 적응 알고리즘은 실제 탭 신호 샘플에 기초하여 d1 및 d2와 같은 가상 탭 가중치를 이용한다.
CT-DFE 폴 및 스윙 설정은 도 4a 및 도 4b의 테이블(400) 및 그래프(402)에서 도시된 바와 같이, Δd1 ,k 및 Δd2 ,k의 정보에 기초하여 함께 적응된다. 본 명세서에서 사용된 바와 같은 심볼 "Δ"는 어구 "변화량"을 지칭한다. 본 명세서에서 사용된 바와 같은 아래첨자 "k"는 k번째 시간 샘플을 지칭한다. 테이블(400)은 도 4a에 도시된 바와 같이, Δ스윙 설정, Δ폴 설정으로의 Δd1, Δd2의 1:1 매핑을 기술한다. 그래프(402)는 이상적인 CT-DFE 응답을 도시하며, 도 4b에 도시된 바와 같이, 탭 d1 및 d2에서의 신호에 대응하는 시점에서, 곡선 F로서 도시된다. 도 4b의 그래프(402)에서 나머지 곡선은 적응 알고리즘을 이용함으로써 시간 경과에 따라 곡선 F를 향해 적응하는 경우를 도시한다. d1 및 d2는 테이블(400) 및 그래프(402)에서 도시된 바와 같이, 경우 a, b 및 c에서 포지티브 Δd1 및 Δd2에 의해 도시된 바와 같이 증가될 필요가 있다. 곡선 a, b 및 c는 도 4a의 테이블(400)에서 도시된 바와 같이, 필요한 포지티브 Δ스윙에 대응하며 폴의 변화에는 대응하지 않는다. d1 및 d2는 테이블(400) 및 그래프(402)에서 도시된 바와 같이, 경우 l, m 및 n에서 네거티브 Δd1 및 Δd2에 의해 도시된 바와 같이 감소될 필요가 있다. 곡선 l, m 및 n은 도 4a의 테이블(400)에서 도시된 바와 같이, 필요한 네거티브 Δ스윙에 대응하며 폴의 변화에는 대응하지 않는다. x의 경우에, Δd1 = -1이고 Δ d2 = 1이므로, 테이블(400) 및 그래프(402)에서 도시된 바와 같이, 스윙 및 폴은 감소될 필요가 있다. y의 경우에, Δd1 = 1이고 Δd2 = -1이므로, 테이블(400) 및 그래프(402)에서 도시된 바와 같이, 스윙 및 폴은 증가될 필요가 있다.
제 2 피드백 회로(108)는 도 2에 도시된 바와 같이, 피드백 회로에 추가될 수 있다. 제 2 피드백 회로(108)의 이용은 신호 지연을 필요로 할 수 있다. 적응 알고리즘은 피드백 필터(106) 및 피드백 필터(108)에서 이용되므로, 스윙(A1, A2) 및 폴(1/τ1, 1/τ2)이 적응 가능하다. 2개의 피드백 필터(106) 및 피드백 필터(108)는 2개의 상이한 후치 커서 테일 경사를 목표로 할 수 있다. 피드백 필터(106)는 보다 큰 폴 및 이득을 갖는 d1 및 d2를 목표로 할 수 있고, 피드백 필터(108)는 보다 작은 폴 및 이득을 갖는 d3 및 dn을 목표로 할 수 있다. 피드백 필터(106)는 Δd1 ,k/Δd2 ,k -> Δp1 ,k/Δg1 ,k 을 이용할 수 있고, 피드백 필터(108)는 Δd3,k/Δd4 ,k -> Δp2 ,k/Δg2 ,k 을 이용할 수 있다. 이러한 2개의 피드백 필터에 대한 설명은 제한적인 것은 아니다. 본 명세서의 범위 및 사상으로부터 벗어나지 않고 피드백 회로에 다양한 피드백 필터가 이용될 수 있음이 이해될 것이다.
2개의 상이한 에러 기준은 도 5 및 도 6에 도시된 바와 같이, 2개의 상이한 등화 애플리케이션, 즉, 중앙 기반형 등화(500) 및 에지 기반형 등화(600)에서 최적의 결과를 제공할 수 있다. 2개의 적응 에러 기준은 2개의 상이한 상보형 시스템 애플리케이션에서 최소 평균 자승 에러 성능을 허용한다.
중앙 기반형 등화에 대해 잘 알려진 LMS 알고리즘의 부호-부호 변형은 다음 과 같은 수학식을 이용하여 실현된다. 즉,
Figure 112009078350613-pct00002
시각 t에서의 심볼 결정 샘플은 도 5에 도시된 바와 같이, 데이터 비트의 중앙에서 발생한다. 중앙 기반형 등화에 대한 에러 기준은 중간 윈도우 샘플의 평균 자승 에러 및 중간 윈도우 샘플의 h0 스케일링된 오프셋을 최소화하도록 이용된다. h0은 중간 윈도우 샘플의 평균 레벨을 설정하고 고정 레벨로 되거나 또는 사전 등화 자동 이득 제어 루프의 일부분으로서 별도로 적응될 수 있다.
중앙 기반형 등화에 대해, 에러 기준은 중간 레벨 신호 샘플 및 중간 윈도우 샘플의 각각의 타겟 레벨 (+/-)h0 사이의 차이의 최소 평균 자승 에러를 초래한다. 에러 기준은 송신 윈도우의 폭을 희생하여 통상 성취된다. 따라서, 중앙 기반형 등화는, 광학 전력 레벨이 제한될 수 있는 광학 통신 링크 애플리케이션에서 특히 가치가 있다. h0 레벨은 사전 설정되거나 또는 사전 등화기 자동 이득 제어 루프의 제어 하에 적응적으로 설정될 수 있다.
에지 기반형 등화에 대한 에러 기준은 에지 전송 윈도우를 최소화하도록 이용된다. 에지 기반형 등화에 대해 잘 알려진 LMS 알고리즘의 부호-부호 변형은 다음과 같은 수학식을 이용하여 실현된다. 즉,
Figure 112009078350613-pct00003
시각 t에서의 데이터 샘플은 도 6에 도시된 바와 같이, 데이터 비트의 중앙에서 발생하는 한편 시각 k-1/2 근처에서 발생한다. h0=0.5의 스케일링 계수는 천이 샘플 동안을 제외하고 ek를 0으로 포싱한다. 천이 샘플 동안, ek는 리딩(leading) 또는 래깅(lagging) 천이를 표시한다. 또한, k-3, k-4 샘플은 Δd1 및 Δd2에 대해 폴 적응을 위해 요구되는 상이한 부호를 취하도록 요구된다.
에지 기반형 등화에 대해, 에러 기준은 천이 교차가 발생하는 최소 평균 자승 윈도우 지속 기간을 초래한다. 이것은 단일의 폴 피드백 CT-DFE 시스템에 대해 최소치이고 채널 및 임의의 송신 필터 등화의 함수이다. 최소 천이 윈도우는 일반적으로 중간 눈 높이를 희생하여 통상 성취된다. 따라서, 에지 기반형 등화는 타이밍 마진이 제한될 수 있는 고도의 분산 통신 브로드캐스트 채널 애플리케이션에서 특히 가치가 있다.
도 7을 참조하면, 신호 왜곡을 감소시키는 방법(700)이 도시되어 있다. 방법(700)은 피드백 신호 결정을 송신한다(702). 방법(700)은 최소 평균 자승 에러 기준에 기초하여 폴 설정과 스윙 설정을 동시에 적응시키는데 적합한 적응 알고리즘을 이용하여 필터링된 피드백 신호를 형성함으로써 선형 필터에 의한 피드백 신호 결정을 필터링한다(704). 방법(700)은 입력 신호로부터 필터링된 피드백 신호를 감산하여 보다 적은 왜곡을 갖는 순수 신호(net signal)를 생성한다(706). 방법(700)은 도 1 및 도 2의 회로에 의해 실행될 수 있다.
CT-DFE(100) 및 신호 왜곡을 감소시키는 방법(700)은 통신 기반형 시스템에 서 이용될 수 있다. 그러나, 선형적으로 결합된 탭 가중치의 매핑은 본 명세서 내에서 기술된 바와 같은 선형 필터에 의해 필터링되는 피드백 신호 결정을 수반하는 임의의 전자 채널 또는 유사한 시스템으로 적응될 수 있다.
따라서, 본 명세서는 스윙 및 폴 설정을 동시에 적응시키는 CT-DFE(100) 및 신호 왜곡을 감소시키는 방법(700)을 기술한다. CT-DFE(100) 및 방법(700)은 가상 2 탭 DFE의 탭 가중치에 대한 변경 및 전사 함수에 입력되는 스윙과 폴 변화 사이의 1:1 매핑을 이용한다. 또한, CT-DFE(100) 및 방법(700)은 통신 시스템 내에서 최소 평균 자승 에러 성능을 성취하기 위한 방식을 제공한다. 또한, CT-DFE(100) 및 방법(700)은 1) 채널 특성, 2) 온칩 프로세서(TX 및 RX), 3) 온칩 전압(TX 및 RX), 4) 온칩 온도(TX 및 RX), 5) 온/오프칩 노이즈 및 6) 온/오프 장기간 드리프트(TX 및 RX 채널)로 인한 시스템 변동을 보상한다.
개시된 방법은 단일의 생성 디바이스 및/또는 다수의 생성 디바이스를 통해, 인스트럭션 세트로서 구현될 수 있다. 또한, 개시된 방법에서 단계의 특정의 순서 또는 계층은 예시적인 애플리케이션의 예라는 것이 이해될 것이다. 설계 기호에 기초하여, 방법의 단계의 특정의 순서 또는 계층은 본 명세서의 범위 및 사상 내에 유지하면서 재배치될 수 있음이 이해될 것이다. 첨부되는 방법의 특허 청구 범위는 샘플 순서로 각종 단계의 예를 제시하며, 제시된 특정의 순서 또는 계층으로 반드시 제한되는 것은 아님을 의미한다.
본 발명 및 그에 부수되는 장점의 다수는 전술한 설명에 의해 이해될 것으로 간주되며 본 발명의 범위 및 사상으로부터 벗어나지 않고 또는 그 실질적인 장점 모두를 희생하지 않고 그 구성요소의 형태, 구성 및 배치에 대해 각종 변경이 행해질 수 있음이 명백할 것이다. 본 명세서의 앞에서 기술된 형태는 단지 예시적인 것이며, 후술하는 특허 청구 범위는 이러한 변경을 내포하고 포함하도록 의도된다.

Claims (17)

  1. 입력으로부터 필터링된 피드백 신호를 감산하는 합산기와,
    상기 합산기로부터 출력을 수신하는 심볼 결정 디바이스와,
    상기 심볼 결정 디바이스로부터의 출력을 필터링하고 상기 필터링된 피드백 신호를 상기 합산기에 전송하는 피드백 필터?상기 피드백 필터는 조정 가능한 스윙 증폭기와 조정 가능한 폴 필터(pole filter)를 포함함?와,
    최소 평균 자승 에러 기준에 기초하여 폴 설정과 스윙 설정을 동시에 적응시키는 적응 알고리즘을 포함하며,
    상기 합산기, 상기 심볼 결정 디바이스 및 상기 피드백 필터는 송신 동안 왜곡된 전기 신호를 재구성하도록 이용되는 피드백 회로를 형성하는
    장치.
  2. 제 1 항에 있어서,
    상기 심볼 결정 디바이스로부터의 상기 출력을 더 필터링하고 상기 필터링된 피드백 신호를 상기 합산기에 전송하는 제 2 피드백 필터?상기 제 2 피드백 필터는 조정 가능한 스윙 증폭기와 조정 가능한 폴 필터를 포함함?를 더 포함하는
    장치.
  3. 제 1 항에 있어서,
    연속적인 시간 결정 피드백 등화기가 통신 시스템에 적용되는
    장치.
  4. 제 1 항에 있어서,
    상기 적응 알고리즘은 d1(tn +1) = d1(tn) + μ?Δd1(tn) 및 d2(tn +1) = d2(tn) + μ?Δd2(tn)를 포함하고 여기서 μ>0은 상기 적응이 발생하는 레이트를 제어하는 적응 이득 계수이며,
    제 1 탭의 제 1 탭 가중치와 제 2 탭의 제 2 탭 가중치에 대한 변화는 상기 스윙 설정의 변화 및 상기 폴 설정의 변화와 1:1 매핑을 갖는
    장치.
  5. 제 1 항에 있어서,
    상기 최소 평균 자승 에러 기준은 Δd1 ,k = sgn(ek)*sgn(ak -1) 및 Δd2 ,k = sgn(ek)*sgn(ak-2)일 때 실현되는(여기서 중앙 기반 등화를 위해 ek = yk - h0*ak임)
    장치.
  6. 제 5 항에 있어서,
    상기 연속적인 시간 결정 피드백 등화기는 광학 통신 링크 애플리케이션에서 이용되는
    장치.
  7. 제 1 항에 있어서,
    상기 최소 평균 자승 에러 기준은 Δd1,k = sgn(ek)*sgn(Xk-3/2)(이때, Xk-3/2 = ak-1 + ak-2임) 및 Δd2,k = sgn(ek)*sgn(Xk-7/2)일 때 실현되며(여기서 에지 기반 등화를 위해 Xk-7/2 = ak-3 + ak-4임), ek = yk-1/2 - h0*(ak + ak-1)인
    장치.
  8. 제 7 항에 있어서,
    상기 연속적인 시간 결정 피드백 등화기는 통신 백플레인(backplane) 채널 애플리케이션에서 이용되는
    장치.
  9. 제 1 항에 있어서,
    상기 연속적인 시간 결정 피드백 등화기는 채널 특성, 온칩 프로세스, 온칩 전압, 온칩 온도, 온칩 노이즈, 오프칩 노이즈, 오프칩 장기간 드리프트(long term drift) 또는 온칩 장기간 드리프트 중 적어도 하나로 인한 시스템 변동에 대한 보상을 제공하는
    장치.
  10. 신호 왜곡을 감소시키는 방법으로서,
    피드백 신호 결정을 송신하는 단계와,
    최소 평균 자승 에러 기준에 기초하여 폴 설정과 스윙 설정을 동시에 적응시키는 적응 알고리즘을 이용함으로써 상기 피드백 신호 결정을 필터링하여 필터링된 피드백 신호를 형성하는 단계와,
    입력 신호로부터 상기 필터링된 피드백 신호를 감산하여 보다 적은 왜곡을 갖는 순수 신호를 생성하는 단계를 포함하는
    방법.
  11. 제 10 항에 있어서,
    연속적인 시간 결정 피드백 등화기가 통신 시스템에 적용되는
    방법.
  12. 제 10 항에 있어서,
    상기 적응 알고리즘은 d1(tn +1) = d1(tn) + μ?Δd1(tn) 및 d2(tn +1) = d2(tn) + μ?Δd2(tn)를 포함하고 여기서 μ>0은 상기 적응이 발생하는 레이트를 제어하는 적응 이득 계수이며,
    제 1 탭의 제 1 탭 가중치와 제 2 탭의 제 2 탭 가중치에 대한 변화는 상기 스윙 설정의 변화 및 상기 폴 설정의 변화와 1:1 매핑을 갖는
    방법.
  13. 제 10 항에 있어서,
    상기 최소 평균 자승 에러 기준은 Δd1 ,k = sgn(ek)*sgn(ak -1) 및 Δd2 ,k = sgn(ek)*sgn(ak-2)일 때 실현되는(여기서 중앙 기반 등화를 위해 ek = yk - h0*ak임)
    방법.
  14. 제 13 항에 있어서,
    상기 연속적인 시간 결정 피드백 등화기는 광학 통신 링크 애플리케이션에서 이용되는
    방법.
  15. 제 10 항에 있어서,
    상기 최소 평균 자승 에러 기준은 Δd1,k = sgn(ek)*sgn(Xk-3/2)(이때, Xk-3/2 = ak-1 + ak-2임) 및 Δd2,k = sgn(ek)*sgn(Xk-7/2)일 때 실현되며(여기서 에지 기반 등화를 위해 Xk-7/2 = ak-3 + ak-4임), ek = yk-1/2 - h0*(ak + ak-1)인
    방법.
  16. 제 15 항에 있어서,
    상기 연속적인 시간 결정 피드백 등화기는 통신 백플레인 채널 애플리케이션에서 이용되는
    방법.
  17. 제 10 항에 있어서,
    상기 연속적인 시간 결정 피드백 등화기는 채널 특성, 온칩 프로세스, 온칩 전압, 온칩 온도, 온칩 노이즈, 오프칩 노이즈, 오프칩 장기간 드리프트 또는 온칩 장기간 드리프트 중 적어도 하나로 인한 시스템 변동에 대한 보상을 제공하는
    방법.
KR1020097026435A 2007-10-03 2007-10-03 연속적인 시간 결정 피드백 등화기를 위한 장치 및 방법 KR101131643B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2007/021279 WO2009045193A1 (en) 2007-10-03 2007-10-03 Continuous time-decision feedback equalizer

Publications (2)

Publication Number Publication Date
KR20100075779A KR20100075779A (ko) 2010-07-05
KR101131643B1 true KR101131643B1 (ko) 2012-04-12

Family

ID=40526478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097026435A KR101131643B1 (ko) 2007-10-03 2007-10-03 연속적인 시간 결정 피드백 등화기를 위한 장치 및 방법

Country Status (7)

Country Link
US (1) US8275029B2 (ko)
EP (1) EP2195925A4 (ko)
JP (1) JP2010541467A (ko)
KR (1) KR101131643B1 (ko)
CN (1) CN101790845B (ko)
TW (1) TWI358200B (ko)
WO (1) WO2009045193A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8787776B2 (en) 2010-06-04 2014-07-22 The Governing Council Of The University Of Toronto Optical receiver with monolithically integrated photodetector
US8483266B2 (en) 2010-07-30 2013-07-09 Lsi Corporation Methods and apparatus for adaptation of continuous time-decision feedback equalizers with programmable adaptation patterns
CN103227763B (zh) * 2012-01-27 2018-03-06 特克特朗尼克公司 可变符号间干扰生成器
US8824540B2 (en) 2012-08-22 2014-09-02 International Business Machines Corporation Decision feedback equalizers with high-order continuous time feedback
CN104410591A (zh) * 2014-12-03 2015-03-11 浪潮(北京)电子信息产业有限公司 一种随压力变化自动选择最优均衡值的方法和系统
CN104410592A (zh) * 2014-12-03 2015-03-11 浪潮(北京)电子信息产业有限公司 一种随温度变化自动选择最优均衡值的方法和系统
CN104537160A (zh) * 2014-12-12 2015-04-22 浪潮(北京)电子信息产业有限公司 一种环境湿度均衡调节方法及系统
CN108616467B (zh) * 2016-12-12 2021-03-26 中国航空工业集团公司西安航空计算技术研究所 连续时间自适应均衡器
US10284395B2 (en) * 2017-06-02 2019-05-07 Regents Of The University Of Minnesota Time-based decision feedback equalization
TWI716975B (zh) * 2019-08-21 2021-01-21 智原科技股份有限公司 時間偵測電路及時間偵測方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239341A1 (en) 2005-04-21 2006-10-26 Marlett Mark J Continuous-time decision feedback equalizer
US20060256892A1 (en) 2005-05-13 2006-11-16 Afshin Momtaz Threshold adjust system and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0748631B2 (ja) * 1987-10-14 1995-05-24 日本電気株式会社 巡回型フィルタを内蔵した判定帰還等化器
JP2823221B2 (ja) * 1989-03-09 1998-11-11 株式会社東芝 低域歪除去方式
US5031194A (en) * 1989-08-11 1991-07-09 Bell Communications Research, Inc. Wideband digital equalizers for subscriber loops
US6784813B2 (en) 2001-02-12 2004-08-31 Matrics, Inc. Method, system, and apparatus for remote data calibration of a RFID tag population
US7120193B2 (en) * 2002-11-08 2006-10-10 Scintera Networks, Inc. Decision feedback equalizer with dynamic feedback control
US8725525B2 (en) 2004-04-13 2014-05-13 Olympus Corporation Endoscope system
US7421022B2 (en) * 2005-04-27 2008-09-02 Inphi Corporation Method for robust and stable convergence of blind LMS based adaptation of coefficients for a continuous time FFE-DFE
US7505515B1 (en) * 2005-04-29 2009-03-17 Scintera Networks, Inc. Accurate timing alignments for decision directed continuous time equalizers
US20070110199A1 (en) * 2005-11-15 2007-05-17 Afshin Momtaz Receive equalizer with adaptive loops
US7764732B2 (en) * 2006-05-08 2010-07-27 Applied Micro Circuits Corporation Adaptive error slicer and residual intersymbol interference estimator
US8406356B2 (en) * 2007-06-06 2013-03-26 Micron Technology, Inc. Self-calibrating continuous-time equalization

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239341A1 (en) 2005-04-21 2006-10-26 Marlett Mark J Continuous-time decision feedback equalizer
US20060256892A1 (en) 2005-05-13 2006-11-16 Afshin Momtaz Threshold adjust system and method

Also Published As

Publication number Publication date
JP2010541467A (ja) 2010-12-24
EP2195925A4 (en) 2012-10-31
TW200917650A (en) 2009-04-16
EP2195925A1 (en) 2010-06-16
WO2009045193A1 (en) 2009-04-09
US20100150221A1 (en) 2010-06-17
TWI358200B (en) 2012-02-11
CN101790845A (zh) 2010-07-28
KR20100075779A (ko) 2010-07-05
CN101790845B (zh) 2013-04-10
US8275029B2 (en) 2012-09-25

Similar Documents

Publication Publication Date Title
KR101131643B1 (ko) 연속적인 시간 결정 피드백 등화기를 위한 장치 및 방법
US11469927B2 (en) High-speed signaling systems and methods with adaptable, continuous-time equalization
US11115247B2 (en) Methods and circuits for asymmetric distribution of channel equalization between devices
US8831142B2 (en) Adaptive cancellation of voltage offset in a communication system
US8472513B2 (en) TX back channel adaptation algorithm
US8837626B2 (en) Conditional adaptation of linear filters in a system having nonlinearity
US7940839B2 (en) Fully adaptive equalization for high loss communications channels
US9025655B1 (en) Transmitter training using receiver equalizer coefficients
US8116364B2 (en) Selective slicing equalizer
EP1386458A1 (en) A hybrid frequency-time domain equalizer
JP2004166231A (ja) 光通信システムにおいて受信信号を等化するための方法及びシステム
US7409003B2 (en) Method and apparatus for implementing adaptive tomlinson-harashima precoding in a digital data link
JP5542179B2 (ja) 連続時間判定帰還型等化器
Liu et al. A PAM4 transceiver design scheme with threshold adaptive and tap adaptive

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee