KR101128697B1 - Method for manufacturing a non-volatile memory device - Google Patents

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Abstract

본 발명은 플로팅 게이트의 측벽에 컨트롤 게이트가 형성된 구조를 갖는 EEPROM 소자의 터널 산화막에서 발생되는 버즈빅(bird's beak) 현상을 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 본 발명에서는 기판 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상에 플로팅 게이트용 제1 폴리 실리콘층을 형성하는 단계와, 상기 제1 폴리 실리콘층을 식각하여 플로팅 게이트를 정의하는 단계와, 상기 플로팅 게이트가 형성된 전체 구조 상부의 단차를 따라 산화막을 형성하는 단계와, 상기 산화막 상에 제1 질화막을 형성하는 단계와, 상기 제1 질화막, 상기 산화막 및 상기 터널 산화막을 식각하여 상기 플로팅 게이트의 양측벽에 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서를 포함하는 전체 구조 상부의 단차를 따라 제2 질화막을 형성하는 단계와, 상기 터널 산화막의 양측부를 덮도록 상기 제2 질화막을 식각하여 상기 제1 스페이서 상부에 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서의 양측으로 노출되는 상기 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막에 의해 상기 기판과 분리되도록 상기 제2 스페이서의 양측벽에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a nonvolatile memory device capable of preventing a bird's beak phenomenon occurring in a tunnel oxide film of an EEPROM device having a control gate formed on a sidewall of a floating gate. The method may further include forming a tunnel oxide layer on a substrate, forming a first polysilicon layer for the floating gate on the tunnel oxide layer, defining a floating gate by etching the first polysilicon layer, and forming the floating gate. Forming an oxide film along a step of an upper portion of the entire structure where the gate is formed, forming a first nitride film on the oxide film, etching the first nitride film, the oxide film, and the tunnel oxide film to etch both sidewalls of the floating gate. Forming a first spacer on the upper surface of the entire structure including the first spacer; Forming a second nitride film, etching the second nitride film so as to cover both sides of the tunnel oxide film, and forming a second spacer on the first spacer; and the substrate exposed to both sides of the second spacer. And forming control gates on both sidewalls of the second spacer so as to be separated from the substrate by the first insulating layer.

EEPROM, 터널 산화막, 고전압 게이트 산화막, 버즈빅. EEPROM, Tunnel Oxide, High Voltage Gate Oxide, Buzzvik.

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING A NON-VOLATILE MEMORY DEVICE}Manufacturing method of nonvolatile memory device {METHOD FOR MANUFACTURING A NON-VOLATILE MEMORY DEVICE}

도 1a 내지 도 1g는 종래기술에 따른 EEPROM 소자의 제조방법을 설명하기 위해 도시된 공정단면도.1A to 1G are cross-sectional views illustrating a method of manufacturing an EEPROM device according to the prior art.

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위해 도시된 공정단면도.2A to 2H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

110 : 반도체 기판 111 : 터널 산화막110 semiconductor substrate 111 tunnel oxide film

112 : 플로팅 게이트용 폴리 실리콘층112: polysilicon layer for floating gate

113 : 보호 산화막 114 : 하드마스크용 질화막113: protective oxide film 114: nitride film for hard mask

115 : 스페이서용 산화막 116, 117 : 스페이서용 질화막115: oxide film for spacer 116, 117 nitride film for spacer

112a : 플로팅 게이트 115a : 산화막 스페이서112a: floating gate 115a: oxide film spacer

116a, 117a : 질화막 스페이서 118, 119 : 고전압 게이트용 산화막116a and 117a: nitride film spacers 118 and 119: oxide film for high voltage gate

120 : 컨트롤 게이트용 폴리 실리콘층120: polysilicon layer for control gate

120a : 컨트롤 게이트120a: control gate

본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 EEPROM 소자 중 플로팅 게이트의 측벽에 컨트롤 게이트가 형성된 구조를 갖는 EEPROM 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a nonvolatile memory device, and more particularly, to a method for manufacturing an EEPROM device having a structure in which a control gate is formed on a sidewall of a floating gate.

일반적으로, 반도체 메모리 장치는 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입?출력이 빠른 휘발성 메모리(RAM; Random Accessible Memory) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입?출력이 느린 비휘발성 메모리(ROM; Read Only Memory) 제품으로 크게 구분할 수 있다. In general, a semiconductor memory device has a volatile memory (RAM) product which loses data over time and has a fast input / output of data, and once the data is input, it can maintain its state. It can be classified into read only memory (ROM) products with slow input / output.

최근에는, 이러한 비휘발성 메모리 제품 중에서, 전기적으로 데이터의 입?출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다.Recently, among such nonvolatile memory products, the demand for electrically erasable and programmable ROM (EEPROM) or flash memory capable of electrically input and output of data is increasing.

이하에서는, 상술한 EEPROM 소자 중 플로팅 게이트의 측벽에 컨트롤 게이트가 형성된 구조를 갖는 EEPROM 소자의 제조방법을 도면을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing an EEPROM device having a structure in which a control gate is formed on a sidewall of the floating gate among the above-described EEPROM devices will be described with reference to the drawings.

도 1a 내지 도 1g는 종래기술에 따른 EEPROM 소자의 제조방법을 설명하기 위해 도시된 공정단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing an EEPROM device according to the prior art.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 폴리 실리콘층(12; 이하, 제1 폴리 실리콘층이라 함), 보호 산화막(13) 및 하드마스크용 질화막(14; 이하, 제1 질화막이라 함)을 순차적으로 증착한다.First, as shown in FIG. 1A, a tunnel oxide film 11, a floating silicon polysilicon layer 12 (hereinafter referred to as a first polysilicon layer), a protective oxide film 13, and a hard layer are formed on the semiconductor substrate 10. A mask nitride film 14 (hereinafter referred to as a first nitride film) is sequentially deposited.

이어서, 도 1b에 도시된 바와 같이, 포토리소그래피 공정을 통해 제1 질화막(14)을 식각한 후, 식각된 제1 질화막(14)을 식각 마스크로 이용한 건식식각공정을실시하여 보호 산화막(13) 및 제1 폴리 실리콘층(12)을 식각한다. 이로써, 터널 산화막(11) 상에 플로팅 게이트(12a)가 형성된다. Subsequently, as shown in FIG. 1B, after the first nitride film 14 is etched through the photolithography process, a dry etching process using the etched first nitride film 14 as an etching mask is performed to protect the protective oxide film 13. And etching the first polysilicon layer 12. As a result, the floating gate 12a is formed on the tunnel oxide film 11.

즉, 터널 산화막(11) 상에는 플로팅 게이트(12a), 보호 산화막(13) 및 제1 질화막(14)이 적층된 플로팅 구조물이 형성된다.That is, on the tunnel oxide film 11, a floating structure in which the floating gate 12a, the protective oxide film 13, and the first nitride film 14 are stacked is formed.

이어서, 도 1c에 도시된 바와 같이, 플로팅 구조물을 포함하는 전체 구조 상부의 단차를 따라 스페이서용 산화막(15) 및 스페이서용 질화막(16; 이하, 제2 질화막이라 함)을 순차적으로 증착한다.Subsequently, as shown in FIG. 1C, the spacer oxide layer 15 and the spacer nitride layer 16 (hereinafter, referred to as a second nitride layer) are sequentially deposited along the step of the upper portion of the entire structure including the floating structure.

이어서, 도 1d에 도시된 바와 같이, 건식식각공정을 실시하여 플로팅 구조물 양측벽 및 터널 산화막(11) 상에 산화막 스페이서(15a) 및 질화막 스페이서(16a)를 형성한다.Subsequently, as illustrated in FIG. 1D, the dry etching process is performed to form the oxide spacer 15a and the nitride spacer 16a on both side walls of the floating structure and the tunnel oxide layer 11.

이어서, 도 1e에 도시된 바와 같이, 열산화공정을 실시하여 산화막 스페이서(15a) 및 질화막 스페이서(16a)의 형성으로 인해 노출된 반도체 기판(10) 상에 고전압 게이트용 산화막(17; 이하, 제1 고전압 게이트 산화막이라 함)을 형성한다. 이때, 제1 고전압 게이트 산화막(17)은 후속 공정을 통해 형성될 제2 고전압 게이트 산화막(18; 도 1f 참조)과 함께 반도체 기판(10)과 컨트롤 게이트(19a; 도 1g 참조)를 분리시키는 기능을 수행한다.Subsequently, as shown in FIG. 1E, a thermal oxidation process is performed to form the high-voltage gate oxide film 17 on the exposed semiconductor substrate 10 due to the formation of the oxide spacer 15a and the nitride spacer 16a. 1, a high voltage gate oxide film). In this case, the first high voltage gate oxide layer 17 may separate the semiconductor substrate 10 and the control gate 19a (see FIG. 1G) together with the second high voltage gate oxide layer 18 (see FIG. 1F) to be formed through a subsequent process. Do this.

이어서, 도 1f에 도시된 바와 같이, 제1 고전압 게이트 산화막(17)이 형성된 결과물 상부의 단차를 따라 고전압 게이트용 산화막(18; 이하, 제2 고전압 게이트 산화막이라 함)을 얇게 증착한다. 이러한 제2 고전압 게이트 산화막(18)은 EEPROM 소자와 고전압 트랜지스터를 하나의 칩 내에 구현하는 경우 고전압 트랜지스터의 게이트 절연막으로도 사용될 수 있다.Subsequently, as shown in FIG. 1F, the high voltage gate oxide film 18 (hereinafter referred to as the second high voltage gate oxide film) is thinly deposited along the stepped portion of the upper portion of the resultant product on which the first high voltage gate oxide film 17 is formed. The second high voltage gate oxide film 18 may also be used as a gate insulating film of a high voltage transistor when the EEPROM device and the high voltage transistor are implemented in one chip.

이어서, 제2 고전압 게이트 산화막(18) 상부의 단차를 따라 컨트롤 게이트용 폴리 실리콘층(19; 이하, 제2 폴리 실리콘층이라 함)을 두껍게 증착한다.Subsequently, a thick polysilicon layer 19 (hereinafter referred to as a second polysilicon layer) for the control gate is thickly deposited along the step of the upper portion of the second high voltage gate oxide film 18.

이어서, 도 1g에 도시된 바와 같이, 건식식각공정을 실시하여 제2 폴리 실리콘층(19)을 식각한다. 이에 따라, 제2 고전압 게이트 산화막(18)의 양측벽에 일정 폭을 갖는 컨트롤 게이트(19a)가 형성된다.Subsequently, as illustrated in FIG. 1G, the second polysilicon layer 19 is etched by performing a dry etching process. As a result, control gates 19a having a predetermined width are formed on both sidewalls of the second high voltage gate oxide film 18.

그러나, 종래 기술에 따른 EEPROM 소자의 제조방법에 따르면, 제1 고전압 게이트 산화막(17) 형성을 위한 열산화공정은 보통 O2 분위기에서 실시하기 때문에, 질화막 스페이서(16a)와 반도체 기판(10) 간에 존재하는 터널 산화막(11)을 따라 O2가 침투('A' 부위 참조)하게 된다. 이에 따라, 터널 산화막(11)의 양측부의 두께가 증가하는 버즈빅(bird's beak) 현상('B' 부위 참조)이 발생된다. However, according to the manufacturing method of the EEPROM device according to the prior art, since the thermal oxidation process for forming the first high voltage gate oxide film 17 is usually performed in an O 2 atmosphere, between the nitride film spacer 16a and the semiconductor substrate 10. O 2 penetrates (see 'A' region) along the existing tunnel oxide film 11. As a result, a bird's beak phenomenon (see 'B' portion) in which the thicknesses of both sides of the tunnel oxide film 11 increase is generated.

이러한 버즈빅 현상('B' 부위 참조)은 터널 산화막(11)의 두께를 최적화 할 수 없게 하므로, EEPROM 소자의 프로그램 및 소거 동작 특성을 열화시키는 문제점을 유발한다.This buzzing phenomenon (see 'B' region) is not able to optimize the thickness of the tunnel oxide film 11, causing a problem of deteriorating the program and erase operation characteristics of the EEPROM device.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 플로팅 게이트의 측벽에 컨트롤 게이트가 형성된 구조를 갖는 EEPROM 소자의 터널 산화막에서 발생되는 버즈빅(bird's beak) 현상을 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems of the prior art, and can prevent a bird's beak phenomenon occurring in a tunnel oxide film of an EEPROM device having a structure in which a control gate is formed on the sidewall of the floating gate. It is an object of the present invention to provide a method of manufacturing a nonvolatile memory device.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상에 플로팅 게이트용 제1 폴리 실리콘층을 형성하는 단계와, 상기 제1 폴리 실리콘층을 식각하여 플로팅 게이트를 정의하는 단계와, 상기 플로팅 게이트가 형성된 전체 구조 상부의 단차를 따라 산화막을 형성하는 단계와, 상기 산화막 상에 제1 질화막을 형성하는 단계와, 상기 제1 질화막, 상기 산화막 및 상기 터널 산화막을 식각하여 상기 플로팅 게이트의 양측벽에 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서를 포함하는 전체 구조 상부의 단차를 따라 제2 질화막을 형성하는 단계와, 상기 터널 산화막의 양측부를 덮도록 상기 제2 질화막을 식각하여 상기 제1 스페이서 상부에 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서의 양측으로 노출되는 상기 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막에 의해 상기 기판과 분리되도록 상기 제2 스페이서의 양측벽에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.According to an aspect of the present invention, a tunnel oxide film is formed on a substrate, a first polysilicon layer for floating gate is formed on the tunnel oxide film, and the first poly layer is formed. Defining a floating gate by etching the silicon layer, forming an oxide film along a step of an upper portion of the entire structure on which the floating gate is formed, forming a first nitride film on the oxide film, the first nitride film, Etching the oxide film and the tunnel oxide film to form first spacers on both sidewalls of the floating gate, and forming a second nitride film along a step of an upper portion of the entire structure including the first spacers; Etching the second nitride film to cover both sides of the oxide film to form a second spacer on the first spacer; Forming a first insulating film on the substrate exposed to both sides of the second spacer, and forming control gates on both sidewalls of the second spacer so as to be separated from the substrate by the first insulating film; A method of manufacturing a volatile memory device is provided.

또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상에 플로팅 게이트용 제1 폴리 실리콘층을 형성하는 단계와, 상기 제1 폴리 실리콘층과 상기 터널 산화막을 식각하여 플로팅 게이트를 정의하는 단계와, 상기 플로팅 게이트가 형성된 전체 구조 상부의 단차를 따라 산화막을 형성하는 단계와, 상기 산화막 상에 제1 질화막을 형성하는 단계와, 상기 제1 질화막 및 상기 산화막을 식각하여 상기 플로팅 게이트의 양측벽에 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서를 포함하는 전체 구조 상부의 단차를 따라 제2 질화막을 형성하는 단계와, 상기 산화막의 양측부를 덮도록 상기 제2 질화막을 식각하여 상기 제1 스페이서 상부에 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서의 양측으로 노출되는 상기 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막에 의해 상기 기판과 분리되도록 상기 제2 스페이서의 양측벽에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of forming a tunnel oxide film on a substrate, forming a first polysilicon layer for floating gate on the tunnel oxide film, and forming the first poly silicon layer. Etching a silicon layer and the tunnel oxide film to define a floating gate, forming an oxide film along a step of an upper portion of the entire structure in which the floating gate is formed, forming a first nitride film on the oxide film, and Etching the first nitride film and the oxide film to form first spacers on both side walls of the floating gate, forming a second nitride film along a step of an upper portion of the entire structure including the first spacer, and Etching the second nitride film to cover both sides of the second spacer to form a second spacer on the first spacer, and Forming a first insulating film on the substrate exposed to both sides of a phaser; and forming control gates on both sidewalls of the second spacer so as to be separated from the substrate by the first insulating film. A method of manufacturing a memory device is provided.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 2a 내지 도 2h에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구 성요소이다. 2A through 2H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to an exemplary embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 2A to 2H are the same components that perform the same function.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(110) 상에 터널 산화막(111), 플로팅 게이트용 폴리 실리콘층(112; 이하, 제1 폴리 실리콘층이라 함), 보호 산화막(113) 및 하드마스크용 질화막(114; 이하, 제1 질화막이라 함)을 순차적으로 증착한다. 이때, 보호 산화막(113)은 제1 질화막(114)의 증착공정시 발생되는 스트레스(stress)를 최소화할 수 있도록 한다.First, as shown in FIG. 2A, a tunnel oxide film 111, a floating silicon polylayer 112 (hereinafter referred to as a first polysilicon layer), a protective oxide film 113, and a hard layer are formed on the semiconductor substrate 110. A mask nitride film 114 (hereinafter referred to as a first nitride film) is sequentially deposited. In this case, the protective oxide layer 113 may minimize stress generated during the deposition process of the first nitride layer 114.

이어서, 도면에 도시되지는 않았으나, 제1 질화막(114) 상에 미도시된 포토레지스트를 도포한 후, 포토마스크를 이용한 노광 및 현상공정을 실시하여 소정의 포토레지스트 패턴을 형성한다. Subsequently, although not shown in the drawings, a photoresist not shown on the first nitride film 114 is coated, and then a predetermined photoresist pattern is formed by performing exposure and development processes using a photomask.

이어서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(미도시)을 이용한 건식식각공정을 실시하여 제1 질화막(114)을 식각한 후, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한다. Subsequently, as illustrated in FIG. 2B, after the dry etching process using the photoresist pattern (not shown) is performed to etch the first nitride film 114, the strip process is performed to remove the photoresist pattern. .

이어서, 식각된 제1 질화막(114)을 식각 마스크로 이용한 건식식각공정을 실시하여 제1 폴리 실리콘층(112)을 식각한다. 이로써, 터널 산화막(111) 상의 소정 영역에 플로팅 게이트(112a)를 형성한다. 결국, 터널 산화막(111) 상에는 플로팅 게이트(112a), 보호 산화막(113) 및 제1 질화막(114)이 순차로 적층된 플로팅 구조물이 형성된다. Next, the first polysilicon layer 112 is etched by performing a dry etching process using the etched first nitride film 114 as an etching mask. As a result, the floating gate 112a is formed in a predetermined region on the tunnel oxide film 111. As a result, a floating structure in which the floating gate 112a, the protective oxide film 113, and the first nitride film 114 are sequentially stacked is formed on the tunnel oxide film 111.

또한, 제1 질화막(114)을 식각 마스크로 이용한 건식식각공정을 실시하여 제1 폴리 실리콘층(112) 뿐만 아니라 터널 산화막(111)까지 식각하여 플로팅 게이트(112a)를 정의할 수도 있다. In addition, the floating gate 112a may be defined by performing a dry etching process using the first nitride film 114 as an etch mask to etch not only the first polysilicon layer 112 but also the tunnel oxide film 111.

이어서, 도 2c에 도시된 바와 같이, 플로팅 구조물을 포함하는 전체 구조 상부의 단차를 따라 스페이서용 산화막(115) 및 스페이서용 질화막(116; 이하, 제2 질화막이라 함)을 순차적으로 증착한다.Subsequently, as shown in FIG. 2C, the spacer oxide film 115 and the spacer nitride film 116 (hereinafter, referred to as a second nitride film) are sequentially deposited along the step of the upper portion of the entire structure including the floating structure.

이어서, 도 2d에 도시된 바와 같이, 건식식각공정을 실시하여 플로팅 구조물의 양측벽 에 산화막 스페이서(115a) 및 제1 질화막 스페이서(116a)를 형성하면서, 제1 질화막 스페이서(116a)의 양측으로 노출된 터널 산화막(111)을 식각한다.Subsequently, as illustrated in FIG. 2D, dry etching is performed to form the oxide spacer 115a and the first nitride spacer 116a on both sidewalls of the floating structure, and are exposed to both sides of the first nitride spacer 116a. The tunnel oxide film 111 is etched.

이어서, 제1 질화막 스페이서(116a)가 형성된 결과물 상부의 단차를 따라 스페이서용 질화막(117; 이하, 제3 질화막이라 함)을 증착한다.Subsequently, a nitride nitride film 117 (hereinafter referred to as a third nitride film) is deposited along the stepped portion of the upper portion of the resultant on which the first nitride film spacer 116a is formed.

이어서, 도 2e에 도시된 바와 같이, 건식식각공정을 실시하여 제1 질화막 스페이서(116a) 및 터널 산화막(111)의 양측벽에 제2 질화막 스페이서(117a)를 형성한다.Subsequently, as illustrated in FIG. 2E, a dry etching process is performed to form second nitride film spacers 117a on both sidewalls of the first nitride film spacer 116a and the tunnel oxide film 111.

이어서, 도 2f에 도시된 바와 같이, 열산화공정을 실시하여 제2 질화막 스페이서(117a)의 양측으로 노출된 반도체 기판(110) 상에 고전압 게이트용 산화막(118; 이하, 제1 고전압 게이트 산화막이라 함)을 형성한다. 이때, 제2 질화막 스페이서(117a)가 제1 질화막 스페이서(116a)와 반도체 기판(110) 간에 존재하는 터널 산화막(111)과 제1 고전압 게이트 산화막(118)을 분리시키므로, 열산화공정시 O2가 제2 질화막 스페이서(117a)에 의해 터널 산화막(111)으로 침투되는 것이 차단된다. 따라서, 터널 산화막(111)의 양측 부위에서 버즈빅 현상이 발생되는 것을 방지('C' 부위 참조)할 수 있다.Next, as shown in FIG. 2F, a high voltage gate oxide film 118 (hereinafter, referred to as a first high voltage gate oxide film) is formed on the semiconductor substrate 110 exposed to both sides of the second nitride film spacer 117a by performing a thermal oxidation process. Form). At this time, since the second nitride film spacer 117a separates the tunnel oxide film 111 and the first high voltage gate oxide film 118 existing between the first nitride film spacer 116a and the semiconductor substrate 110, O2 Penetration into the tunnel oxide film 111 is blocked by the second nitride film spacer 117a. Therefore, it is possible to prevent the occurrence of a buzz beating phenomenon at both sides of the tunnel oxide film 111 (see 'C' region).

이어서, 도 2g에 도시된 바와 같이, 제1 고전압 게이트 산화막(118)이 형성 된 결과물 상부의 단차를 따라 고전압 게이트용 산화막(119; 이하, 제2 고전압 게이트 산화막이라 함)을 얇게 증착한다.Subsequently, as illustrated in FIG. 2G, a high-voltage gate oxide film 119 (hereinafter referred to as a second high-voltage gate oxide film) is thinly deposited along the stepped portion of the upper portion of the resultant in which the first high-voltage gate oxide film 118 is formed.

이어서, 제2 고전압 게이트 산화막(119) 상부의 단차를 따라 컨트롤 게이트용 폴리 실리콘층(120; 이하, 제2 폴리 실리콘층이라 함)을 두껍게 증착한다. 이에 따라, 플로팅 게이트(112a)와 컨트롤 게이트(120a; 도 2h 참조) 간에 ONO(Oxide-Nitride-Oxide) 구조, 즉 산화막 스페이서(115a)-제1 및 제2 질화막 스페이서(116a 및 117a)-제2 고전압 게이트 산화막(119) 구조의 스페이서를 형성할 수 있게 된다.Subsequently, a thick polysilicon layer 120 (hereinafter referred to as a second polysilicon layer) for the control gate is thickly deposited along the stepped portion of the second high voltage gate oxide layer 119. Accordingly, the oxide-nitride-oxide (ONO) structure, that is, the oxide spacer 115a-the first and second nitride spacers 116a and 117a-between the floating gate 112a and the control gate 120a (see FIG. 2H) is formed. It is possible to form a spacer having a structure of the second high voltage gate oxide film 119.

이어서, 도 2h에 도시된 바와 같이, 건식식각공정을 실시하여 제2 폴리 실리콘층(120)을 식각한다. 이에 따라, 제2 고전압 게이트 산화막(119)의 양측벽에 일정 폭을 갖는 컨트롤 게이트(120a)가 형성된다.Subsequently, as illustrated in FIG. 2H, the second polysilicon layer 120 is etched by performing a dry etching process. As a result, the control gate 120a having a predetermined width is formed on both sidewalls of the second high voltage gate oxide film 119.

본 발명의 바람직한 실시예에 의한 비휘발성 메모리 소자의 제조방법에 따르면, 터널 산화막(111) 및 제1 질화막 스페이서(116a)의 양측벽에 제2 질화막 스페이서(117a)를 추가로 형성함으로써 버즈빅 현상을 방지할 수 있다.According to the method of manufacturing the nonvolatile memory device according to the preferred embodiment of the present invention, the Buzzvik phenomenon is formed by additionally forming second nitride film spacers 117a on both sidewalls of the tunnel oxide film 111 and the first nitride film spacer 116a. Can be prevented.

즉, 제2 질화막 스페이서(117a)가 터널 산화막(111)과 제1 고전압 게이트 산화막(118) 간을 분리하여, 제1 고전압 게이트 산화막(118) 형성을 위한 열산화공정시에도 O2가 터널 산화막(111)으로 침투하는 것을 방지할 수 있으므로 버즈빅 현상을 방지할 수 있게 되는 것이다. That is, the second nitride film spacer 117a separates between the tunnel oxide film 111 and the first high voltage gate oxide film 118, so that the O 2 is a tunnel oxide film even during a thermal oxidation process for forming the first high voltage gate oxide film 118. Since it can be prevented to penetrate into (111) it will be able to prevent the buzz big phenomenon.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면 비휘발성 메모리 소자의 터널 산화막 및 제1 질화막 스페이서의 양측벽에 제2 질화막 스페이서를 추가로 형성하여 터널 산화막과 제1 고전압 게이트 산화막 간을 분리함으로써, 제1 고전압 게이트 산화막 형성을 위한 열산화공정시에도 O2가 터널 산화막으로 침투하는 것을 방지할 수 있다. 따라서, 비휘발성 메모리 소자의 터널 산화막에서 발생하는 버즈빅 현상을 방지할 수 있고, 이는 비휘발성 메모리 소자의 동작 특성을 개선시킬 수 있다.As described above, according to the present invention, the second nitride film spacer is further formed on both sidewalls of the tunnel oxide film and the first nitride film spacer of the nonvolatile memory device to separate the tunnel oxide film from the first high voltage gate oxide film. In the thermal oxidation process for forming the high voltage gate oxide film, O 2 can be prevented from penetrating into the tunnel oxide film. Therefore, it is possible to prevent the buzz big phenomenon occurring in the tunnel oxide film of the nonvolatile memory device, which can improve the operating characteristics of the nonvolatile memory device.

Claims (12)

기판 상에 터널 산화막을 형성하는 단계;Forming a tunnel oxide film on the substrate; 상기 터널 산화막 상에 플로팅 게이트용 제1 폴리 실리콘층을 형성하는 단계;Forming a first polysilicon layer for floating gate on the tunnel oxide film; 상기 제1 폴리 실리콘층을 식각하여 플로팅 게이트를 정의하는 단계;Etching the first polysilicon layer to define a floating gate; 상기 플로팅 게이트가 형성된 전체 구조 상부의 단차를 따라 산화막을 형성하는 단계; Forming an oxide film along a step of an upper portion of the entire structure in which the floating gate is formed; 상기 산화막 상에 제1 질화막을 형성하는 단계; Forming a first nitride film on the oxide film; 상기 제1 질화막, 상기 산화막 및 상기 터널 산화막을 식각하여 상기 플로팅 게이트의 양측벽에 제1 질화막 스페이서를 형성하는 단계;Etching the first nitride film, the oxide film, and the tunnel oxide film to form first nitride film spacers on both sidewalls of the floating gate; 상기 제1 질화막 스페이서를 포함하는 전체 구조 상부의 단차를 따라 제2 질화막을 형성하는 단계;Forming a second nitride film along a step of an upper portion of the entire structure including the first nitride film spacer; 상기 터널 산화막의 양측부를 덮도록 상기 제2 질화막을 식각하여 상기 제1 질화막 스페이서 상부에 제2 질화막 스페이서를 형성하는 단계;Etching the second nitride layer to cover both sides of the tunnel oxide layer to form a second nitride layer spacer on the first nitride layer spacer; 상기 제2 질화막 스페이서의 양측으로 노출되는 상기 기판 상에 제1 게이트 절연막을 형성하는 단계; Forming a first gate insulating film on the substrate exposed to both sides of the second nitride film spacer; 상기 제1 게이트 절연막이 형성된 결과물 상부의 단차에 따라 제2 게이트 절연막을 형성하는 단계;및Forming a second gate insulating film according to a step of an upper portion of the resultant product on which the first gate insulating film is formed; and 상기 제1 게이트 절연막에 의해 상기 기판과 분리되도록 상기 제2 질화막 스페이서의 양측벽에 컨트롤 게이트를 형성하는 단계;Forming control gates on both sidewalls of the second nitride film spacer so as to be separated from the substrate by the first gate insulating film; 를 포함하며,Including; 상기 산화막, 상기 제1 질화막 스페이서, 상기 제2 질화막 스페이서 및 상기 제2 게이트 절연막은 상기 플로팅 게이트와 상기 컨트롤 게이트 사이에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.The oxide film, the first nitride film spacer, the second nitride film spacer and the second gate insulating film are formed between the floating gate and the control gate. 기판 상에 터널 산화막을 형성하는 단계;Forming a tunnel oxide film on the substrate; 상기 터널 산화막 상에 플로팅 게이트용 제1 폴리 실리콘층을 형성하는 단계;Forming a first polysilicon layer for floating gate on the tunnel oxide film; 상기 제1 폴리 실리콘층과 상기 터널 산화막을 식각하여 플로팅 게이트를 정의하는 단계;Etching the first polysilicon layer and the tunnel oxide layer to define a floating gate; 상기 플로팅 게이트가 형성된 전체 구조 상부의 단차를 따라 산화막을 형성하는 단계; Forming an oxide film along a step of an upper portion of the entire structure in which the floating gate is formed; 상기 산화막 상에 제1 질화막을 형성하는 단계; Forming a first nitride film on the oxide film; 상기 제1 질화막 및 상기 산화막을 식각하여 상기 플로팅 게이트의 양측벽에 제1 질화막 스페이서를 형성하는 단계;Etching the first nitride film and the oxide film to form first nitride film spacers on both sidewalls of the floating gate; 상기 제1 질화막 스페이서를 포함하는 전체 구조 상부의 단차를 따라 제2 질화막을 형성하는 단계;Forming a second nitride film along a step of an upper portion of the entire structure including the first nitride film spacer; 상기 산화막의 양측부를 덮도록 상기 제2 질화막을 식각하여 상기 제1 질화막 스페이서 상부에 제2 질화막 스페이서를 형성하는 단계;Etching the second nitride layer to cover both sides of the oxide layer to form a second nitride layer spacer on the first nitride layer spacer; 상기 제2 질화막 스페이서의 양측으로 노출되는 상기 기판 상에 제1 게이트 절연막을 형성하는 단계; Forming a first gate insulating film on the substrate exposed to both sides of the second nitride film spacer; 상기 제1 게이트 절연막이 형성된 결과물 상부의 단차를 따라 제2 게이트 절연막을 형성하는 단계; 및Forming a second gate insulating film along a step of an upper portion of the resultant product on which the first gate insulating film is formed; And 상기 제1 게이트 절연막에 의해 상기 기판과 분리되도록 상기 제2 질화막 스페이서의 양측벽에 컨트롤 게이트를 형성하는 단계;Forming control gates on both sidewalls of the second nitride film spacer so as to be separated from the substrate by the first gate insulating film; 를 포함하며,Including; 상기 산화막, 상기 제1 질화막 스페이서, 상기 제2 질화막 스페이서 및 상기 제2 게이트 절연막은 상기 플로팅 게이트와 상기 컨트롤 게이트 사이에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.The oxide film, the first nitride film spacer, the second nitride film spacer and the second gate insulating film are formed between the floating gate and the control gate. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제1 게이트 절연막을 형성한 후, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 동일한 물질로 상기 제2 게이트 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.After forming the first gate insulating layer, forming the second gate insulating layer on the first gate insulating layer using the same material as the first gate insulating layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 게이트 절연막은 산화막으로 이루어진 비휘발성 메모리 소자의 제조방법.And the first gate insulating layer is formed of an oxide layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 게이트 절연막을 구성하는 산화막은 열산화공정으로 형성하는 비휘발성 메모리 소자의 제조방법.The oxide film constituting the first gate insulating film is formed by a thermal oxidation process. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 폴리 실리콘층을 형성한 후, 상기 제1 폴리 실리콘층 상에 보호막을 형성하는 단계; 및After forming the first polysilicon layer, forming a protective film on the first polysilicon layer; And 상기 보호막 상에 하드 마스크를 형성하는 단계;Forming a hard mask on the passivation layer; 를 더 포함하는 비휘발성 메모리 소자의 제조방법.Method of manufacturing a nonvolatile memory device further comprising. 제 6 항에 있어서, 상기 플로팅 게이트를 정의하는 단계는, The method of claim 6, wherein the defining of the floating gate comprises: 상기 하드 마스크를 식각하는 단계; 및Etching the hard mask; And 식각된 상기 하드 마스크를 이용한 식각공정을 실시하여 상기 보호막, 상기 제1 폴리 실리콘층을 식각하는 단계;Etching the passivation layer and the first polysilicon layer by performing an etching process using the etched hard mask; 를 포함하는 비휘발성 메모리 소자의 제조방법.Method of manufacturing a nonvolatile memory device comprising a. 기판 상에 형성된 터널 산화막;A tunnel oxide film formed on the substrate; 상기 터널 산화막 상에 형성된 플로팅 구조물;A floating structure formed on the tunnel oxide film; 상기 플로팅 구조물 측면 및 터널산화막 상에 형성된 산화막 및 제1 질화막 스페이서;An oxide layer and a first nitride layer spacer formed on a side of the floating structure and a tunnel oxide layer; 상기 제1 질화막 스페이서 측면 및 기판 표면과 접하도록 형성되어 상기 터널 산화막의 버즈빅 현상을 방지하는 제2 질화막 스페이서;A second nitride film spacer formed to contact the side surface of the first nitride film spacer and the surface of the substrate to prevent a buzzing phenomenon of the tunnel oxide film; 상기 제2 질화막 스페이서에 의해 분리되어 상기 기판에 형성된 컨트롤 게이트용 제1 게이트 절연막;A first gate insulating film for a control gate separated by the second nitride film spacer and formed on the substrate; 상기 제1 게이트 절연막 및 상기 제2 질화막 스페이서 상에 형성된 제2 게이트 절연막;및A second gate insulating film formed on the first gate insulating film and the second nitride film spacer; and 상기 플로팅 구조물 양측벽에 스페이서 모양으로 형성된 컨트롤 게이트;를 포함하며,And a control gate formed in a spacer shape on both side walls of the floating structure. 상기 산화막, 상기 제1 질화막 스페이서, 상기 제2 질화막 스페이서 및 상기 제2 게이트 절연막은 상기 플로팅 구조물과 상기 컨트롤 게이트 사이에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.And the oxide layer, the first nitride layer spacer, the second nitride layer spacer, and the second gate insulating layer are formed between the floating structure and the control gate. 제8항에 있어서,The method of claim 8, 상기 플로팅 구조물은 상기 터널 산화막 상에 플로팅 게이트, 보호 산화막 및 제1 질화막이 순차적으로 적층되어 형성된 것을 특징으로 하는 비휘발성 메모리 소자.The floating structure is a nonvolatile memory device, characterized in that the floating gate, the protective oxide film and the first nitride film is formed by sequentially stacked on the tunnel oxide film. 기판 상에 형성된 터널 산화막;A tunnel oxide film formed on the substrate; 상기 터널 산화막 상에 형성된 플로팅 게이트;및A floating gate formed on the tunnel oxide film; and 상기 플로팅 게이트 양측벽에 절연막을 사이에 두고 스페이서 모양으로 형성된 컨트롤 게이트;를 포함하고,And a control gate formed in a spacer shape with an insulating film interposed therebetween on both sides of the floating gate. 상기 절연막은 상기 플로팅 게이트 측벽에 산화막, 제1 질화막 스페이서, 제2 질화막 스페이서 및 게이트 절연막이 순차적으로 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 소자.The insulating film is a non-volatile memory device, characterized in that the oxide film, the first nitride film spacer, the second nitride film spacer and the gate insulating film are sequentially formed on the sidewall of the floating gate. 제10항에 있어서,The method of claim 10, 상기 컨트롤 게이트는 고전압 게이트 절연막에 의해 상기 기판과 분리되도록 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 소자.And the control gate is separated from the substrate by a high voltage gate insulating film. 제10항에 있어서,The method of claim 10, 상기 제2 질화막 스페이서는 상기 터널 산화막 양 끝단을 감싸면서 상기 기판의 표면과 접하도록 형성되어 상기 터널 산화막의 버즈빅 현상을 방지하는 것을 특징으로 하는 비휘발성 메모리 소자.And the second nitride film spacer is formed to be in contact with the surface of the substrate while covering both ends of the tunnel oxide film, thereby preventing a buzz of the tunnel oxide film.
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