KR101121827B1 - Semiconductor package and fabricating method thereof - Google Patents

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Abstract

본 발명은 재배선층에 가해지는 스트레스를 줄여 신뢰성을 확보할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
이를 위해, 일면에 형성되는 다수의 본드 패드 및 일면과 본드 패드의 가장자리에 패시베이션층이 형성된 반도체 다이, 패시베이션층 상부에 형성된 제 1 절연층, 본드 패드 및 제 1 절연층의 상부에 형성되며, 본드 패드와 일측이 인접하고, 타측에는 제 1 절연층이 일정 영역 노출되도록 제 1 개구부가 형성되어 있는 재배선층, 재배선층의 제 1 개구부를 채우도록 형성되는 고정부 및 패터닝되어 제 1 개구부 측의 재배선층이 노출되도록 형성되는 제 2 개구부를 포함하여, 재배선층 상부에 형성되는 제 2 절연층 및 제 2 절연층의 제 2 개구부를 통하여 외부로 노출된 재배선층 상부에 형성되는 적어도 하나의 솔더볼을 포함하고, 본드 패드, 재배선층 및 솔더볼은 전기적으로 연결된 반도체 패키지가 개시된다.The present invention relates to a semiconductor package and a method of manufacturing the same that can reduce the stress applied to the redistribution layer to ensure reliability.
To this end, a plurality of bond pads formed on one surface and a semiconductor die having a passivation layer formed on one side and an edge of the bond pad, a first insulating layer formed on the passivation layer, a bond pad and the first insulating layer formed on the top, One side of the pad is adjacent to the other side, and on the other side, the redistribution layer in which the first opening is formed so that the first insulating layer is exposed to a predetermined area, the fixing portion formed to fill the first opening of the redistribution layer, and the patterned material of the first opening side Including a second opening formed to expose the wiring layer, the second insulating layer formed on the redistribution layer and at least one solder ball formed on the redistribution layer exposed to the outside through the second opening of the second insulating layer In addition, a bond pad, a redistribution layer, and a solder ball are disclosed.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}Semiconductor package and its manufacturing method {SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor package and a method of manufacturing the same.

최근의 반도체 디바이스는 고용량, 고성능이 요구되기 때문에 하나의 반도체 디바이스를 구성함에 있어서, 다수의 입출력 단자가 필요하게 된다. 그러나, 반도체 디바이스의 크기 또한 소형화되고 있는 추세에 있기 때문에 입출력 단자를 형성하기 위한 영역에 제한이 있다.Recent semiconductor devices require high capacity and high performance, and therefore, a plurality of input / output terminals are required to form one semiconductor device. However, since the size of semiconductor devices also tends to be miniaturized, there is a limitation in the area for forming input / output terminals.

이를 해결하기 위해, 반도체 다이의 일면에 직접 도전성 범프를 형성하는 웨이퍼 레벨 패키지(Wafer Level Package, WLP)가 개발되었다. 이러한, 웨이퍼 레벨 패키지는 반도체 다이의 본드 패드에 연결되어 솔더볼 등이 연결될 부분을 재배선하는 재배선층(ReDistribution Layer, RDL), 재배선층에 연결되어 솔더볼과의 결합력을 증가시키는 UBM(Under Bump Metal, 이하 UBM이라고 함)을 포함하는 구조로 형성되는 것이 일반적이다.To solve this problem, a wafer level package (WLP) has been developed that forms conductive bumps directly on one surface of a semiconductor die. Such a wafer level package is connected to a bond pad of a semiconductor die to redistribute a portion where solder balls are to be connected, and a redistribution layer (RDL), and an UBM (Under Bump Metal, UBM) connected to the redistribution layer to increase the bonding force with the solder balls. It is generally formed into a structure including UBM).

웨이퍼 레벨 패키지는 외부 장치에 실장되어 열에 의한 영향을 많이 받게 된다. 즉, 웨이퍼 레벨 패키지는 외부에서 가해진 열에 의하여 수축 또는 팽창을 하게 된다. 이렇게 웨이퍼 레벨 패키지가 외부 장치에 실장되어 열수축 및 열팽창될 때, 이로 인한 기계적 스트레스가 상기 재배선층에 그대로 전달된다. 따라서, 상기 재배선층과 UBM층 사이의 계면이 크랙되거나 손상되는 문제가 있다.The wafer level package is mounted on an external device, which is highly affected by heat. In other words, the wafer level package is contracted or expanded by externally applied heat. When the wafer level package is mounted in an external device and thermally contracted and thermally expanded, the mechanical stress caused by the wafer level package is transferred to the redistribution layer. Therefore, there is a problem that the interface between the redistribution layer and the UBM layer is cracked or damaged.

본 발명의 목적은 재배선층에 가해지는 스트레스를 줄여 신뢰성을 확보할 수 있는 반도체 패키지 및 그 제조 방법을 제공함에 있다.An object of the present invention is to provide a semiconductor package and a method of manufacturing the same that can ensure the reliability by reducing the stress applied to the redistribution layer.

상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 일면에 형성되는 다수의 본드 패드 및 상기 일면과 상기 본드 패드의 가장자리에 패시베이션층이 형성된 반도체 다이; 상기 패시베이션층 상부에 형성된 제 1 절연층; 상기 본드 패드 및 상기 제 1 절연층의 상부에 형성되며, 상기 본드 패드와 일측이 인접하고, 타측에는 상기 제 1 절연층이 일정 영역 노출되도록 제 1 개구부가 형성되어 있는 재배선층; 상기 재배선층의 제 1 개구부를 채우도록 형성되는 고정부 및 패터닝되어 상기 제 1 개구부 측의 상기 재배선층이 노출되도록 형성되는 제 2 개구부를 포함하여, 상기 재배선층 상부에 형성되는 제 2 절연층; 및 상기 제 2 절연층의 제 2 개구부를 통하여 외부로 노출된 재배선층 상부에 형성되는 적어도 하나의 솔더볼을 포함하고, 상기 본드 패드, 상기 재배선층 및 상기 솔더볼은 전기적으로 연결될 수 있다. In order to achieve the above object, a semiconductor package according to the present invention includes a plurality of bond pads formed on one surface and a semiconductor die having a passivation layer formed on one surface and an edge of the bond pad; A first insulating layer formed on the passivation layer; A redistribution layer formed on the bond pad and the first insulating layer, the redistribution layer having one side adjacent to the bond pad and a first opening formed on the other side such that the first insulating layer is exposed to a predetermined area; A second insulating layer formed on the redistribution layer, including a fixing part formed to fill the first opening of the redistribution layer and a second opening patterned to expose the redistribution layer on the first opening side; And at least one solder ball formed on the redistribution layer exposed to the outside through the second opening of the second insulating layer, and the bond pad, the redistribution layer, and the solder ball may be electrically connected to each other.

여기서, 상기 본드 패드와 상기 재배선층의 사이 및 상기 제 1 절연층과 상기 재배선층의 사이 일정 영역에 형성되는 재배선 시드층을 더 포함할 수 있다. The seed line may further include a redistribution seed layer formed in a predetermined region between the bond pad and the redistribution layer and between the first insulating layer and the redistribution layer.

더불어, 상기 재배선 시드층은 티타늄 및 구리가 순차 증착되거나 또는 티타늄 텅스텐 합금 및 구리가 순차 증착되어 형성될 수 있다. In addition, the redistribution seed layer may be formed by sequentially depositing titanium and copper or sequentially depositing titanium tungsten alloy and copper.

또한, 상기 제 2 절연층의 상기 고정부는 원통 형상일 수 있다. In addition, the fixing part of the second insulating layer may have a cylindrical shape.

또한, 상기 재배선층과 상기 솔더볼의 사이에 상기 제 2 절연층의 제 2 개구부를 덮도록 형성되는 UBM층을 더 포함할 수 있다.The apparatus may further include a UBM layer formed to cover the second opening of the second insulating layer between the redistribution layer and the solder ball.

또한, 상기 재배선층과 상기 UBM층 사이에 형성되는 UBM 시드층을 더 포함할 수 있다.In addition, the redistribution layer may further include a UBM seed layer formed between the UBM layer.

또한, 상기 재배선층은 상기 본드패드와 인접하여 형성되고, 상기 본드패드의 형상에 대응되는 형상의 일측부; 상기 일측부의 타측에 형성되고, 상기 솔더볼의 형상에 대응되는 형상의 타측부; 및 상기 일측부와 타측부를 전기적으로 연결하는 연결부를 포함하고, 상기 제 1 개구부는 상기 타측부에 형성될 수 있다.In addition, the redistribution layer is formed adjacent to the bond pad, one side of the shape corresponding to the shape of the bond pad; An other side portion formed on the other side of the one side portion and corresponding to the shape of the solder ball; And a connection part electrically connecting the one side part and the other side part, and the first opening part may be formed in the other side part.

또한, 상기 제 1 개구부는 상기 타측부의 내측에 형성될 수 있다.In addition, the first opening may be formed inside the other side.

또한, 상기 재배선층은 도금된 구리일 수 있다.In addition, the redistribution layer may be plated copper.

또한, 상기 제 1 절연층 및 제 2 절연층은 PI(PolyImide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀릭 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 실리콘산화막(SiO2) 및 질화막(SI3N4) 중 선택된 어느 하나로 형성될 수 있다.
In addition, the first insulating layer and the second insulating layer may be formed of polyimide (PI), benzocyclobutene (BCB), polybenz oxazole (PBO), bismaleimide triazine (BT), phenolic resin, epoxy, Silicon, silicon oxide (SiO 2 ), and nitride (SI 3 N 4 ) may be formed of any one selected from.

또한, 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지의 제조 방법은 본드 패드 및 패시베이션층이 형성된 반도체 다이를 구비하는 반도체 다이 구비 단계; 상기 패시베이션층 상부에 제 1 절연층을 형성하는 제 1 절연층 형성 단계; 상기 본드 패드 및 상기 패시베이션층 상부에 제 1 시드층을 형성하는 제 1 시드층 형성 단계; 상기 제 1 시드층 상부에 일측이 상기 본드 패드와 인접하고, 타측은 상기 제 1 절연층이 일정 영역 노출되도록 형성된 제 1 개구부를 포함하는 재배선층을 형성하는 재배선층 형성 단계; 상기 재배선층 외측에 형성된 제 1 시드층을 제거하여 재배선 시드층을 형성하는 재배선 시드층 형성 단계; 및 상기 재배선층 상부 및 상기 제 1 개구부 내측에 형성되며, 패터닝되어 상기 제 1 개구부 측의 상기 재배선층이 일정 영역 노출되도록 형성된 제 2 개구부를 포함하는 제 2 절연층을 형성하는 제 2 절연층 형성 단계를 포함할 수 있다. In addition, in order to achieve the above object, a method of manufacturing a semiconductor package according to the present invention comprises the steps of: providing a semiconductor die having a semiconductor die having a bond pad and a passivation layer; A first insulating layer forming step of forming a first insulating layer on the passivation layer; Forming a first seed layer on the bond pad and the passivation layer; A redistribution layer forming step of forming a redistribution layer on the first seed layer, the one side of which is adjacent to the bond pad and the other side of which includes a first opening formed to expose the first insulating layer in a predetermined region; A redistribution seed layer forming step of forming a redistribution seed layer by removing the first seed layer formed outside the redistribution layer; And a second insulating layer formed on the redistribution layer and inside the first opening, and forming a second insulating layer including a second opening formed to be patterned to expose the redistribution layer on the first opening side. It may include a step.

여기서, 상기 재배선층 형성 단계는 상기 재배선층이 상기 본드패드와 인접하여 형성되고, 상기 본드패드의 형상에 대응되는 형상의 일측부; 상기 일측부의 타측에 형성되고, 상기 제 1 개구부가 형성되어 있는 타측부; 및 상기 일측부와 상기 타측부를 전기적으로 연결하는 연결부를 포함하여 이루어질 수 있다.The redistribution layer forming step may include: a side portion of the redistribution layer formed adjacent to the bond pad and corresponding to the shape of the bond pad; An other side portion formed at the other side of the one side portion and having the first opening portion formed therein; And a connection part electrically connecting the one side part and the other side part.

더불어, 상기 재배선층 형성 단계는 상기 제 1 개구부가 상기 타측부의 내측에 형성되도록 할 수 있다.In addition, the redistribution layer forming step may be such that the first opening is formed inside the other side.

또한, 상기 제 2 절연층 형성 단계 이후에, 상기 제 2 절연층의 제 2 개구부를 통하여 노출된 재배선층 상부에 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함할 수 있다.The method may further include a solder ball forming step of forming a solder ball on the redistribution layer exposed through the second opening of the second insulating layer after the second insulating layer forming step.

또한, 상기 제 2 절연층 형성 단계 이후에, 상기 제 2 절연층 및 상기 제 2 절연층의 제 2 개구부를 통해 노출된 상기 재배선층의 상부에 제 2 시드층을 형성하는 제 2 시드층 형성 단계; 및 상기 재배선층과 상기 솔더볼의 사이에 위치하도록 UBM층을 형성하는 UBM층 형성 단계; 및 상기 UBM층 외측으로 노출된 상기 제 2 시드층을 제거하여 UBM 시드층을 형성하는 UBM 시드층 형성 단계를 포함할 수 있다.In addition, after forming the second insulating layer, forming a second seed layer to form a second seed layer on top of the redistribution layer exposed through the second insulating layer and the second opening of the second insulating layer. ; And forming a UBM layer to be positioned between the redistribution layer and the solder ball. And forming a UBM seed layer by removing the second seed layer exposed to the outside of the UBM layer.

또한, 상기 UBM층 형성 단계는 상기 제 2 시드층 상부에 패터닝된 제 2 포토레지스트를 형성하는 제 2 포토레지스트 형성 단계; 상기 제 2 포토레지스트의 패턴 사이에 상기 UBM층을 도금하는 UBM 도금 단계; 및 상기 제 2 포토레지스트를 제거하는 제 2 포토레지스트 제거 단계를 포함할 수 있다.The forming of the UBM layer may include forming a second photoresist on the second seed layer; A UBM plating step of plating the UBM layer between the patterns of the second photoresist; And a second photoresist removing step of removing the second photoresist.

또한, 상기 UBM층 형성 단계는 전해 도금 방법으로 형성될 수 있다.In addition, the UBM layer forming step may be formed by an electroplating method.

또한, 상기 재배선층 형성 단계는 상기 제 1 시드층 상부에 패터닝된 제 1 포토레지스트를 형성하는 제 1 포토레지스트 형성단계; 상기 제 1 포토레지스트 패턴 사이에 상기 재배선층을 도금하는 재배선층 도금 단계; 상기 제 1 포토레지스트를 제거하는 제 1 포토레지스트 제거 단계를 포함할 수 있다.The redistribution layer forming step may include forming a first photoresist on the first seed layer; A redistribution layer plating step of plating the redistribution layer between the first photoresist pattern; The first photoresist removing step may include removing the first photoresist.

또한, 상기 재배선층 형성 단계는 전해 도금 방법으로 형성될 수 있다.In addition, the redistribution layer forming step may be formed by an electroplating method.

또한, 상기 제 2 절연층 형성 단계는 액상의 제 2 절연층을 스핀 코팅(spin coating)하거나, 스크린 프린팅(screen printing)하거나 또는 디스펜싱(dispensing)하는 공정을 포함하여 이루어질 수 있다.In addition, the forming of the second insulating layer may include a process of spin coating, screen printing, or dispensing the liquid second insulating layer.

본 발명에 따른 반도체 패키지는 솔더볼과 인접한 재배선층에 고정부가 형성되어, 반도체 패키지가 외부에서 가해진 열에 의하여 열수축 또는 열팽창을 할 때, 재배선층이 전체적으로 움직이는 부분을 줄인다. 즉, 본 발명에 따른 반도체 패키지는 재배선층에 가해지는 스트레스를 완화시켜, 재배선층과 솔더볼 사이에 발생되는 크랙을 줄일 수 있다. 또한, 이를 통해 전체적인 반도체 패키지의 신뢰성이 향상된다. In the semiconductor package according to the present invention, a fixing part is formed in the redistribution layer adjacent to the solder ball, thereby reducing the portion in which the redistribution layer moves as a whole when the semiconductor package is thermally contracted or thermally expanded by heat applied from the outside. That is, the semiconductor package according to the present invention can reduce the stress applied to the redistribution layer, thereby reducing cracks generated between the redistribution layer and the solder ball. In addition, this improves the reliability of the overall semiconductor package.

도 1은 본 발명에 따른 반도체 패키지의 단면도이다.
도 2 내지 도 4는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 플로우 챠트이다.
도 5a 내지 도 5o는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 도면이다. 1 is a cross-sectional view of a semiconductor package according to the present invention.
2 to 4 are flowcharts illustrating a method of manufacturing a semiconductor package according to the present invention.
5A to 5O are diagrams for describing a method of manufacturing a semiconductor package according to the present invention.

본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention.

이하에서는 본 발명에 따른 반도체 패키지의 구성을 설명하도록 한다. Hereinafter, the configuration of the semiconductor package according to the present invention will be described.

도 1은 본 발명에 따른 반도체 패키지의 단면도이다.
1 is a cross-sectional view of a semiconductor package according to the present invention.

도 1 을 참조하면, 본 발명에 따른 반도체 패키지(100)는 반도체 다이(110), 제 1 절연층(120), 재배선층(140), 제 2 절연층(150) 및 솔더볼(180)을 포함하여 형성될 수 있다. 또한, 본 발명에 따른 반도체 패키지(100)는 재배선 시드층(130), UBM 시드층(160) 및 UBM층(170)을 더 포함하여 형성될 수 있다.
Referring to FIG. 1, the semiconductor package 100 according to the present invention includes a semiconductor die 110, a first insulating layer 120, a redistribution layer 140, a second insulating layer 150, and a solder ball 180. Can be formed. In addition, the semiconductor package 100 according to the present invention may further include a redistribution seed layer 130, a UBM seed layer 160, and a UBM layer 170.

반도체 다이(110)는 내부에 다수의 반도체 소자들이 형성되어 있다. 또한, 반도체 다이(110)의 일면에는 다수개의 본드 패드(111) 및 패시베이션층(112)이 형성된다. 반도체 다이(110)는 일반적으로 실리콘 재질로 구성되나, 여기서 그 재질을 한정하는 것은 아니다. 본드 패드(111)는 반도체 다이(110)로부터 전기적 신호가 입출력되도록 형성된다. 패시베이션층(112)은 반도체 다이(110)의 일면과 본드 패드(111)의 가장자리에 형성된다.
The semiconductor die 110 has a plurality of semiconductor elements formed therein. In addition, a plurality of bond pads 111 and a passivation layer 112 are formed on one surface of the semiconductor die 110. The semiconductor die 110 is generally made of a silicon material, but is not limited thereto. The bond pads 111 are formed to input and output electrical signals from the semiconductor die 110. The passivation layer 112 is formed on one surface of the semiconductor die 110 and the edge of the bond pad 111.

제 1 절연층(120)은 패시베이션층(112) 상부에 형성된다. 즉, 제 1 절연층(120)은 반도체 다이(110)에서 본드 패드(111)가 노출된 영역을 제외한 영역에 형성된다. 제 1 절연층(120)은 PI(PolyImide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀릭 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 실리콘산화막(SiO2) 및 질화막(SI3N4) 중 선택된 어느 하나로 형성된다.
The first insulating layer 120 is formed on the passivation layer 112. That is, the first insulating layer 120 is formed in an area of the semiconductor die 110 except for an area in which the bond pad 111 is exposed. The first insulating layer 120 may be formed of polyimide (PI), benzocyclobutene (BCB), polybenz oxazole (PBO), bisaleimide triazine (BT), phenolic resin, epoxy, silicon, It is formed of one selected from a silicon oxide film (SiO 2 ) and a nitride film (SI 3 N 4 ).

재배선 시드층(130)은 본드 패드(111)와 후술하는 재배선층(140)의 사이 및 제 1 절연층(120)과 재배선층(140)의 사이에 형성된다. 재배선 시드층(130)은 제 1 절연층(120)의 일정 영역이 노출되는 개구부(130a)를 포함한다. 그리고, 재배선 시드층(130)은 티타늄 및 구리가 순차 증착되거나 또는 티타늄 텅스텐 합금 및 구리가 순차 증착되어 형성될 수 있다. 재배선 시드층(130)은 재배선층(140)을 형성하기 위한 시드(Seed)로서 기능을 한다. 즉, 재배선 시드층(130)은 재배선층(140)을 전해 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여, 재배선 시드층(130)의 상부에 재배선층(140)이 형성될 수 있도록 한다.
The redistribution seed layer 130 is formed between the bond pad 111 and the redistribution layer 140, which will be described later, and between the first insulating layer 120 and the redistribution layer 140. The redistribution seed layer 130 includes an opening 130a through which a predetermined region of the first insulating layer 120 is exposed. The redistribution seed layer 130 may be formed by sequentially depositing titanium and copper or sequentially depositing titanium tungsten alloy and copper. The redistribution seed layer 130 functions as a seed for forming the redistribution layer 140. That is, when the redistribution seed layer 130 is formed by the electroplating method, the redistribution seed layer 130 provides a path through which current can flow, so that the redistribution layer 140 is formed on the redistribution seed layer 130. To be formed.

재배선층(140)은 본드 패드(111) 및 제 1 절연층(120)의 상부에 형성된다. 그리고, 재배선층(140)의 일측은 본드 패드(111)와 인접하고, 본드 패드(111)와 전기적으로 연결된다. 또한, 재배선층(140)의 타측은 제 1 절연층(120)이 일정 영역 노출되도록 제 1 개구부(140a)가 형성되어 있다. 제 1 개구부(140a)는 재배선 시드층(130)의 개구부(130a)에 대응되어 형성된다. 재배선층(140)의 제 1 개구부(140a)와 재배선 시드층(130)의 개구부(130a)는 빈 원통 형상일 수 있다. 구체적으로, 재배선층(140)은 일측부(140b), 타측부(140c) 및 연결부(140d)를 포함하여 형성될 수 있다. 일측부(140b)는 본드 패드(111)와 인접하여 형성되고, 본드 패드(111)의 형상에 대응되는 형상으로 형성된다. 타측부(140c)는 후술하는 솔더볼(180)의 형상에 대응되는 형상으로 형성된다. 그리고, 타측부(140c)에는 제 1 개구부(140a)가 형성된다. 제 1 개구부(140a)는 타측부(140c)의 내측에 형성될 수 있다. 연결부(140d)는 일측부(140b)와 타측부(140c)가 전기적으로 연결되도록 형성된다. 재배선층(140)은 구리로 형성될 수 있다.
The redistribution layer 140 is formed on the bond pad 111 and the first insulating layer 120. One side of the redistribution layer 140 is adjacent to the bond pad 111 and electrically connected to the bond pad 111. In addition, a first opening 140a is formed at the other side of the redistribution layer 140 so that the first insulating layer 120 is exposed to a predetermined region. The first opening 140a is formed to correspond to the opening 130a of the redistribution seed layer 130. The first opening 140a of the redistribution layer 140 and the opening 130a of the redistribution seed layer 130 may have an empty cylindrical shape. In detail, the redistribution layer 140 may be formed to include one side portion 140b, the other side portion 140c, and the connection portion 140d. One side portion 140b is formed adjacent to the bond pad 111 and is formed in a shape corresponding to the shape of the bond pad 111. The other side portion 140c is formed in a shape corresponding to the shape of the solder ball 180 described later. The first opening 140a is formed at the other side 140c. The first opening 140a may be formed inside the other side 140c. The connecting portion 140d is formed such that one side 140b and the other side 140c are electrically connected to each other. The redistribution layer 140 may be formed of copper.

제 2 절연층(150)은 제 2 개구부(150a) 및 고정부(150b)를 포함하여 재배선층(140)의 상부에 형성된다. 제 2 개구부(150a)는 재배선층(140)의 제 1 개구부(140a)측의 재배선층(140)이 노출되도록 형성된다. 고정부(150b)는 재배선층(140)의 제 1 개구부(140a)에 채워지는 제 2 절연층(150)이다. 개구부(130a) 및 제 1 개구부(140a)의 형상이 빈 원통 형상인 경우, 고정부(150b)는 원통 형상으로 형성될 수 있다. 제 2 절연층(120)은 PI(PolyImide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀릭 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 실리콘산화막(SiO2) 및 질화막(SI3N4) 중 선택된 어느 하나로 형성된다. 재배선층(140)의 제 1 개구부(140a)가 타측부(140c)의 내측에 형성되는 경우, 제 2 절연층(150)의 고정부(150b)가 재배선층(140)의 내측에 형성된다. 도전성 금속 물질로 형성되는 재배선층(140)에 비하여, 절연물질로 형성되는 제 2 절연층(150)이 열팽창계수가 낮다. 따라서, 본 발명에 따른 반도체 패키지(100)가 외부 영향으로 열수축 또는 열팽창할 때, 고정부(150b)의 고정에 의하여, 재배선층(140)이 전체적으로 움직이는 현상을 줄일 수 있다.
The second insulating layer 150 is formed on the redistribution layer 140 including the second opening 150a and the fixing part 150b. The second opening 150a is formed to expose the redistribution layer 140 on the side of the first opening 140a of the redistribution layer 140. The fixing part 150b is a second insulating layer 150 filled in the first opening 140a of the redistribution layer 140. When the shape of the opening 130a and the first opening 140a is a hollow cylindrical shape, the fixing part 150b may be formed in a cylindrical shape. The second insulating layer 120 may be formed of polyimide (PI), benzocyclobutene (BCB), polybenz oxazole (PBO), bismaleimide triazine (BT), phenolic resin, epoxy, silicon, It is formed of one selected from a silicon oxide film (SiO 2 ) and a nitride film (SI 3 N 4 ). When the first opening 140a of the redistribution layer 140 is formed inside the other side portion 140c, the fixing part 150b of the second insulating layer 150 is formed inside the redistribution layer 140. Compared to the redistribution layer 140 formed of the conductive metal material, the second insulating layer 150 formed of the insulating material has a lower coefficient of thermal expansion. Therefore, when the semiconductor package 100 according to the present invention thermally contracts or thermally expands due to an external influence, the phenomenon in which the redistribution layer 140 moves as a whole may be reduced by fixing the fixing part 150b.

UBM 시드층(160)은 재배선층(140)과 후술하는 UBM층(170) 사이에 형성된다. 구체적으로, UBM 시드층(160)은 재배선층(140)이 노출된 제 2 절연층(150)의 제 2 개구부(150a)를 채우면서, 제 2 절연층(150)의 제 2 개구부(150a)의 주변부를 덮도록 형성된다. 그리고, UBM 시드층(160)은 제 2 절연층(150)의 고정부(150b)를 덮도록 형성된다. UBM 시드층(160)은 UBM층(170)을 형성하기 위한 시드(Seed)로서 기능을 한다. 즉, UBM 시드층(160)은 UBM층(170)을 전해 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여, UBM 시드층(160)의 상부에 UBM층(170)이 형성될 수 있도록 한다.
The UBM seed layer 160 is formed between the redistribution layer 140 and the UBM layer 170 described later. In detail, the UBM seed layer 160 fills the second opening 150a of the second insulating layer 150 to which the redistribution layer 140 is exposed, and the second opening 150a of the second insulating layer 150 is formed. It is formed to cover the periphery of the. The UBM seed layer 160 is formed to cover the fixing part 150b of the second insulating layer 150. The UBM seed layer 160 functions as a seed for forming the UBM layer 170. That is, when the UBM seed layer 160 is formed by the electroplating method, the UBM seed layer 160 provides a path through which current can flow, so that the UBM layer 170 is formed on the UBM seed layer 160. To help.

UBM층(170)은 UBM 시드층(160)과 후술하는 솔더볼(180)의 사이에 형성된다. 구체적으로, UBM층(170)은 재배선층(140)이 노출된 제 2 절연층(150)의 제 2 개구부(150a) 및 제 2 절연층(150)의 고정부(150b)의 상부에 형성된다. 상기 UBM층(170)은 하나의 층으로 도시되어 있지만, 실질적으로는 다수개의 층이 결합되어 형성된 구조일 수 있다. UBM층(170)의 재질은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있다.
The UBM layer 170 is formed between the UBM seed layer 160 and the solder ball 180 described later. Specifically, the UBM layer 170 is formed on the second opening 150a of the second insulating layer 150 to which the redistribution layer 140 is exposed and on the fixing part 150b of the second insulating layer 150. . The UBM layer 170 is illustrated as one layer, but may be a structure formed by combining a plurality of layers. The material of the UBM layer 170 is chromium / chromium-copper alloy / copper (Cr / Cr-Cu / Cu), titanium-tungsten alloy / copper (Ti-W / Cu) or aluminum / nickel / copper (Al / Ni / Cu) or equivalents thereof.

솔더볼(180)은 제 2 절연층(150)의 제 2 개구부(150a)를 통하여 외부로 노출된 재배선층(140)의 상부에 구 형태로 형성된다. 즉, 솔더볼(180)은 UBM층(170)을 덮도록 UBM 시드층(160) 및 UBM층(170) 상부에 융착되어 있을 수 있다. 솔더볼(180)은 UBM층(170) 및 UBM 시드층(160)을 통하여 재배선층(140)과 전기적으로 연결되어 있다. 재배선층(140)이 본드 패드(111)와 전기적으로 연결되어 있으므로, 결과적으로 본드 패드(111), 재배선층(140) 및 솔더볼(180)은 전기적으로 함께 연결되어 있다. 이러한 솔더볼(180)은 상기 반도체 다이(110)와 외부 장치 사이의 전기적 신호를 전달하는 역할을 한다. 이러한 솔더볼(180)은 Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 솔더볼(180)의 재질을 한정하는 것은 아니다.
The solder ball 180 is formed in a spherical shape on the upper portion of the redistribution layer 140 exposed to the outside through the second opening 150a of the second insulating layer 150. That is, the solder ball 180 may be fused on the UBM seed layer 160 and the UBM layer 170 to cover the UBM layer 170. The solder ball 180 is electrically connected to the redistribution layer 140 through the UBM layer 170 and the UBM seed layer 160. Since the redistribution layer 140 is electrically connected to the bond pads 111, the bond pads 111, the redistribution layer 140, and the solder balls 180 are electrically connected together as a result. The solder ball 180 serves to transfer an electrical signal between the semiconductor die 110 and the external device. These solder balls 180 are Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn and Although it may be formed of any one of the equivalents, the material of the solder ball 180 is not limited thereto.

이하에서는 본 발명에 따른 반도체 패키지의 제조 방법을 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor package according to the present invention will be described.

도 2 내지 도 4는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 플로우 챠트이다. 도 5a 내지 도 5o는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 도면이다.
2 to 4 are flowcharts illustrating a method of manufacturing a semiconductor package according to the present invention. 5A to 5O are diagrams for describing a method of manufacturing a semiconductor package according to the present invention.

도 2를 참조하면, 본 발명에 따른 반도체 패키지의 제조 방법은 반도체 다이 구비 단계(S10), 제 1 절연층 형성 단계(S20), 제 1 시드층 형성 단계(S30), 재배선층 형성 단계(S40), 재배선 시드층 형성 단계(S50) 및 제 2 절연층 형성 단계(S60)를 포함하여 형성된다. 그리고, 본 발명에 따른 반도체 패키지의 제조 방법은 제 2 시드층 형성 단계(S70), UBM층 형성 단계(S80), UBM 시드층 형성 단계(S90) 및 솔더볼 형성 단계(S100)를 더 포함할 수 있다. 그리고, 상기 재배선층 형성 단계(S40)는 제 1 포토레지스트 형성 단계(S41), 재배선층 도금 단계(S42) 및 제 1 포토레지스트 제거 단계(S43)를 포함할 수 있다. 또한, 상기 UBM층 형성 단계(S80)는 제 2 포토레지스트 형성 단계(S81), UBM 도금 단계(S82) 및 제 2 포토레지스트 제거 단계(S83)를 포함할 수 있다.
Referring to FIG. 2, in the method of manufacturing a semiconductor package according to the present invention, a semiconductor die is provided (S10), a first insulating layer forming step (S20), a first seed layer forming step (S30), and a redistribution layer forming step (S40). ), And a redistribution seed layer forming step S50 and a second insulating layer forming step S60. In addition, the method of manufacturing a semiconductor package according to the present invention may further include a second seed layer forming step (S70), a UBM layer forming step (S80), a UBM seed layer forming step (S90), and a solder ball forming step (S100). have. The redistribution layer forming step S40 may include a first photoresist forming step S41, a redistribution layer plating step S42, and a first photoresist removing step S43. In addition, the UBM layer forming step S80 may include a second photoresist forming step S81, a UBM plating step S82, and a second photoresist removing step S83.

반도체 다이 구비 단계(S10)는, 도 2 및 도 5a를 참조하면, 일면에 본드 패드(111)와 패시베이션층(112)을 갖는 반도체 다이를 구비하는 단계이다.
Referring to FIGS. 2 and 5A, a step of providing a semiconductor die is a step of providing a semiconductor die having a bond pad 111 and a passivation layer 112 on one surface thereof.

제 1 절연층 형성 단계(S20)는, 도 2 및 도 5b를 참조하면, 패시베이션층(112)의 상부에 제 1 절연층(120)을 형성하는 단계이다. 제 1 절연층 형성 단계(S20)에서는 액상의 제 1 절연층(120)을 본드 패드(111) 및 패시베이션층(112) 상부에 스핀 코팅(spin coating)하거나, 스크린 프린팅(screen printing)하거나 또는 디스펜싱(dispensing)한 후 경화시킴으로써, 일정 두께의 제 1 절연층(120)이 형성될 수 있다. 이러한 공정 이후에는 노광 및 현상 공정을 통하여 본드 패드(111)가 제 1 절연층(120)을 통하여 외부로 노출되도록 한다.
Referring to FIGS. 2 and 5B, the first insulating layer forming step S20 is a step of forming the first insulating layer 120 on the passivation layer 112. In the first insulating layer forming step (S20), the liquid first insulating layer 120 is spin coated on the bond pad 111 and the passivation layer 112, screen printed, or removed. After fencing and curing, the first insulating layer 120 having a predetermined thickness may be formed. After this process, the bond pad 111 is exposed to the outside through the first insulating layer 120 through an exposure and development process.

제 1 시드층 형성 단계(S30)는, 도 2 및 도 5c를 참조하면, 외부로 노출된 본드 패드(111) 및 패시베이션층(112) 상부에 제 1 시드층(130')을 형성하는 단계이다. 제 1 시드층 형성 단계(S30)는 스퍼터링(sputtering), 화학기상즉창(CVD), 플라즈마 화학기상증착(PECVD) 중 어느 하나의 방법으로 행하여질 수 있다.
Referring to FIGS. 2 and 5C, the first seed layer forming step S30 is a step of forming the first seed layer 130 ′ on the exposed bond pad 111 and the passivation layer 112. . The first seed layer forming step S30 may be performed by any one of sputtering, chemical vapor deposition (CVD), and plasma chemical vapor deposition (PECVD).

재배선층 형성 단계(S40)는, 도 2 및 도 5d 내지 도 5f를 참조하면, 제 1 시드층(130') 상부에 재배선층(140)을 형성하는 단계이다. 재배선층 형성 단계(S40)는 재배선층(140)의 일측이 본드 패드(111)와 인접하고, 타측은 제 1 절연층(120)의 상부 일정 영역이 노출되도록 하는 제 1 개구부(140a)가 형성되도록 이루어진다.In the redistribution layer forming step S40, referring to FIGS. 2 and 5D to 5F, the redistribution layer 140 is formed on the first seed layer 130 ′. In the redistribution layer forming step S40, one side of the redistribution layer 140 is adjacent to the bond pad 111, and the other side of the redistribution layer 140 is formed such that the first opening 140a exposes an upper predetermined region of the first insulating layer 120. Is made possible.

재배선층 형성 단계(S40)는, 도 2 및 도 3을 참조하면, 제 1 포토레지스트 형성 단계(S41), 재배선층 도금 단계(S42) 및 제 1 포토레지스트 제거 단계(S43)를 포함할 수 있다.2 and 3, the redistribution layer forming step S40 may include a first photoresist forming step S41, a redistribution layer plating step S42, and a first photoresist removing step S43. .

제 1 포토레지스트 형성 단계(S41)는, 도 3 및 도 5d를 참조하면, 제 1 시드층(130') 상부에 제 1 포토레지스트(PR1)를 도포하고, 패터닝하는 단계이다. 제 1 포토레지스트(PR1)는 후에 형성될 재배선층(140)의 내측에 제 1 개구부(140a)가 형성되도록 패터닝될 수 있다. 제 1 포토레지스트(PR1)는 이후 재배선층(140)이 형성될 영역에 대응되도록 형성된다.Referring to FIGS. 3 and 5D, the first photoresist forming step S41 is a step of applying and patterning the first photoresist PR1 on the first seed layer 130 ′. The first photoresist PR1 may be patterned such that the first opening 140a is formed inside the redistribution layer 140 to be formed later. The first photoresist PR1 is formed to correspond to the region where the redistribution layer 140 is to be formed later.

재배선층 도금 단계(S42)는, 도 3 및 도 5e를 참조하면, 패터닝된 제 1 포토레지스트(PR1) 사이에 금속을 채워넣음으로써 재배선층(140)을 형성하는 단계이다. 또한, 재배선층(140)을 형성하는 방법으로는 전해 도금 방법이 이용될 수 있다. 즉, 제 1 시드층(130')을 시드(Seed)로 전류가 흐르게 하여, 재배선층(140)을 형성할 수 있다. 이 때, 재배선층(140)을 구성하는 재질은 구리일 수 있다.3 and 5E, the redistribution layer plating step (S42) is a step of forming the redistribution layer 140 by filling metal between the patterned first photoresist PR1. In addition, an electroplating method may be used as a method of forming the redistribution layer 140. That is, the redistribution layer 140 may be formed by allowing a current to flow through the first seed layer 130 ′ to the seed. At this time, the material constituting the redistribution layer 140 may be copper.

제 1 포토레지스트 제거 단계(S43)는, 도 3 및 도 5f를 참조하면, 제 1 포토레지스트(PR1)를 제거하는 단계이다. 제 1 포토레지스트(PR1)를 제거하는 방법으로는 에싱(ashing)이 이용될 수 있다. Referring to FIGS. 3 and 5F, the first photoresist removing step S43 is a step of removing the first photoresist PR1. Ashing may be used as a method of removing the first photoresist PR1.

도 5g는 도 5f의 5g-5g 단면도이다. 이를 통해, 재배선층(140)은 제 1 개구부(140a)를 포함하여, 형성된 것을 볼 수 있다.
5G is a cross-sectional view 5g-5g in FIG. 5F. Through this, the redistribution layer 140, including the first opening 140a, it can be seen that formed.

재배선 시드층 형성 단계(S50)는, 도 2 및 도 5h를 참조하면, 재배선층(140)의 외측으로 노출된 제 1 시드층(130')을 제거하여 재배선 시드층(130)을 형성하는 단계이다. 식각시에 별도의 마스크를 사용하지 않으며, 재배선층(140)을 마스크로 하여 전면적인 식각을 수행한다. 물론, 재배선층(140)도 역시 함께 식각되지만, 제 1 시드층(130')의 형성 두께는 재배선층(140)의 두께에 비해 상대적으로 얇기 때문에 재배선층(140)의 두께에는 거의 영향을 주지 않으면서 제 1 시드층(130')만을 식각하여 패터닝할 수 있다. 재배선 시드층 형성 단계(S50)에 의하여, 재배선층(140)의 제 1 개구부(140a)에 대응되는 재배선 시드층(130)의 개구부(130a)가 형성된다. 제 1 절연층(120)의 일정 영역은 재배선 시드층(130)의 개구부(130a) 및 재배선층(140)의 제 1 개구부(140a)를 통하여 외측으로 노출된다.
In the redistribution seed layer forming step S50, referring to FIGS. 2 and 5H, the redistribution seed layer 130 is formed by removing the first seed layer 130 ′ exposed to the outside of the redistribution layer 140. It's a step. When etching, a separate mask is not used, and the entire etching is performed using the redistribution layer 140 as a mask. Of course, the redistribution layer 140 is also etched together, but since the formation thickness of the first seed layer 130 ′ is relatively thin compared to the thickness of the redistribution layer 140, the thickness of the redistribution layer 140 is hardly affected. Instead, only the first seed layer 130 ′ may be etched and patterned. By the redistribution seed layer forming step S50, the opening 130a of the redistribution seed layer 130 corresponding to the first opening 140a of the redistribution layer 140 is formed. The predetermined region of the first insulating layer 120 is exposed to the outside through the opening 130a of the redistribution seed layer 130 and the first opening 140a of the redistribution layer 140.

제 2 절연층 형성 단계(S60)는, 도 2 및 도 5i를 참조하면, 제 2 절연층(150)을 재배선층(140)의 상부 및 재배선층(140)의 제 1 개구부(140a)에 형성하는 단계이다. 그리고, 제 2 절연층(150)은 제 1 개구부(140a) 측의 재배선층(140)이 제 2 개구부(150a)를 통하여 노출되도록 패터닝된다. 또한, 재배선층(140)의 제 1 개구부(140a)에 채워지도록 형성된 제 2 절연층(150)은 재배선층(140)을 고정하는 고정부(150b)가 된다. 구체적으로, 제 2 절연층 형성 단계(S60)에서는 액상의 제 2 절연층(150)을 제 1 절연층(120) 및 재배선층(140)의 상부에 스핀 코팅(spin coating)하거나, 스크린 프린팅(screen printing)하거나 또는 디스펜싱(dispensing)한 후 경화시킴으로써, 일정 두께의 제 2 절연층(150)이 형성될 수 있다. 이러한 공정 이후에는 노광 및 현상 공정을 통하여 제 1 개구부(140a) 측의 재배선층(140)이 제 2 절연층(150)의 제 2 개구부(150a)를 통해 외부로 노출되도록 한다.
In the second insulating layer forming step S60, referring to FIGS. 2 and 5I, the second insulating layer 150 is formed in the upper portion of the redistribution layer 140 and the first opening 140a of the redistribution layer 140. It's a step. The second insulating layer 150 is patterned such that the redistribution layer 140 at the side of the first opening 140a is exposed through the second opening 150a. In addition, the second insulating layer 150 formed to fill the first opening 140a of the redistribution layer 140 may be a fixing part 150b for fixing the redistribution layer 140. Specifically, in the second insulating layer forming step (S60), the liquid second insulating layer 150 is spin coated on the first insulating layer 120 and the redistribution layer 140, or screen printing is performed. By screen printing or by dispensing and curing, a second insulating layer 150 having a predetermined thickness may be formed. After this process, the redistribution layer 140 at the side of the first opening 140a is exposed to the outside through the second opening 150a of the second insulating layer 150 through an exposure and development process.

제 2 시드층 형성 단계(S70)는, 도 2 및 도 5j를 참조하면, 제 2 절연층(150)의 제 2 개구부(150a)를 통해 외부로 노출된 재배선층(140) 및 제 2 절연층(150)의 상부에 제 2 시드층(160')을 형성하는 단계이다. 제 2 시드층 형성 단계(S70)는 스퍼터링(sputtering), 화학기상즉창(CVD), 플라즈마 화학기상증착(PECVD) 중 어느 하나의 방법으로 행하여질 수 있다.
In the second seed layer forming step S70, referring to FIGS. 2 and 5J, the redistribution layer 140 and the second insulating layer exposed to the outside through the second opening 150a of the second insulating layer 150. The second seed layer 160 ′ is formed on the upper portion of the 150. The second seed layer forming step S70 may be performed by any one of sputtering, chemical vapor deposition (CVD), and plasma chemical vapor deposition (PECVD).

UBM층 형성 단계(S80)는, 도 2, 도 5k 내지 도 5m을 참조하면, 제 2 시드층(160') 상부에 UBM층(170)을 형성하는 단계이다. UBM층 형성 단계(S80)는 UBM층(170)이 제 2 절연층(150)의 고정부(150b) 및 제 2 절연층(150)의 제 2 개구부(150a)의 상부에 형성되도록 이루어진다.Referring to FIGS. 2 and 5K to 5M, the UBM layer forming step (S80) is a step of forming the UBM layer 170 on the second seed layer 160 ′. The UBM layer forming step S80 is performed such that the UBM layer 170 is formed on the fixing part 150b of the second insulating layer 150 and the second opening 150a of the second insulating layer 150.

UBM층 형성 단계(S80)는, 도 2 및 도 4를 참조하면, 제 2 포토레지스트 형성 단계(S81), UBM 도금 단계(S82) 및 제 2 포토레지스트 제거 단계(S83)를 포함할 수 있다.2 and 4, the UBM layer forming step S80 may include a second photoresist forming step S81, a UBM plating step S82, and a second photoresist removing step S83.

제 2 포토레지스트 형성 단계(S81)는, 도 4 및 도 5k를 참조하면, 제 2 시드층(160') 상부에 제 2 포토레지스트(PR2)를 도포하고, 패터닝하는 단계이다. 제 2 포토레지스트(PR2)는 후에 형성될 UBM층(170)이 형성될 영역에 대응되도록 형성된다.Referring to FIGS. 4 and 5K, the second photoresist forming step S81 is a step of applying and patterning the second photoresist PR2 on the second seed layer 160 ′. The second photoresist PR2 is formed to correspond to the region where the UBM layer 170 to be formed later will be formed.

UBM 도금 단계(S82)는, 도 4 및 도 5l을 참조하면, 패터닝된 제 2 포토레지스트(PR2) 사이에 금속을 채워넣음으로써 UBM층(170)을 형성하는 단계이다. 또한, UBM층을 형성하는 방법으로는 전해 도금 방법이 이용될 수 있다. 즉, 제 2 시드층(160')을 시드(Seed)로 전류가 흐르게 하여, UBM층(170)을 형성할 수 있다. UBM층(170)의 재질은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있다. In the UBM plating step S82, referring to FIGS. 4 and 5L, the UBM layer 170 is formed by filling a metal between the patterned second photoresist PR2. In addition, an electroplating method may be used as a method of forming the UBM layer. That is, the current may flow through the second seed layer 160 ′ to the seed to form the UBM layer 170. The material of the UBM layer 170 is chromium / chromium-copper alloy / copper (Cr / Cr-Cu / Cu), titanium-tungsten alloy / copper (Ti-W / Cu) or aluminum / nickel / copper (Al / Ni / Cu) or equivalents thereof.

제 2 포토레지스트 제거 단계(S83)는, 도 4 및 도 5m을 참조하면, 제 2 포토레지스트(PR2)를 제거하는 단계이다. 제 2 포토레지스트(PR2)를 제거하는 방법으로는 에싱(ashing)이 이용될 수 있다.
Referring to FIGS. 4 and 5M, the second photoresist removing step S83 is a step of removing the second photoresist PR2. Ashing may be used as a method of removing the second photoresist PR2.

UBM 시드층 형성 단계(S90)는, 도 4 및 도 5n을 참조하면, UBM층(170)의 외측으로 노출된 제 2 시드층(160')을 제거하여, UBM 시드층(160)을 형성하는 단계이다. 식각시에 별도의 마스크를 사용하지 않으며, UBM층(170)을 마스크로 하여 전면적인 식각을 수행한다. 물론, UBM층(170))도 역시 함께 식각되지만, 제 2 시드층(160')의 형성 두께는 UBM층(170)의 두께에 비해 상대적으로 얇기 때문에 UBM층(170)의 두께에는 거의 영향을 주지 않으면서 제 2 시드층(160')만을 식각하여 패터닝할 수 있다.
Referring to FIGS. 4 and 5N, the UBM seed layer forming step (S90) may include removing the second seed layer 160 ′ exposed to the outside of the UBM layer 170 to form the UBM seed layer 160. Step. When etching, a separate mask is not used, and the entire etching is performed using the UBM layer 170 as a mask. Of course, the UBM layer 170 is also etched together, but since the formation thickness of the second seed layer 160 ′ is relatively thin compared to the thickness of the UBM layer 170, the thickness of the UBM layer 170 is almost influenced. Only the second seed layer 160 ′ may be etched and patterned without providing it.

솔더볼 형성 단계(S100)는, 도 4 및 도 5m을 참조하면, 솔더볼(180)을 제 2 절연층(150)의 제 2 개구부(150a)를 통하여 노출된 재배선층(140) 상부에 형성하는 단계이다. 솔더볼(180)은 UBM층(170)을 덮도록 UBM 시드층(160) 및 UBM층(170) 상부에 융착되도록 형성될 수 있다. 그리고, 솔더볼 형성 단계(S100)는 점도가 있는 플럭스를 먼저 솔더볼(180)을 위치시킬 곳에 도포하고, 솔더볼(180)을 그 플러스 상부에 위치시킨다. 이어서, 반도체 다이를 150 ~ 250 ℃의 퍼니스에 넣었다 꺼내면 상기 플럭스는 휘발되어 제거되고 구 형태의 솔더볼(180)이 UBM층(170)에 융착될 수 있다.
In the solder ball forming step S100, referring to FIGS. 4 and 5M, the solder ball 180 is formed on the redistribution layer 140 exposed through the second opening 150a of the second insulating layer 150. to be. The solder ball 180 may be formed to be fused on the UBM seed layer 160 and the UBM layer 170 to cover the UBM layer 170. Then, in the solder ball forming step (S100), the flux having a viscosity is first applied to the place where the solder ball 180 is to be placed, and the solder ball 180 is positioned on the plus top thereof. Subsequently, when the semiconductor die is placed in a furnace at 150 ° C. to 250 ° C., the flux may be volatilized and removed, and the spherical solder balls 180 may be fused to the UBM layer 170.

이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다. As described above, the present invention is not limited to the specific preferred embodiments described above, and any person having ordinary skill in the art to which the present invention pertains without departing from the gist of the present invention claimed in the claims. Various modifications are possible, of course, and such changes are within the scope of the claims.

100; 반도체 패키지
110; 반도체 다이 111; 본드 패드
112; 패시베이션층 120; 제 1 절연층
130'; 제 1 시드층 130; 재배선 시드층
140; 재배선층 140a; 제 1 개구부
150; 제 2 절연층 150a; 제 2 개구부
150b; 고정부 160'; 제 2 시드층
160; UBM 시드층 170; UBM층
180; 솔더볼100; Semiconductor package
110; Semiconductor die 111; Bond pad
112; Passivation layer 120; First insulating layer
130 '; First seed layer 130; Redistribution seed layer
140; Redistribution layer 140a; First opening
150; Second insulating layer 150a; Second opening
150b; Fixing part 160 '; Second seed layer
160; UBM seed layer 170; UBM layer
180; Solder ball

Claims (20)

일면에 형성되는 다수의 본드 패드 및 상기 일면과 상기 본드 패드의 가장자리에 패시베이션층이 형성된 반도체 다이;
상기 패시베이션층 상부에 형성된 제 1 절연층;
상기 본드 패드 및 상기 제 1 절연층의 상부에 형성되며, 상기 본드 패드와 일측이 인접하고, 타측에는 상기 제 1 절연층이 일정 영역 노출되도록 제 1 개구부가 형성되어 있는 재배선층;
상기 재배선층의 제 1 개구부를 채우도록 형성되는 고정부 및 패터닝되어 상기 제 1 개구부 측의 상기 재배선층이 노출되도록 형성되는 제 2 개구부를 포함하여, 상기 재배선층 상부에 형성되는 제 2 절연층; 및
상기 제 2 절연층의 제 2 개구부를 통하여 외부로 노출된 재배선층 상부에 형성되는 적어도 하나의 솔더볼을 포함하고, 상기 본드 패드, 상기 재배선층 및 상기 솔더볼은 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.A plurality of bond pads formed on one surface and a semiconductor die having a passivation layer formed on one surface and an edge of the bond pad;
A first insulating layer formed on the passivation layer;
A redistribution layer formed on the bond pad and the first insulating layer, the redistribution layer having one side adjacent to the bond pad and a first opening formed on the other side such that the first insulating layer is exposed to a predetermined area;
A second insulating layer formed on the redistribution layer, including a fixing part formed to fill the first opening of the redistribution layer and a second opening patterned to expose the redistribution layer on the first opening side; And
And at least one solder ball formed on the redistribution layer exposed to the outside through the second opening of the second insulating layer, wherein the bond pad, the redistribution layer, and the solder ball are electrically connected to each other. 제 1 항에 있어서,
상기 본드 패드와 상기 재배선층의 사이 및 상기 제 1 절연층과 상기 재배선층의 사이 일정 영역에 형성되는 재배선 시드층을 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And a redistribution seed layer formed in a predetermined region between the bond pad and the redistribution layer and between the first insulating layer and the redistribution layer. 제 2 항에 있어서,
상기 재배선 시드층은 티타늄 및 구리가 순차 증착되거나 또는 티타늄 텅스텐 합금 및 구리가 순차 증착되어 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 2,
The redistribution seed layer is a semiconductor package, characterized in that formed by sequentially depositing titanium and copper or sequentially deposited titanium tungsten alloy and copper. 제 1 항에 있어서,
상기 제 2 절연층의 상기 고정부는 원통 형상인 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The fixing portion of the second insulating layer is a semiconductor package, characterized in that the cylindrical shape. 제 1 항에 있어서,
상기 재배선층과 상기 솔더볼의 사이에 상기 제 2 절연층의 제 2 개구부의 상부에 형성되는 UBM층을 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And a UBM layer formed on the second opening between the redistribution layer and the solder ball. 제 5 항에 있어서,
상기 재배선층과 상기 UBM층 사이에 형성되는 UBM 시드층을 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 5, wherein
And a UBM seed layer formed between the redistribution layer and the UBM layer. 제 1 항에 있어서,
상기 재배선층은
상기 본드패드와 인접하여 형성되고, 상기 본드패드의 형상에 대응되는 형상의 일측부;
상기 일측부의 타측에 형성되고, 상기 솔더볼의 형상에 대응되는 형상의 타측부; 및
상기 일측부와 타측부를 전기적으로 연결하는 연결부를 포함하고,
상기 제 1 개구부는 상기 타측부에 형성되는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The redistribution layer is
One side portion formed adjacent to the bond pad and corresponding to the shape of the bond pad;
An other side portion formed on the other side of the one side portion and corresponding to the shape of the solder ball; And
It includes a connecting portion for electrically connecting the one side and the other side,
The first opening is formed in the other side, the semiconductor package. 제 7 항에 있어서,
상기 제 1 개구부는 상기 타측부의 내측에 형성되는 것을 특징으로 하는 반도체 패키지.The method of claim 7, wherein
And the first opening is formed inside the other side. 제 1 항에 있어서,
상기 재배선층은 도금된 구리인 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The redistribution layer is a semiconductor package, characterized in that the plated copper. 제 1 항에 있어서,
상기 제 1 절연층 및 제 2 절연층은 PI(PolyImide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀릭 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 실리콘산화막(SiO2) 및 질화막(SI3N4) 중 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The first and second insulating layers are polyimide (PI), benzocyclobutene (BCB), polybenz oxazole (PBO), bismaleimide triazine (BT), phenolic resin, epoxy, and silicone A semiconductor package, wherein the semiconductor package is formed of any one selected from silicon, a silicon oxide film (SiO 2 ) and a nitride film (SI 3 N 4 ). 본드 패드 및 패시베이션층이 형성된 반도체 다이를 구비하는 반도체 다이 구비 단계;
상기 패시베이션층 상부에 제 1 절연층을 형성하는 제 1 절연층 형성 단계;
상기 본드 패드 및 상기 패시베이션층 상부에 제 1 시드층을 형성하는 제 1 시드층 형성 단계;
상기 제 1 시드층 상부에 일측이 상기 본드 패드와 인접하고, 타측은 상기 제 1 절연층이 일정 영역 노출되도록 형성된 제 1 개구부를 포함하는 재배선층을 형성하는 재배선층 형성 단계;
상기 재배선층 외측에 형성된 제 1 시드층을 제거하여 재배선 시드층을 형성하는 재배선 시드층 형성 단계; 및
상기 재배선층 상부 및 상기 제 1 개구부 내측에 형성되며, 패터닝되어 상기 제 1 개구부 측의 상기 재배선층이 일정 영역 노출되도록 형성된 제 2 개구부를 포함하는 제 2 절연층을 형성하는 제 2 절연층 형성 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.A semiconductor die comprising a semiconductor die having a bond pad and a passivation layer formed thereon;
A first insulating layer forming step of forming a first insulating layer on the passivation layer;
Forming a first seed layer on the bond pad and the passivation layer;
A redistribution layer forming step of forming a redistribution layer on the first seed layer, the one side of which is adjacent to the bond pad and the other side of which includes a first opening formed to expose the first insulating layer in a predetermined region;
A redistribution seed layer forming step of forming a redistribution seed layer by removing the first seed layer formed outside the redistribution layer; And
A second insulating layer forming step formed over the redistribution layer and inside the first opening, and forming a second insulating layer including a second opening formed on the redistribution layer so that the redistribution layer on the first opening side is exposed to a predetermined area; Method for producing a semiconductor package comprising a. 제 11 항에 있어서,
상기 재배선층 형성 단계는 상기 재배선층이
상기 본드패드와 인접하여 형성되고, 상기 본드패드의 형상에 대응되는 형상의 일측부;
상기 일측부의 타측에 형성되고, 상기 제 1 개구부가 형성되어 있는 타측부; 및
상기 일측부와 상기 타측부를 전기적으로 연결하는 연결부를 포함하여 이루어지도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 11,
The redistribution layer forming step is the redistribution layer
One side portion formed adjacent to the bond pad and corresponding to the shape of the bond pad;
An other side portion formed at the other side of the one side portion and having the first opening portion formed therein; And
And a connecting portion electrically connecting the one side portion and the other side portion. 제 12 항에 있어서,
상기 재배선층 형성 단계는 상기 제 1 개구부가 상기 타측부의 내측에 형성되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 12,
The redistribution layer forming method may include forming the first opening to be formed inside the other side. 제 11 항에 있어서,
상기 제 2 절연층 형성 단계 이후에,
상기 제 2 절연층의 제 2 개구부를 통하여 노출된 재배선층 상부에 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 11,
After the second insulating layer forming step,
And a solder ball forming step of forming a solder ball on the redistribution layer exposed through the second opening of the second insulating layer. 제 14 항에 있어서,
상기 제 2 절연층 형성 단계 이후에,
상기 제 2 절연층 및 상기 제 2 절연층의 제 2 개구부를 통해 노출된 상기 재배선층의 상부에 제 2 시드층을 형성하는 제 2 시드층 형성 단계; 및
상기 재배선층과 상기 솔더볼의 사이에 위치하도록 UBM층을 형성하는 UBM층 형성 단계; 및
상기 UBM층 외측으로 노출된 상기 제 2 시드층을 제거하여 UBM 시드층을 형성하는 UBM 시드층 형성 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 14,
After the second insulating layer forming step,
A second seed layer forming step of forming a second seed layer on the redistribution layer exposed through the second insulating layer and the second opening of the second insulating layer; And
UBM layer forming step of forming a UBM layer to be located between the redistribution layer and the solder ball; And
And forming a UBM seed layer by removing the second seed layer exposed to the outside of the UBM layer. 제 15 항에 있어서,
상기 UBM층 형성 단계는
상기 제 2 시드층 상부에 패터닝된 제 2 포토레지스트를 형성하는 제 2 포토레지스트 형성 단계;
상기 제 2 포토레지스트의 패턴 사이에 상기 UBM층을 도금하는 UBM 도금 단계; 및
상기 제 2 포토레지스트를 제거하는 제 2 포토레지스트 제거 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 15,
The UBM layer forming step
A second photoresist forming step of forming a patterned second photoresist on the second seed layer;
A UBM plating step of plating the UBM layer between the patterns of the second photoresist; And
And removing the second photoresist to remove the second photoresist. 제 15 항에 있어서,
상기 UBM층 형성 단계는 전해 도금 방법으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 15,
The UBM layer forming step is a method of manufacturing a semiconductor package, characterized in that formed by the electroplating method. 제 11 항에 있어서,
상기 재배선층 형성 단계는
상기 제 1 시드층 상부에 패터닝된 제 1 포토레지스트를 형성하는 제 1 포토레지스트 형성단계;
상기 제 1 포토레지스트 패턴 사이에 상기 재배선층을 도금하는 재배선층 도금 단계;
상기 제 1 포토레지스트를 제거하는 제 1 포토레지스트 제거 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 11,
The redistribution layer forming step
Forming a first photoresist patterned on the first seed layer;
A redistribution layer plating step of plating the redistribution layer between the first photoresist pattern;
And removing the first photoresist to remove the first photoresist. 제 11 항에 있어서,
상기 재배선층 형성 단계는 전해 도금 방법으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 11,
The redistribution layer forming step is a method of manufacturing a semiconductor package, characterized in that formed by the electroplating method. 제 11 항에 있어서,
상기 제 2 절연층 형성 단계는 액상의 제 2 절연층을 스핀 코팅(spin coating)하거나, 스크린 프린팅(screen printing)하거나 또는 디스펜싱(dispensing)하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 11,
The forming of the second insulating layer may include manufacturing a spin coating, screen printing, or dispensing of the liquid second insulating layer. Way.
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