KR101120676B1 - Method for fabricating semiconductor memory device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 237
- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 169
- 238000003860 storage Methods 0.000 claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims description 91
- 239000013078 crystal Substances 0.000 claims description 42
- 238000000926 separation method Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 11
- 239000007769 metal material Substances 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- -1 tungsten nitride Chemical class 0.000 claims description 3
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 claims description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims 6
- 229910017052 cobalt Inorganic materials 0.000 claims 2
- 239000010941 cobalt Substances 0.000 claims 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims 2
- 229910052735 hafnium Inorganic materials 0.000 claims 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims 2
- 229910052759 nickel Inorganic materials 0.000 claims 2
- 229910052763 palladium Inorganic materials 0.000 claims 2
- 229910052697 platinum Inorganic materials 0.000 claims 2
- 230000010354 integration Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 210
- 239000010408 film Substances 0.000 description 65
- 239000011229 interlayer Substances 0.000 description 59
- 239000003990 capacitor Substances 0.000 description 30
- 239000000853 adhesive Substances 0.000 description 12
- 230000001070 adhesive effect Effects 0.000 description 12
- 239000004020 conductor Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910008310 Si—Ge Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
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Abstract
3차원 구조의 반도체 메모리 장치의 제조 방법이 제공된다. 반도체 메모리 장치의 제조 방법은 제 1 반도체 기판 상에 제 1 정보 저장 소자들을 형성하고, 제 1 정보 저장 소자들 상에 스위칭 소자들을 형성하고, 스위칭 소자들 상에 제 2 정보 저장 소자들을 형성하는 것을 포함한다. A method for manufacturing a semiconductor memory device having a three-dimensional structure is provided. A method of manufacturing a semiconductor memory device includes forming first information storage elements on a first semiconductor substrate, forming switching elements on the first information storage elements, and forming second information storage elements on the switching elements. Include.
반도체 메모리, DRAM, 집적도 Semiconductor Memory, DRAM, Integration
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 집적도를 향상시킬 수 있는 3차원 구조의 반도체 메모리 장치의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly, to a method for manufacturing a semiconductor memory device having a three-dimensional structure that can improve the degree of integration.
반도체 장치를 고도로 집적화시키기 위해, 칩 상에 형성되는 패턴의 크기 및 상기 형성된 패턴 사이의 거리를 점차 감소시키고 있다. In order to highly integrate a semiconductor device, the size of a pattern formed on a chip and the distance between the formed patterns are gradually reduced.
그런데, 상기와 같이 패턴의 크기를 감소시키는 경우에는 누설 전류가 증가되는 등의 문제가 발생한다. 때문에, 상기 패턴의 크기를 감소시킴으로써 집적도를 증가시키는데 한계가 있다. However, when the size of the pattern is reduced as described above, a problem such as an increase in leakage current occurs. Therefore, there is a limit to increasing the degree of integration by reducing the size of the pattern.
따라서, 최근에는 반도체 장치를 고도로 집적화시키기 위해, 기판 상에 MOS 트랜지스터와 같은 반도체 단위 소자들이 적층된 3차원 구조의 반도체 장치들이 개발되고 있다.Therefore, recently, in order to highly integrate a semiconductor device, three-dimensional semiconductor devices having semiconductor unit elements such as MOS transistors stacked on a substrate have been developed.
이에 따라 본 발명이 해결하고자 하는 과제는 집적도를 향상시킬 수 있는 3차원 구조의 반도체 메모리 장치의 제조 방법을 제공하는데 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor memory device having a three-dimensional structure that can improve the degree of integration.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제 1 반도체 기판 상에 제 1 정보 저장 소자들을 형성하고, 제 1 정보 저장 소자들 상에 스위칭 소자들을 형성하고, 스위칭 소자들 상에 제 2 정보 저장 소자들을 형성하는 것을 포함한다. According to an aspect of the present invention, a method of manufacturing a semiconductor device may include forming first information storage elements on a first semiconductor substrate, forming switching elements on the first information storage elements, and switching. Forming second information storage elements on the elements.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 제 1 반도체 기판 전면 상에 스위칭 소자들을 형성하고, 스위칭 소자들 상에, 스위칭 소자들과 전기적으로 연결되는 제 1 정보 저장 소자들을 형성하고, 제 1 반도체 기판의 후면 상에, 스위칭 소자들과 전기적으로 연결되는 제 2 정보 저장 소자들을 형성하는 것을 포함한다. According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, wherein switching elements are formed on an entire surface of a first semiconductor substrate, and on the switching elements, first information is electrically connected to the switching elements. Forming storage elements, and forming second information storage elements on the back surface of the first semiconductor substrate, the second information storage elements being electrically connected to the switching elements.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있 다.Specific details of other embodiments are included in the detailed description and drawings.
본 발명의 반도체 장치의 제조 방법에 따르면, 스위칭 소자의 상/하부 또는 측면에 정보 저장 소자들을 형성함으로써, 반도체 메모리 소자의 집적도를 보다 향상시킬 수 있다.According to the manufacturing method of the semiconductor device of the present invention, the degree of integration of the semiconductor memory device can be further improved by forming the information storage devices on the top / bottom side or the side of the switching device.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, recesses, pads, patterns or structures are shown to be larger than actual for clarity of the invention. In the present invention, each layer (film), region, pad, recess, pattern or structure is formed on the substrate, each layer (film), region, pad or patterns "on", "top" or "bottom". When referred to as meaning that each layer (film), region, pad, recess, pattern or structure is formed directly over or below the substrate, each layer (film), region, pad or patterns, or Other layers (films), other regions, different pads, different patterns or other structures may additionally be formed on the substrate.
도 1 내지 도 11을 참조하여 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다. 도 1 내지 도 11은 본 발명 제 1 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. A method of manufacturing a semiconductor memory device according to a first embodiment of the present invention will be described in detail with reference to FIGS. 1 through 11. 1 to 11 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
도 1을 참조하면, 제 1 반도체 기판(100) 상에 로직 소자들을 형성한다. 즉, 제 1 반도체 기판(100) 상에, NMOS 및 PMOS 트랜지스터들(110, 112), 저항(미도시), 다이오드(미도시) 및 배선들(미도시)을 형성하여 로직 소자들을 형성할 수 있다. Referring to FIG. 1, logic elements are formed on a
보다 상세히 설명하면, 제 1 반도체 기판(100) 내에 소자 분리막(102)들을 형성하여, 활성 영역을 정의한다. 여기서, 제 1 반도체 기판(100)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층이 형성된 반도체 기판일 수 있다. 또한, 제 1 반도체 기판(100)은 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 실리콘-온-인슐레이터(silicon-on-insulator; SOI)기술, 박막 트랜지스터(thin film transistor; TFT) 기술, 도핑된 반도체들 및 도핑되지 않은 반도체들, 기반 반도체에 의해 지지되는 실리콘 에피택셜 층(epitaxial layer)들, 및 당업자에게 잘 알려져 있는 다른 반도체 구조들을 포함한다. In more detail, the
또한, 소자 분리막들(102)은 제 1 반도체 기판(100) 내에 트렌치들을 형성하고, 트렌치 내에 HDP(High Density Plasma) 산화막 등과 같은 절연 물질을 매립함으로써 형성될 수 있다.In addition, the
한편, 소자 분리막(102)들을 형성하기 전, 소정 영역별로 제 1 반도체 기판(100) 내에 NMOS 또는 PMOS 트랜지스터들을 형성하기 위한 웰 영역을 형성할 수 있다. 웰 영역은 제 1 반도체 기판(100)의 표면으로 불순물을 이온주입함으로써 형성할 수 있다. Meanwhile, before forming the
제 1 반도체 기판(100)에 활성 영역을 정의한 다음에는, 제 1 반도체 기판(100) 상에, 게이트 절연막 및 게이트 도전막을 적층하고 패터닝하여, 게이트 전극(110)들을 형성한다. 게이트 전극(110)을 형성한 후에는, 게이트 전극(110) 양측의 제 1 반도체 기판(100) 내로 불순물을 이온 주입하여 소오스/드레인 영역(112)을 형성한다. 이에 따라 제 1 반도체 기판(100) 상에 트랜지스터들이 형성될 수 있다.After defining an active region in the
도 2를 참조하면, 트랜지스터들 상에, 단차 도포성이 우수한 절연 물질을 증착하여 제 1 층간 절연막(120)을 형성한다. 여기서, 제 1 층간 절연막(120) 내에는 저항(미도시), 다이오드(미도시) 및 배선들(미도시)이 매립될 수 있다. Referring to FIG. 2, the first
이어서, 로직 소자들이 매립된 제 1 층간 절연막(120) 상에 하부 정보 저장 소자들을 형성한다. 본 발명의 일 실시예에서는 하부 정보 저장 소자들로서, 캐패시터들을 형성할 수 있다. 한편, 하부 정보 저장 소자들로서, 상변화 물질의 상변화를 이용하는 정보 저장 소자가 형성될 수 있다. 또한, 하부 정보 저장 소자들로서 강유전체 물질의 높은 잔류 분극을 이용하는 정보 저장 소자가 형성될 수도 있다. Subsequently, lower information storage elements are formed on the first
정보 저장 소자들로서 캐패시터들을 형성하는 경우, 캐패시터는 스택형(stack type), 기둥형(pillar type), 실린더형(cylinder type) 등의 다양한 형태로 형성될 수 있다. 즉, 스택형 캐패시터의 경우, 제 1 전극과 제 2 전극이 서로 마주보면 적층된 구조를 가질 수 있다. 기둥 형태의 캐패시터의 경우, 제 1 전극이 기둥 형태로 형성되며, 제 1 전극의 외벽면을 따라 컨포말하게 제 2 전극이 형성될 수 있다. 그리고, 실린더 형태의 캐패시터의 경우, 제 1 전극이 실린더 형태로 형성되며, 제 1 전극의 내벽면을 따라 컨포말하게 제 2 전극이 형성될 수 있다. 본 발명의 일 실시예에서는 실린더형 캐패시터(132, 134)를 형성하는 것을 예로 들어 설명한다. When the capacitors are formed as information storage elements, the capacitors may be formed in various forms such as a stack type, a pillar type, a cylinder type, and the like. That is, in the case of a stacked capacitor, the first electrode and the second electrode may have a stacked structure when they face each other. In the case of a columnar capacitor, the first electrode may be formed in a columnar shape, and the second electrode may be conformally formed along the outer wall surface of the first electrode. In addition, in the case of a cylindrical capacitor, the first electrode may be formed in a cylinder shape, and the second electrode may be conformally formed along the inner wall surface of the first electrode. In an embodiment of the present invention, the
보다 상세히 설명하면, 로직 소자들이 매립된 제 1 층간 절연막(120) 상에, 플레이트 전극인 제 1 전극(132)들을 형성한다. 즉, 제 1 층간 절연막(120) 상에, 충분한 두께의 도전막을 증착하고, 도전막에 대해 사진 식각 공정을 진행하여, 하부가 서로 연결된 기둥들 형태로 제 1 전극(132)들을 형성한다. In more detail, the
제 1 전극(132)들을 형성한 다음에는, 제 1 전극(132)의 표면에 유전막(미도 시) 및 제 2 전극용 도전막을 컨포말하게 형성한다. 이후, 제 2 전극용 도전막을 식각하여, 제 2 전극용 도전막을 제 2 전극(134)들로 분리한다. 즉, 제 1 전극(134)의 기둥 표면을 덮으며, 서로 분리된 제 2 전극(134)들이 형성될 수 있다. 이 때, 제 2 전극(134)들은 스토리지 노드 전극으로서, 하부로 개방된 실린더 형태로 형성될 수 있다. After the
이와 같이, 실린더 형태의 하부 캐패시터들(132, 134)을 형성시, 제 1 및 제 2 전극은 폴리실리콘이나 금속 물질로 형성될 수 있으며, 유전막(미도시)은 탄탈륨 산화막(Ta2O5) 또는 알루미늄 산화막(Al2O3)의 단일막 또는 탄탈륨 산화막/티타늄 산화막, 알루미늄 산화막/티타늄 산화막 등의 적층막으로 형성될 수 있다.As such, when the
도 3을 참조하면, 캐패시터(132, 134)들을 형성한 다음, 결과물 전면에 산화물로 이루어진 절연막을 증착한다. 그리고 화학 기계적 연마(CMP) 또는 에치 백(etch back)과 같은 평탄화 공정을 수행하여 제 2 층간 절연막(140, 150)을 형성한다. Referring to FIG. 3,
이후, 제 2 전극(134)과 각각 연결되는 하부 스토리지 노드용 콘택 플러그(162)들과, 하부의 로직 소자들, 즉, 트랜지스터들(110, 112)과 연결되는 로직용 콘택 플러그(164)들을 형성한다. 그리고, 콘택 플러그들(162, 164)들 상에는 도전 라인들(174)을 형성한다. 이 때, 캐패시터들(132, 134) 상부에는 하부 스토리지 노드용 콘택 플러그(162)와 연결되지 않는 도전 라인들도 함께 형성될 수 있다. 이 때, 하부 스토리지 노드용 콘택 플러그(162) 연결되지 않은 도전 라인들은, 후속 공정에 의해 형성될 스위칭 소자와 연결되는 비트 라인(172)들에 해당한다. 즉, 캐패시터들(132, 134) 상부에는 비트 라인(172)과 도전 라인(174)이 교대로 형성될 수 있다. Thereafter,
이어서, 비트 라인(172)들 및 도전 라인(174)들을 덮는 제 3 층간 절연막(180)을 형성하고, 제 3 층간 절연막(180) 내에 비트 라인(172) 및 제 2 전극(134)들에 각각 전기적으로 연결되는 콘택 플러그(182)들을 형성한다. Subsequently, a third
도 4를 참조하면, 제 1 반도체 기판(100) 상에서 최상층에 위치하는 제 3 층간 절연막(180) 상에, 스위칭 소자들을 형성하기 위한 제 2 반도체 기판(200)을 접합시키기 위한 접합층(190)을 형성한다. Referring to FIG. 4, a
접합층(190)은 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 이용할 수 있다. 또는 금속계 Ti, TiN, Al 등), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있다. The
여기서, 접합층(190)을 금속 물질로 형성하는 경우, 금속 물질은 하부의 콘택 플러그들(162, 164) 및 도전 라인들(172, 174)에 형성된 도전 물질들보다 낮은 온도에서 녹는 물질로 형성될 수 있다. 그리고, 접합층(190)은 제 2 반도체 기판(200)과의 접합시에 표면의 미세 불균일로 인하여 형성될 수 있는 보이드(void)를 방지하기 위해, 평탄화 공정시 낮은 온도에서 리플로우될 수 있는 물질로 형성 한다. 즉, 접합층(190)은 상부에 제 2 반도체 기판(200)을 접착시킬 때, 접합 강도를 증가시킬 수 있으며, 접합시 발생할 수 있는 미세 불량을 줄이는 역할을 할 수 있다. Here, when the
이어서, 접합층(190) 상에 제 2 반도체 기판(200)을 접합시킨다. 보다 상세히 설명하면, 제 2 반도체 기판(200)은 표면으로부터 소정 깊이까지 다수의 불순물층들(201, 203, 205)을 포함하는 단결정 반도체 기판일 수 있다. 여기서, 다수의 불순물층들(201, 203, 205)은 단결정 반도체 기판 내에 불순물을 이온 주입하거나, 단결정 반도체 기판을 형성하기 위한 에피택시얼 성장 과정 중에 불순물을 첨가하여 형성할 수 있다. Next, the
이 때, 다수의 불순물층(200)은 n형 불순물층(201, 205)과 p형 불순물층(203)이 교대로 위치할 수 있도록 불순물을 이온주입하여 형성될 수 있다. 본 발명의 일 실시예에서는 상부에 스위칭 소자로서, NMOS 트랜지스터들이 형성되므로, 다수의 불순물층들(201, 203, 205)에서 접합층(190)과 접하되는 표면에 n형 불순물층(201)을 형성한다. In this case, the plurality of impurity layers 200 may be formed by ion implantation of impurities such that the n-type impurity layers 201 and 205 and the p-
또한, 다수의 불순물층들(201, 203, 205)을 포함하는 제 2 반도체 기판(200) 내에, 불순물층들(201, 203, 205)과 단결정 반도체 기판 계면에 분리층(207)을 포함한다. 분리층(207)은 미세 구멍이 형성된 기포층 (Porous)이나, 산화막이나 질화막 같은 절연막, 유기 접착층, 혹은 기판의 결정 격자의 차이로 (예를 들면, Si-Ge) 생긴 변형층(Strained Layer)을 말한다. 분리층(207)을 형성하는 기술 중에서, 많이 쓰이는 기술 중에는 수소 (Hydrogen)와 같은 기화성 기체를 이온 주입하 여(exfoliating implant), 웨이퍼를 분리하는 방식도 있으나, 이 경우 이온 주입이 과도하게 사용되어 분술물층(201, 203, 205)의 격자 구조가 파괴될 수 있다. 또한, 이렇게 파괴된 격자 구조를 회복하기 위해, 매우 높은 온도에서 일정 시간 열처리가 필요하며, 이러한 매우 높은 온도 처리는 아래에 위치한 셀 소자의 심한 변화를 초래할 수 있다. In addition, in the
이러한 분리층(207)은 제 2 반도체 기판(200)을 접합층(190) 상에 접합시킨 후, 단결정 반도체 기판 영역을 제거할 때, 불순물층들(201, 203, 205)까지 제거되는 것을 저지하는 역할을 할 수 있다. 또한, 분리층(207)은 불순물층들(201, 203, 205)만 남기고, 단결정 반도체 기판을 정확하고, 쉽게 분리시킬 수 있는 역할을 한다. The
이후, 도 5를 참조하면, 불순물층들(201, 203, 205)의 표면이 접합층(190)과 마주보도록 하여, 제 2 반도체 기판(200)을 접합시킨다. 제 2 반도체 기판(200)을 접합층(190) 상에 접합시킨 후에는, 접합 강도를 증가시키기 위해 일정 압력을 가하면서 열처리할 수 있다. Subsequently, referring to FIG. 5, the surfaces of the impurity layers 201, 203, and 205 face the
이와 같이, 접합층(190) 상에 불순물층들(201, 203, 205)을 포함하는 제 2 반도체 기판(200)을 접착시킬 때, 제 2 반도체 기판(200) 상에는 다른 반도체 소자들이 형성되지 않은 상태이므로, 제 2 반도체 기판(200)을 접합층(190) 상에 정확히 정렬시키는 것이 요구되지 않는다. As such, when adhering the
제 2 반도체 기판(200)을 접합층(190) 상에 완전히 접합시킨 다음에는, 불순물층(200)을 제외한 나머지 부분을 모두 제거한다. 이에 따라 금속 물질로 이루어진 접합층(190) 상에 다수의 불순물층들(201, 203, 205)이 형성될 수 있다. After the
보다 상세히 설명하면, 접합된 제 2 반도체 기판(200)에서 분리층(207)이 노출될 때까지, 단결정 반도체 영역을 그라인딩(grinding) 또는 연마(polishing) 공정을 진행한다. 분리층(207)이 노출된 후에는, 이방성 또는 등방성 식각 공정을 진행하여 다수의 불순물층들(201, 203, 205)의 표면을 노출시킨다. 즉, n형 불순물층(205)이 노출된다. In more detail, the single crystal semiconductor region is ground or polished until the
다수의 불순물층들(201, 203, 205)을 노출시키는 것은, 제 2 반도체 기판 내에서 불순물층들(201, 203, 205)과 분리층(207)에서의 불순물 농도 구배가 다르므로, 반도체 기판에 대한 선택적 식각이 가능하다. 또는, 분리층(207)에 물리적인 충격을 가해, 결정격자가 약한, 분리층(207)을 따라 균열이 발생하여 단결정 반도체 영역과 다수의 불순물층들(201, 203, 205)을 분리할 수도 있다. Exposing the plurality of impurity layers 201, 203, and 205 may result in a difference in impurity concentration gradients in the impurity layers 201, 203, and 205 and the
이와 같이, 접합층(190) 상에 불순물층들(201, 203, 205)을 포함하는 제 2 반도체 기판(200)을 접합시키고, 불순물층들(201, 203, 205)을 제외한 단결정 반도체를 제거함으로써, 접합층(190) 상에 n형 불순물층(201), p형 불순물층(203) 및 n형 불순물층(205)이 순서대로 형성될 수 있다.As such, the
다음으로, 도 6을 참조하면, 수직 채널 구조의 스위칭 소자들, 즉 트랜지스터를 형성하기 위한, 기둥 형태의 반도체층 패턴들(202, 204, 206)을 형성한다. 기 둥 형태의 반도체 패턴들(202, 204, 206)은 불순물층들(201, 203, 205)을 패터닝하여 형성되므로, 스위칭 소자의 채널 영역(204) 및 소스/드레인 영역(202, 206)에 해당할 수 있다.Next, referring to FIG. 6, pillar-shaped
보다 상세히 설명하면, 다수의 반도체층들에 대해 사진 식각 공정을 진행하여, 반도체층 패턴들(202, 204, 206)을 형성할 수 있다. 즉, n/p/n형의 불순물층 패턴이 형성될 수 있다. 또한, 반도체층 패턴들(202, 204, 206)을 형성할 때, 접합층(190)도 함께 식각될 수 있다. 따라서, 기둥 형태의 반도체층 패턴(202) 하부에 각각 접합층 패턴(190)이 형성될 수 있으며, 제 3 층간 절연막(180)의 표면 일부가 노출될 수 있다. In more detail, the photolithography process may be performed on the plurality of semiconductor layers to form the
도 7을 참조하면, 반도체층 패턴들(202, 204, 206) 중, 가운데에 위치하는 반도체층 패턴(204) 양측에 스페이서 형태의 게이트 전극(220)을 형성한다. Referring to FIG. 7, a
즉, 제 3 층간 절연막(180) 상에 접합층(190)과 접하는 반도체층 패턴(202)의 측벽을 덮는 제 4 층간 절연막(230)을 형성한다. 이어서, 제 3 및 제 4 층간 절연막(180, 210) 내에, 하부의 로직 소자와 게이트 전극(220)을 연결하기 위한 콘택 플러그를 형성한다. 그리고, 제 4 층간 절연막(210) 상에, 반도체층 패턴들(204, 206)의 표면을 따라 컨포말하게 게이트 절연막 및 게이트용 도전막을 증착한다. 그리고, 게이트 절연막 및 게이트용 도전막을 이방성 식각하여, 채널 영역, 즉, 가운데 위치하는 p형 반도체층 패턴(204)을 감싸는 스페이서 형태의 게이트 전극(220)을 형성할 수 있다. 이에 따라, 수직 채널을 갖는 트랜지스터들이 형성될 수 있다. That is, a fourth
도 8을 참조하면, 기둥 형태의 반도체층 패턴들(202, 204, 206) 및 게이트 전극(220)들을 덮는 제 5 층간 절연막(230)을 형성한다. 이후, 제 5 층간 절연막(230) 내에 소오스/드레인 영역(206)과 각각 연결되는 콘택 플러그(242)을 형성하며, 이와 동시에 로직 소자와 연결되는 콘택 플러그(244)들도 함께 형성될 수 있다. 그리고, 각각의 콘택 플러그들(242, 244) 상에 도전 라인들(252, 254)을 형성한다. 여기서, 소오스/드레인 영역(206)과 연결되는 콘택 플러그(242)들 중 캐패시터들(132, 134)이 연결된 반도체층 패턴들(202, 204, 206)의 상부의 도전 라인(252)들은 비트 라인에 해당할 수 있다. Referring to FIG. 8, a fifth
도 9를 참조하면, 도전 라인들(252, 254)을 형성 후, 제 6 층간 절연막(260)을 형성하고, 도전 라인(252)들과 연결되는 상부 스토리지 노드용 콘택 플러그(262)를 선택적으로 형성한다. Referring to FIG. 9, after the
반도체층 패턴들(202, 204, 206)들 중 하부에 캐패시터(132, 134)가 연결되지 않은 반도체층 패턴들(202, 204, 206) 상에 스토리지 노드 전극, 즉, 제 2 전극과 소오스/드레인 영역(206)을 전기적으로 연결하기 위한 상부 스토리지 노드용 콘택 플러그(262)들을 형성한다. The storage node electrode, that is, the second electrode and the source / Contact plugs 262 for upper storage nodes are formed to electrically connect the
이후, 제 6 층간 절연막(260) 상에, 상부 정보 저장 소자들, 즉 상부 캐패시터들을 형성한다. 상부 정보 저장 소자들은 하부 정보 저장 소자들, 즉, 하부 캐패 시터(132, 134)와 대칭적으로 형성되며, 하부 정보 저장 소자들이 연결되지 않은 스위칭 소자들과 전기적으로 연결될 수 있다. 또한, 하부 정보 저장 소자들과 연결된 스위칭 소자 및 상부 정보 저장 소자들과 연결된 스위칭 소자들은 서로 번갈아 배치된 구조로 형성될 수 있다. 본 발명의 일 실시예에서, 상부 정보 저장 소자들은 실린더형 캐패시터로 형성될 수 있다. Thereafter, upper information storage elements, that is, upper capacitors, are formed on the sixth
보다 상세히 설명하면, 제 6 층간 절연막(260) 상에 충분한 두께의 제 7 층간 절연막(270)을 형성한다. 이어서 제 7 층간 절연막(270)을 패터닝하여, 상부 스토리지 노드용 콘택 플러그(262)의 상면을 각각 노출하는 개구들을 형성한다. In more detail, a seventh
이어서, 도 10을 참조하면, 개구들이 형성된 제 7 층간 절연막의 표면을 따라, 상부 캐패시터의 제 2 전극용 전극용 도전막을 컨포말하게 증착한다. 그리고, 제 2 전극용 도전막 상에, 갭 필링(gap filling) 특성이 우수한 절연막(미도시)을 증착하고, 제 7 층간 절연막(270)이 노출될 때까지 제 2 전극용 도전막을 평탄화함으로써, 상부로 개방된 실린더 형태의 제 2 전극(282)들을 형성한다. 그리고 제 2 전극(282)들의 표면에 유전막(미도시)을 컨포말하게 형성하고, 제 2 전극(282)의 내부를 채우는 제 1 전극용 도전막을 증착한다. 이어서, 제 1 전극용 도전막을 패터닝함으로써 제 1 전극(284)을 완성한다.Next, referring to FIG. 10, a conductive film for an electrode for a second electrode of the upper capacitor is conformally deposited along the surface of the seventh interlayer insulating film on which the openings are formed. By depositing an insulating film (not shown) having excellent gap filling characteristics on the conductive film for the second electrode, and planarizing the conductive film for the second electrode until the seventh
도 11을 참조하면, 제 7 층간 절연막(270) 상에 상부 정보 저장 소자(282, 284)들을 덮는 제 8 층간 절연막(280)을 형성할 수 있다. 최종적으로, 로직 소자들 과 연결되는 콘택 플러그(292) 및 금속 배선(294)들을 형성할 수 있다. Referring to FIG. 11, an eighth
즉, 본 발명의 제 1 실시예에 따르면, 로직 소자들 상부에 반도체 기판의 접합을 통해 수직 채널을 갖는 스위칭 소자들을 형성할 수 있으며, 스위칭 소자들의 상부 및 하부에 정보 저장 소자들을 형성할 수 있다. That is, according to the first embodiment of the present invention, switching elements having a vertical channel may be formed on the logic elements through bonding of a semiconductor substrate, and information storage elements may be formed on and under the switching elements. .
이하, 도 12 내지 도 19를 참조하여, 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 12 내지 도 19는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 12 to 19, a method of manufacturing a semiconductor device according to the second embodiment of the present invention will be described. 12 to 19 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
도 12를 참조하면, 제 1 반도체 기판(100) 상에 로직 소자들을 형성한다. 즉, 제 1 반도체 기판(100) 상에, NMOS 및 PMOS 트랜지스터들(110, 112), 저항(미도시), 다이오드(미도시) 및 배선들(미도시)을 형성하여 로직 소자들을 형성할 수 있다. Referring to FIG. 12, logic elements are formed on the
구체적으로, 제 1 반도체 기판(100) 내에 소자 분리막(102)들을 형성하여, 활성 영역을 정의할 수 있다. 이어서, 활성 영역이 정의된 제 1 반도체 기판(100) 상에, 게이트 절연막 및 게이트 도전막을 적층하고 패터닝하여, 게이트 전극(110)들을 형성한다. 게이트 전극(110)을 형성한 후에는, 게이트 전극(110) 양측의 제 1 반도체 기판(100) 내로 불순물을 이온 주입하여 소오스/드레인 영역(112)을 형성한다. 이에 따라 제 1 반도체 기판(100) 상에 트랜지스터들이 형성될 수 있다.In detail, the device isolation layers 102 may be formed in the
이어서, 트랜지스터들(110, 112) 상에, 단차 도포성이 우수한 절연 물질을 증착하여 제 1 층간 절연막(120)을 형성한다. 여기서, 제 1 층간 절연막(120) 내에는 저항(미도시), 다이오드(미도시) 및 배선들(미도시)이 매립될 수 있다. Subsequently, an insulating material having excellent step coverage is deposited on the
도 13을 참조하면, 로직 소자들이 매립된 제 1 층간 절연막(120) 상에 하부 정보 저장 소자들을 형성한다. 본 발명의 일 실시예에서는 하부 정보 저장 소자들로서, 캐패시터들을 형성할 수 있다. Referring to FIG. 13, lower information storage elements are formed on a first
보다 상세히 설명하면, 로직 소자들이 매립된 제 1 층간 절연막(120) 상에, 플레이트 전극인 제 1 전극(132)들을 형성한다. 즉, 제 1 층간 절연막(120) 상에, 충분한 두께의 제 1 전극용 도전막을 증착하고, 제 1 전극용 도전막에 대해 사진 식각 공정을 진행하여, 기둥 형태의 제 1 전극(132)들을 형성한다. 이 때, 접지 전압이 인가되는 제 1 전극(132)들은 서로 전기적으로 연결될 수 있다. In more detail, the
제 1 전극(132)들을 형성한 다음에는, 제 1 전극(132)의 표면에 유전막(미도시) 및 제 2 전극용 도전막을 컨포말하게 형성한다. 이후, 제 2 전극용 도전막을 식각하여, 제 2 전극용 도전막을 제 2 전극(134)들로 분리한다. 즉, 기둥 형태의 제 1 전극(132)의 표면을 컨포말하게 덮으며, 서로 분리된 제 2 전극(134)들이 형성될 수 있다. 이 때, 제 2 전극(134)들은 스토리지 노드 전극으로서, 하부로 개방된 실린더 형태로 형성될 수 있다. After the
캐패시터(132, 134)들을 형성한 다음, 결과물 전면에 산화물로 이루어진 제 2 층간 절연막(140, 150)을 증착한다. 이 때, 제 2 층간 절연막(140, 150)의 상면 은 화학 기계적 연마(CMP) 또는 에치 백(etch back) 공정에 의해 평탄화될 수 있다. 이후, 제 2 전극(134)과 연결되는 콘택 플러그(162) 및 도전 패드(172)들을 형성할 수 있다. After the
한편, 로직 소자들이 매립된 제 1 층간 절연막(120) 상의 하부 정보 저장 소자들은, 후속에서 진행되는 고온 공정으로부터의 영향을 줄이기 위해, 저저항, 낮은 스트레스, 우수한 단차 도포성 및 우수한 열 팽창 계수를 갖는 내화 금속(refractory metal) 물질로 형성될 수 있다. 즉, 캐패시터의 제 1 및 제 2 전극들(132, 134)과, 콘택 플러그(162) 및 도전 패드(172)들은 내화 금속 물질로 형성될 수 있다. 이러한 내화 금속 물질로는 예를 들어, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막, 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등일 수 있다. 또한, 캐패시터의 제 1 및 제 2 전극들(132, 134)은 폴리실리콘막으로도 형성될 수 있다. 이에 따라 고온의 후속 공정(즉, 스위칭 소자들 형성 공정)을 진행하더라도, 하부 정보 저장 소자의 전기적 특성 및 신뢰성이 유지될 수 있다.On the other hand, the lower information storage elements on the first
도 14를 참조하면, 하부 캐패시터(132, 134)들의 상부에 위치하는 도전 패드(172)들을 덮는 제 3 층간 절연막(180)을 형성하고 평탄화한다. 이어서, 제 1 반도체 기판(100) 상에서 최상층에 위치하는 제 3 층간 절연막(180) 상에, 제 2 반도체 기판(200)을 접합시키기 위한 접합층(190)을 형성한다. Referring to FIG. 14, the third
접합층(190)은 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 이용할 수 있다. 또는 금속계 Ti, TiN, Al 등), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있다. The
여기서, 접합층(190)을 금속 물질로 형성하는 경우, 금속 물질은 하부의 콘택 플러그들(162) 및 도전 라인들(172)에 형성된 도전 물질들보다 낮은 온도에서 녹는 물질로 형성될 수 있다. 그리고, 접합층(190)은 제 2 반도체 기판(200)과의 접합시에 표면의 미세 불균일로 인하여 형성될 수 있는 보이드(void)를 방지하기 위해, 평탄화 공정시 낮은 온도에서 리플로우될 수 있는 물질로 형성한다. 즉, 접합층(190)은 상부에 제 2 반도체 기판(200)을 접착시킬 때, 접합 강도를 증가시킬 수 있으며, 접합시 발생할 수 있는 미세 불량을 줄이는 역할을 할 수 있다. Here, when the
다음으로, 접합층(190) 상에 제 2 반도체 기판(200)을 접합시킨다. Next, the
보다 상세히 설명하면, 제 2 반도체 기판(200)으로서, 소정 깊이까지 균일하게 불순물이 도핑된 불순물층(201)을 포함하는 단결정 반도체 기판을 준비한다. 여기서, 불순물층(201)은 단결정 반도체 기판 내에 불순물을 이온 주입하거나, 단결정 반도체 기판을 형성하기 위한 에피택시층 성장 과정 중에 불순물을 첨가하여 형성할 수 있다. 그리고, 단결정 반도체 기판의 소정 깊이 내에는, 불순물층(201)과 접하는 분리층(207)이 형성될 수 있다. 분리층(207)은 미세 구멍이 형성된 기포층 (Porous)이나, 산화막이나 질화막 같은 절연막, 유기 접착층, 혹은 기판의 결정 격 자의 차이로 (예를 들면, Si-Ge) 생긴 변형층(Strained Layer)일 수 있다. 또한, 불순물층(201)의 표면 상에도 접합층(209)이 형성될 수도 있다. In more detail, a single crystal semiconductor substrate including the
이후, 제 2 반도체 기판의 불순물층(201)이 제 1 반도체 기판(100)의 접합층(190) 마주보도록 하여, 제 2 반도체 기판(200)을 접합층(190) 상에 접합시킨다. 제 2 반도체 기판(200)을 접합층(190) 상에 접합시킨 후에는, 접합 강도를 증가시키기 위해 일정 압력을 가하면서 열처리할 수 있다. Thereafter, the
도 15를 참조하면, 제 2 반도체 기판(200)을 접합층(190) 상에 완전히 접합시킨 다음에는, 단결정 반도체 불순물층(201)을 제외한 나머지 부분을 모두 제거한다. 이에 따라 금속 물질로 이루어진 접합층(190) 상에, n형 또는 p형 불순물이 도핑된 단결정 반도체 불순물층(201)이 형성될 수 있다. Referring to FIG. 15, after the
보다 상세히 설명하면, 접합된 제 2 반도체 기판(200)에서 분리층(207)이 노출될 때까지, 단결정 반도체 영역을 그라인딩(grinding) 또는 연마(polishing) 공정을 진행한다. 분리층(207)이 노출된 후에는, 이방성 또는 등방성 식각 공정을 진행하여 불순물층의 표면을 노출시킨다. In more detail, the single crystal semiconductor region is ground or polished until the
불순물층(201)을 노출시키는 것은, 제 2 반도체 기판 내에서 불순물층(201)과 분리층(207)에서의 불순물 농도 구배가 다르므로, 단결정 반도체 기판에 대한 선택적 식각이 가능하다. 또는, 분리층(207)에 물리적인 충격을 가해, 결정격자가 약한, 분리층(207)을 따라 균열이 발생하여 불순물이 도핑된 단결정 반도체 불순물층(201)만을 접합층(190) 상에 형성할 수 있다. The exposing the
다음으로, 접합된 단결정 반도체 불순물층(201) 상에 수평 채널을 갖는 스위칭 소자들, 즉 트랜지스터들을 형성할 수 있다. Next, switching elements having a horizontal channel, that is, transistors, may be formed on the bonded single crystal
보다 상세히 설명하면, 접합된 단결정 반도체 불순물층(201) 내에 소자 분리막(202)을 형성하여 활성 영역을 정의한다. 그리고 나서, 단결정 반도체 불순물층(201) 상에, 게이트 절연막 및 게이트 도전막 패턴들을 형성하여 게이트 전극(210)들을 형성한다. 그리고, 게이트 전극들(210) 양측의 단결정 반도체 불순물층(201) 내에 불순물을 도우핑하여 소오스/드레인 영역(212, 214)을 형성한다. 여기서, 인접한 게이트 전극(210)들 사이에 공통의 소오스 영역(212)을 형성할 수 있다. 그리고, 소오스 영역(212)과 이격되고 게이트 전극(210)의 측벽과 인접한 단결정 반도체 불순물층(201) 내에 드레인 영역(214)을 형성할 수 있다. 또한, 트랜지스터들을 형성 시, 소정 드레인 영역(214)들을 하부 캐패시터(132, 134) 상부에 형성할 수 있다. In more detail, the
또한, 게이트 전극들(210) 양측의 소오스/드레인 영역들(212, 214)은 불순물의 이온 주입 및 어닐링 공정을 수행하여 형성될 수 있다. 이 때, 불순물의 이온 주입 및 어닐링 공정은 고온(약 800 ~ 850℃)에서 수행될 수 있다. 이와 같이, 고온의 공정을 진행시, 스위칭 소자들 하부에 형성된 하부 정보 저장 소자들(예를들어, 전극 및 배선들)은 내화 금속 물질로 형성되어 있어, 고온에 의한 신뢰성 저하를 방지할 수 있다. In addition, the source /
도 16을 참조하면, 제 2 반도체 기판(200) 상에 형성된 트랜지스터들(210, 212, 214) 덮는 제 4 층간 절연막(220)을 형성한다. 그리고, 제 4 층간 절연막(220) 및 제 2 반도체 기판(220)을 관통하여 하부 캐패시터들(132, 134) 상의 도전 라인(172)을 노출시키는 콘택 홀(221)들을 형성한다. Referring to FIG. 16, a fourth
콘택 홀(221)들을 형성 후, 콘택 홀(221)의 표면을 따라 절연막을 증착하고, 이방성 식각하여 콘택 홀(221)의 내벽에 스페이서 형태의 절연 스페이서(222)를 형성할 수 있다. 절연 스페이서(222)는 도전성 물질로 이루어진 접합층(190)이 콘택 홀(221)에 의해 노출되는 것을 방지할 수 있다. After forming the contact holes 221, an insulating film may be deposited along the surface of the
도 17을 참조하면, 제 2 반도체 기판(200)을 관통하는 콘택 홀(221) 내에 도전 물질을 일부 매립하여 하부 스토리지 노드용 콘택 플러그(224)를 완성한다. 이 때, 하부 스토리지 노드용 콘택 플러그(224)는 제 2 반도체 기판(200)의 표면까지 매립될 수 있으며, 제 2 반도체 기판(200) 내에 형성된 드레인 영역(214)과 전기적으로 연결된다. Referring to FIG. 17, a conductive material is partially filled in the
도 18을 참조하면, 제 4 층간 절연막(220) 상에 콘택 홀을 매립하는 제 5 층간 절연막을 형성한다. 이후, 제 4 및 제 5 층간 절연막(220, 230) 내에 공통 소오스 영역(212)과 접촉되는 비트 라인용 콘택 플러그(232)를 형성한다. 비트 라인용 콘택 플러그(232)를 형성시, 로직 소자들과 전기적으로 연결되는 콘택 플러그들도 함께 형성될 수 있다. 이후, 비트 라인용 콘택 플러그(232)들 상에 게이트 전 극(210)을 가로지르는 비트 라인(234)을 형성한다. 또한, 비트 라인(234)을 형성시, 로직 소자와 연결되는 도전 라인(미도시)이 함께 형성될 수 있다.Referring to FIG. 18, a fifth interlayer insulating layer filling a contact hole is formed on the fourth
도 19를 참조하면, 비트 라인(234)을 덮는 제 6 층간 절연막(240)을 형성하고, 제 6 층간 절연막(240) 내에 드레인 영역(214)과 연결되는 상부 스토리지 노드용 콘택 플러그(242)를 형성한다. Referring to FIG. 19, a sixth
도면에는 상부 스토리지 노드용 콘택 플러그(242)와 비트 라인(234)이 중첩되는 것으로 도시하였으나, 3차원적으로 비트 라인(234)과 스토리지 노드용 콘택 플러그(242)는 전기적으로 절연되어 잇다. Although the upper storage
상부 스토리지 노드용 콘택 플러그(242) 상에는 본 발명의 제 1 실시예에서 설명한 바와 같이, 상부로 개방된 실린더 형태의 제 2 전극(252)들을 형성할 수 있다. 그리고, 제 2 전극(252) 상에는 유전막(미도시) 및 제 1 전극(254)이 형성된다. 여기서 제 1 전극(254)은 실린더형의 제 2 전극(252) 내부를 채울 수 있다. On the
이후, 상부 캐패시터들(252, 254)을 덮는 제 8 층간 절연막(270)을 형성하고, 로직 소자(110, 112)와 연결되는 콘택 플러그(282) 및 최종 금속 배선(292)을 형성한다. Thereafter, an eighth
도 20 내지 도 27은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 20 to 27 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention.
도 20을 참조하면, 로직 소자들이 형성된 제 1 반도체 기판을 준비한다. Referring to FIG. 20, a first semiconductor substrate on which logic elements are formed is prepared.
상세히 설명하면, 제 1 반도체 기판(100) 상에 트랜지스터들(110, 112)을 형성하고, 트랜지스터들(110, 112)을 덮는 제 1 층간 절연막(120)을 형성한다. 제 1 층간 절연막(120) 내에 콘택 플러그를 형성하고, 콘택 플러그 상에 배선(122)들을 형성할 수 있다. 이후, 트랜지스터(110, 112)와 연결된 배선(122)들을 덮는 제 2 층간 절연막을 형성하고 상부를 평탄화한다. In detail, the
이와 같이 제 1 반도체 기판 상에 로직 소자들을 형성한 후, 제 2 층간 절연막(130) 상에 접합층(140)이 형성된다.After the logic elements are formed on the first semiconductor substrate as described above, the
도 21을 참조하면, 스위칭 소자(210, 212, 214) 및 제 1 정보 저장 소자(242, 244) 들이 형성된 제 2 반도체 기판(200)을 준비한다. 구체적으로, 제 2 반도체 기판(200)은 소정 깊이까지 균일하게 불순물이 도핑된 불순물층을 포함하는 단결정 반도체 기판일 수 있다. 단결정 반도체 기판은 상면으로부터 소정 깊이까지 불순물층을 포함한다. 또한, 단결정 반도체 기판의 소정 깊이 내에 불순물층과 접하는 분리층(205)을 포함할 수 있다. Referring to FIG. 21, a
그리고, 제 2 반도체 기판(200) 상에 스위칭 소자로서 수평 채널을 갖는 트랜지스터들(210, 212, 214)을 형성한다. 트랜지스터들을 형성 후, 제 1 층간 절연막(220)으로 트랜지스터들(210, 212, 214)을 매립한 후, 트랜지스터들의 공통 소오스 영역(212) 연결되는 비트 라인용 콘택 플러그(222) 및 비트 라인(224)을 순서대로 형성한다. 이어서, 비트 라인을 덮는 제 2 층간 절연막(230)을 형성하고, 제 1 및 제 2 층간 절연막(220, 230) 내에 스토리지 노드용 콘택 플러그(232)를 형성한 다. 이후, 각각의 스토리지 노드용 콘택 플러그(232) 상에 캐패시터(242, 244)를 형성한다. 즉, 제 2 층간 절연막(230) 상에 충분한 두께의 제 3 층간 절연막(240)을 형성하고, 제 3 층간 절연막(240) 내에 실린더 형태의 스토리지 노드 전극(242)을 형성한다. 그리고, 스토리지 노드 전극(242) 상에 유전막(미도시) 및 플레이트 전극(244)을 순서대로 형성한다. 이후, 캐패시터들(242, 244)을 덮는 제 4 층간 절연막(250)을 형성한 후, 제 4 층간 절연막(250) 상에 접합층(255)을 형성한다. In addition,
도 22를 참조하면, 로직 소자들(110, 112, 122)이 형성된 제 1 반도체 기판(100)과, 스위칭 소자(210, 212, 214) 및 정보 저장 소자들(242, 244)이 형성된 제 2 반도체 기판(200)을 서로 접합시킨다. Referring to FIG. 22, a
즉, 제 1 반도체 기판(100) 상부에 형성된 접합층(140)과 제 2 반도체 기판(200) 상부에 형성된 접합층(255)을 서로 마주보도록 하여, 제 1 반도체 기판(100) 상부에 제 2 반도체 기판(200)을 형성할 수 있다. 이에 따라, 로직 소자들(110, 112, 122) 상부에 제 1 정보 저장 소자(242, 244) 및 스위치 소자(210, 212, 214) 가 순서대로 형성된다.That is, the
도 23을 참조하면, 제 2 반도체 기판(200)의 후면 일부를 제거한다. 제 2 반도체 기판(200)의 일부를 제거하는 것은, 제 2 반도체 기판(200) 내에 형성된 분리층(205)에 의해 제어될 수 있다. Referring to FIG. 23, a portion of the rear surface of the
이후, 제 2 반도체 기판(200) 내에, 트랜지스터의 소정 드레인 영역(214)과 연결되는 콘택 플러그(208)를 형성한다. Thereafter, a
도 24를 참조하면, 제 2 반도체 기판(200)의 후면 상에, 제 2 정보 저장 소자들(262, 264)을 형성한다. 즉, 제 2 반도체 기판(200)의 후면 상에, 콘택 플러그(208)와 연결되는 캐패시터들(262, 264) 형성할 수 있다. 즉, 제 2 반도체 기판(200)의 후면 상에, 상부로 개방된 실린더 형태의 스트리지 노드 전극(262)을 형성하고, 스토리지 노드 전극(262)의 표면 상에 순서대로 유전막(미도시) 및 플레이트 전극(264)을 형성한다. Referring to FIG. 24, second
캐패시터들(262, 264)을 형성한 다음, 비트 라인(224), 게이트 전극(210) 및 로직 소자(110, 112)들 각각에 대응하여 콘택 플러그들(272, 274, 276) 및 도전 라인(278)들을 형성한다. After the
이후, 도전 라인(278)들을 덮는 층간 절연막(280)을 형성하고, 층간 절연막(280) 상에 접합층(285)을 형성한다. Thereafter, an
도 25를 참조하면, 스위칭 소자(310, 312, 314) 및 제 3 정보 저장 소자들(342, 344)이 형성된 제 3 반도체 기판(300)을 준비하고, 제 3 반도체 기판(300) 상부에 접합층(355)을 형성한 후, 제 2 반도체 기판(200) 상부의 접합층(285)과 접합시킨다. 여기서, 제 3 반도체 기판(300) 상에, 스위칭 소자(310, 312) 및 제 3 정보 저장 소자들(342, 344)을 형성하는 것은, 도 21에 도시된 바와 같이, 제 2 반도체 기판(200) 상에, 스위칭 소자(110, 112) 및 제 2 정보 저장 소자들(210, 212, 214)을 형성하는 것과 실질적으로 동일할 수 있다. Referring to FIG. 25, a
도 26을 참조하면, 제 3 반도체 기판(300)의 후면 일부를 제거하고, 스위칭 소자들(310, 312)과 전기적으로 연결되는 제 4 정보 저장 소자들(362, 364)을 형성한다. Referring to FIG. 26, a portion of the rear surface of the
즉, 제 3 반도체 기판(300) 내에 트랜지스터의 드레인 영역(314)과 연결된 스토리지 노드용 콘택 플러그를 형성한다. 이후, 스토리지 노드용 콘택 플러그 상에 캐패시터들(362, 364)을 형성한다. 이에 따라, 스위칭 소자들(310, 312)의 하부에 제 3 정보 저장 소자들(342, 344)이 형성되고, 스위칭 소자들(310, 312)의 상부에 제 4 정보 저장 소자들(362, 364)이 형성될 수 있다. That is, a contact plug for a storage node connected to the
도 27을 참조하면, 제 3 반도체 기판(300) 상의 비트 라인(324), 게이트 전극(310)과 각각 연결되는 콘택 플러그(372, 374) 및 도전 라인(378)들을 형성한다. 또한, 하부의 로직 소자들(110, 112, 122)과 연결되는 콘택 플러그(378)들 및 도전 라인(378)을 함께 형성한다. 이후, 로직 소자(110, 112, 122와 연결되는 콘택 플러그(378) 상부에 최종 금속 배선(384)을 형성한다. Referring to FIG. 27,
이와 같이, 로직 소자가 형성된 반도체 기판과, 스위칭 소자 및 정보 저장 소자들이 형성된 반도체 기판을 서로 접합하여, 로직 소자 상부에 스위칭 소자 및 정보 저장 소자들을 형성할 수 있다. 또한, 스위칭 소자 및 정보 저장 소자들이 형 성된 반도체 기판을 로직 소자 상부에 반복적으로 접합하여, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.As such, the semiconductor substrate on which the logic element is formed and the semiconductor substrate on which the switching element and the information storage elements are formed may be bonded to each other to form the switching element and the information storage elements on the logic element. In addition, the semiconductor substrate on which the switching elements and the information storage elements are formed may be repeatedly bonded to the upper portion of the logic element, thereby improving the integration degree of the semiconductor memory device.
도 28 내지 도 37은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 28 to 37 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a fourth embodiment of the present invention.
도 28을 참조하면, 표면에 접합층(110)이 형성된 제 1 반도체 기판(100)을 준비한다. 제 1 반도체 기판(100)은 불순물층이나 다른 소자들이 형성되지 않은 더미 반도체 기판일 수 있다. Referring to FIG. 28, a
그리고, 스위칭 소자들(210, 212, 214) 및 제 1 정보 저장 소자들(242, 244)이 형성된 제 2 반도체 기판(200)을 준비한다. 제 2 반도체 기판(200) 내에는 후속공정에서 제 2 반도체 기판(200)의 일부를 제거할 때, 식각 정지막 역할을 할 수 있는 분리층(205)을 포함한다. 제 2 반도체 기판(200) 상에, 스위칭 소자들(210, 212, 214) 및 제 1 정보 저장 소자들(242, 244)이 형성하는 것은, 도 21을 참조하여 설명한 방법과 동일하게 형성할 수 있다. 제 1 정보 저장 소자들(242, 244)을 덮는 층간 절연막(250)을 형성 후, 층간 절연막(250) 상에 접합층(255)을 형성한다. In addition, the
이후, 제 1 및 제 2 반도체 기판(100, 200)들 상부에 형성된 접합층들(110, 255)이 서로 마주보도록 하여 접합층들(110, 255)을 접합시킨다. 이에 따라, 제 2 반도체 기판(200)이 제 1 반도체 기판(100) 상부에 위치되며, 제 2 반도체 기 판(200)의 후면이 노출될 수 있다. Thereafter, the bonding layers 110 and 255 are bonded to each other so that the bonding layers 110 and 255 formed on the first and
도 29를 참조하면, 제 1 반도체 기판(100) 상에 정보 저장 소자(242, 244) 및 스위칭 소자(210, 212)가 순서대로 위치될 수 있다. 그리고, 최상 부에 위치하는 제 2 반도체 기판(200)의 후면 일부를 제거한다. 이에 따라 제 2 반도체 기판(200) 내에 형성된 분리층(205)까지 제거될 수 있다. Referring to FIG. 29, the
도 30을 참조하면, 제 2 반도체 기판(200)의 후면 상에, 제 2 정보 저장 소자들(262, 264)을 형성한다. 즉, 제 2 반도체 기판(200) 내에 드레인 영역(214)과 접촉되는 스토리지 노드 콘택 플러그(208)를 형성한다. 이후, 스토리지 노드 콘택 플러그(208) 상에 캐패서터(242, 244)를 형성한다. 이어서, 비트 라인(224) 및 게이트 전극(210)과 각각 연결되는 콘택 플러그(208)들 및 배선(278)들을 형성할 수 있다. Referring to FIG. 30, second
도 31을 참조하면, 후속 공정을 통해 접합될 로직 소자들과의 연결을 위해, 제 1 반도체 기판(100)으로부터 배선(278)들까지 연결된 콘택 플러그(120)를 형성한다. 이어서, 제 1 반도체 기판(100)의 후면에 접합층(130)을 형성한다. 이에 따라, 제 1 반도체 소자(10)가 준비될 수 있다. Referring to FIG. 31, a
도 32를 참조하면, 제 1 반도체 기판(100)의 후면 및 최상층에 접합층 들(130, 290)이 형성된 제 2 반도체 소자(20)를 준비한다. 제 2 반도체 소자(20)를 준비하는 것은, 도 28 내지 도 31을 참조하여 설명한 바와 같이, 제 1 반도체 소자(10)를 준비하는 것과 실질적으로 동일하다. 다만, 제 2 반도체 소자(20)의 경우, 제 1 정보 저장 소자들(242, 244)의 상부, 즉, 더미 반도체 기판(100)의 후면과, 제 1 정보 저장 소자들(262, 264)의 상부에 접합층들(130, 290)이 형성될 수 있다.Referring to FIG. 32, a
도 33을 참조하면, 로직 소자들(310, 312, 322)이 형성된 제 3 반도체 기판(300)을 준비한다. 제 3 반도체 기판(300) 상에는 트랜지스터들(310, 312) 및 트랜지스터들(310, 312)과 연결된 배선(322)들이 형성될 수 있다. Referring to FIG. 33, a
이어서 도 34에 도시된 바와 같이, 제 3 반도체 기판(300)의 후면으로부터 제 3 반도체 기판(300) 상의 배선(3322)으로 연결되는 콘택 플러그(340)를 형성한다. 이 때, 콘택 플러그(340)는 제 3 반도체 기판(300)을 관통하여 형성될 수 있다. 그리고, 제 3 반도체 기판(300)의 후면에 로직 소자들(310, 312)과 전기적으로 연결되는 배선(350)이 형성될 수 있다. 34, a
도 35를 참조하면, 로직 소자들(310, 312)이 형성된 제 3 반도체 기판(300)의 최상층에 다른 반도체 소자들(도 31의 10, 20)을 접합시키기 위한 접합층(360)을 형성한다. 여기서, 접합층(360)은 도전 물질로 형성될 수 있으며, 접합층(360) 을 통해 로직 소자들(310, 312)이 다른 반도체 소자들(도 31의 10, 20)과 전기적으로 연결될 수 있다. 이에 따라, 로직 소자들(310, 312)을 포함하는 제 3 반도체 소자(30)가 준비된다. Referring to FIG. 35, a
도 36을 참조하면, 로직 소자들(310, 312)을 포함하는 제 3 반도체 소자(30) 상에, 제 3 및 제 4 정보 저장 소자들(242, 244, 262, 264)과 스위칭 소자들(210, 212, 214)을 포함하는 제 2 반도체 소자(20)를 접합한다. 그리고, 제 2 반도체 소자(20) 상에 제 1 및 제 2 정보 저장 소자들(242, 244, 262, 264)과 스위칭 소자들(210, 212)을 포함하는 제 1 반도체 소자(10)를 접합한다.Referring to FIG. 36, on the
도 37을 참조하면, 로직 소자들(310, 312) 상에 정보 저장 소자와 스위칭 소자들이 반복적으로 형성된 반도체 메모리 장치를 완성한다. 제 1 내지 제 3 반도체 소자들(10, 20, 30)은 도전 물질로 형성된 접합층들(130, 290)을 통해 전기적으로 연결될 수 있다. Referring to FIG. 37, a semiconductor memory device in which information storage elements and switching elements are repeatedly formed on
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보 다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the invention is indicated by the following claims rather than the above description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents are included in the scope of the invention. Should be.
도 1 내지 도 11은 본 발명 제 1 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 1 to 11 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
도 12 내지 도 19는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 12 to 19 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
도 20 내지 도 27은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 20 to 27 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention.
도 28 내지 도 37은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 28 to 37 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a fourth embodiment of the present invention.
Claims (38)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080126174 | 2008-12-11 | ||
KR20080126174 | 2008-12-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100067576A KR20100067576A (en) | 2010-06-21 |
KR101120676B1 true KR101120676B1 (en) | 2012-03-23 |
Family
ID=42366224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090004355A KR101120676B1 (en) | 2008-12-11 | 2009-01-19 | Method for fabricating semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101120676B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10395706B2 (en) | 2017-07-21 | 2019-08-27 | Samsung Electronics Co., Ltd. | Semiconductor devices |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0135803B1 (en) * | 1994-05-13 | 1998-04-24 | 김광호 | Semiconductor memory device and manufacture therefor |
KR100335778B1 (en) * | 1999-04-08 | 2002-05-09 | 박종섭 | Semiconductor device and a method of manufacturing thereof |
-
2009
- 2009-01-19 KR KR1020090004355A patent/KR101120676B1/en not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0135803B1 (en) * | 1994-05-13 | 1998-04-24 | 김광호 | Semiconductor memory device and manufacture therefor |
KR100335778B1 (en) * | 1999-04-08 | 2002-05-09 | 박종섭 | Semiconductor device and a method of manufacturing thereof |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10395706B2 (en) | 2017-07-21 | 2019-08-27 | Samsung Electronics Co., Ltd. | Semiconductor devices |
Also Published As
Publication number | Publication date |
---|---|
KR20100067576A (en) | 2010-06-21 |
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A201 | Request for examination | ||
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E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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Payment date: 20160823 Year of fee payment: 5 |
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R401 | Registration of restoration | ||
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